JPH0468573A - 半導体装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 8
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- 235000012431 wafers Nutrition 0.000 description 3
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7432—Asymmetrical thyristors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置に係わり、特にパイポラ複合素子
に関する。
に関する。
（従来の技術）
バイポーラ複合素子は、通常、大電力通電用の半導体装
置に搭載される。このようなバイポラ複合素子には、例
えばＧＴＯ，ＩＧＢＴ等がある。
置に搭載される。このようなバイポラ複合素子には、例
えばＧＴＯ，ＩＧＢＴ等がある。
このようなバイポーラ複合素子を搭載した大電力通電用
の半導体装置は、インバータ、コンバタ等に用いられ、
素子で消費される電力が非常に大きい。従って、装置の
高効率化、高性能化を図るためには、使用される素子の
消費電力を極力小さくする必要がある。
の半導体装置は、インバータ、コンバタ等に用いられ、
素子で消費される電力が非常に大きい。従って、装置の
高効率化、高性能化を図るためには、使用される素子の
消費電力を極力小さくする必要がある。
素子の消費電力は、次のような式で表される。
Ｐ−ＶＴＭ・ＩＴＭ−Ｄ十ｆ （Ｅ、、＋ Ｅ、ｚ ）
−（１）（１）式において、Ｐは消費電力、ＶＴＭは
順方向電圧降下、ＩＴＭはオン電流、Ｄはデユーティ、
ｆは周波数、Ｅ、。はターンオンロス、Ｅｏｌｌはター
ンオフロスを示す。
−（１）（１）式において、Ｐは消費電力、ＶＴＭは
順方向電圧降下、ＩＴＭはオン電流、Ｄはデユーティ、
ｆは周波数、Ｅ、。はターンオンロス、Ｅｏｌｌはター
ンオフロスを示す。
又、ＶＴＭ’ Ｉ ＴＭ” Ｄの項は定常ロスと呼ばれ
、ｆ （Ｅｏゎ＋Ｅ０＋＋）の項はスイッチングロス
と呼ばれている。
、ｆ （Ｅｏゎ＋Ｅ０＋＋）の項はスイッチングロス
と呼ばれている。
定格阻止電圧が４５００Ｖを超えるような装置に搭載さ
れる高耐圧素子（例えばＧＴＯ）は、ｎ型カソード領域
、ｎ型ベース領域、ｎ型ベース領域、ｐ型アノード領域
の四層から構成される通常のサイリスタ構造たけては、
ｎ型ベース領域を非常に厚くせさるを得ず、特に順方向
電圧降下Ｖ ０Ｍ、即ち定常ロスか大きかった。
れる高耐圧素子（例えばＧＴＯ）は、ｎ型カソード領域
、ｎ型ベース領域、ｎ型ベース領域、ｐ型アノード領域
の四層から構成される通常のサイリスタ構造たけては、
ｎ型ベース領域を非常に厚くせさるを得ず、特に順方向
電圧降下Ｖ ０Ｍ、即ち定常ロスか大きかった。
この点を改善するため、ｎ型ベース領域とｐ型アノード
領域との間に比較的高濃度であるｎ゛型バッファ領域を
形成し、ｎ型ベース領域を薄くして定常ロスを小さくし
た構造のバイポーラ複合素子が現在利用されている。
領域との間に比較的高濃度であるｎ゛型バッファ領域を
形成し、ｎ型ベース領域を薄くして定常ロスを小さくし
た構造のバイポーラ複合素子が現在利用されている。
このようなｎ＋型バッファ領域を設けたバイポーラ複合
素子では、ｎ型ベース領域をできるだけ薄くするため、
非常に大きな抵抗のウェーハを使用する。
素子では、ｎ型ベース領域をできるだけ薄くするため、
非常に大きな抵抗のウェーハを使用する。
定格阻止電圧６０００ＶのＧＴＯを例にとり、さらに従
来の技術について説明する。
来の技術について説明する。
ｎ型カソード領域、ｎ型ベース領域、ｎ型ベース領域、
ｐ型アノード領域から構成されるＧＴＯを形成する場合
には、比抵抗が約３００〜３６０Ω・ｃｍ程度のウェー
ハを使用し、ｎ型へ一ス領域の比抵抗を３００〜３６０
Ω・ｃｍに設定する。ｎ型ベース領域の比抵抗か３００
〜３６０Ω・ｃｍであると、ｎ型ベース領域の厚さは大
体９７０μｍ程度必要となる。
ｐ型アノード領域から構成されるＧＴＯを形成する場合
には、比抵抗が約３００〜３６０Ω・ｃｍ程度のウェー
ハを使用し、ｎ型へ一ス領域の比抵抗を３００〜３６０
Ω・ｃｍに設定する。ｎ型ベース領域の比抵抗か３００
〜３６０Ω・ｃｍであると、ｎ型ベース領域の厚さは大
体９７０μｍ程度必要となる。
このようにｎ゛型バッファ領域かないＧＴＯでは、ｎ型
ベース領域か非常に厚いため、特に定常ロスが太き（、
又、スイッチングロスも比較的大きい。
ベース領域か非常に厚いため、特に定常ロスが太き（、
又、スイッチングロスも比較的大きい。
一方、ｎ＋型バッファ領域を設けたＧＴＯを形成する場
合には、比抵抗が約６００Ω・ｃｍ程度のウェーハを使
用し、ｎ型ベース領域の比抵抗を６００Ω・ｃｍに設定
する。ｎ型ベース領域の比抵抗か６００Ω・ｃｍである
と、ｎ型ベース領域の厚さは大体５５０μｍ程度で済み
、定常ロスが小さくなる。
合には、比抵抗が約６００Ω・ｃｍ程度のウェーハを使
用し、ｎ型ベース領域の比抵抗を６００Ω・ｃｍに設定
する。ｎ型ベース領域の比抵抗か６００Ω・ｃｍである
と、ｎ型ベース領域の厚さは大体５５０μｍ程度で済み
、定常ロスが小さくなる。
しかしながら、上記のような比抵抗、ｎ型ベース領域厚
では、１２００〜１７００Ｖ程度で空乏層かｎ“型バッ
ファ領域に到達してしまう。このために実使用時（大体
３９００〜４８００Ｖ）において、高い電界かｎ゛型バ
ッファ領域に対してかかる。この状態からＧＴＯをター
ンオフすると、ｐ型アノード領域からｎ型ベース領域へ
の正孔の注入か大量に発生し、ティルミ流の減衰が遅く
なる。かつターンオフにおける高電圧時、ティルミ流が
大きいために多大なスイッチングロスを引き起こす。結
果として、ｎ“型バッファ領域を設けたＧＴＯでも、定
常ロスとスイッチングロスとをトータルした消費電力か
大きかった。
では、１２００〜１７００Ｖ程度で空乏層かｎ“型バッ
ファ領域に到達してしまう。このために実使用時（大体
３９００〜４８００Ｖ）において、高い電界かｎ゛型バ
ッファ領域に対してかかる。この状態からＧＴＯをター
ンオフすると、ｐ型アノード領域からｎ型ベース領域へ
の正孔の注入か大量に発生し、ティルミ流の減衰が遅く
なる。かつターンオフにおける高電圧時、ティルミ流が
大きいために多大なスイッチングロスを引き起こす。結
果として、ｎ“型バッファ領域を設けたＧＴＯでも、定
常ロスとスイッチングロスとをトータルした消費電力か
大きかった。
（発明が解決しようとする課題）
以上のように、ｎ＋型バッファ領域がない従来のバイポ
ーラ複合素子では、ｎ型ベース領域が厚いため、スイッ
チングロス、定常ロス、特に定常ロスか大きかった。
ーラ複合素子では、ｎ型ベース領域が厚いため、スイッ
チングロス、定常ロス、特に定常ロスか大きかった。
又、ｎ°型バッファ領域を設けた従来のバイポーラ複合
素子では、反対にスイッチングロスが大きかった。
素子では、反対にスイッチングロスが大きかった。
二の発明は上記のような点に鑑み為されたものでその目
的は、定常ロス及びスイッチングロスをともに小さくし
てこれらをトータルした消費電力を低減し、低消費電力
な半導体装置を提供することにある。
的は、定常ロス及びスイッチングロスをともに小さくし
てこれらをトータルした消費電力を低減し、低消費電力
な半導体装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体装置は、カソード領域とアノード領域
との間に、第１導電型の第１のベース領域と第２導電型
の第２のベース領域とを有し、前記第１及び第２のベー
ス領域の一方の領域にスイッチング手段を有する半導体
装置において、前記第１及び第２のベース領域の他方の
領域に形成され、ターンオフ時、前記アノード領域と前
記カソード領域との間に印加される最大電圧近傍で生じ
る空乏層の界面と前記アノード領域とにそれぞれ接して
形成された前記他方の領域と同一導電型で該他方の領域
より不純物濃度が高いバッファ領域を具備することを特
徴とする特 （作 用） 上記のような半導体装置にあっては、前記第１及び第２
のベース領域の他方の領域に、ターンオフ時、前記アノ
ード領域と前記カソード領域との間に印加される最大電
圧近傍で生じる空乏層の界面と前記アノード領域とに接
して形成されるバッファ領域を具備する。これにより、
前記最大電圧近傍において、前記バッファ領域にかかる
電界か小さくなり、前記アノード領域から前記ベース領
域に対する正孔注入の発生が防止されるとともに前記他
方のベース領域の厚さを低下させられる。
との間に、第１導電型の第１のベース領域と第２導電型
の第２のベース領域とを有し、前記第１及び第２のベー
ス領域の一方の領域にスイッチング手段を有する半導体
装置において、前記第１及び第２のベース領域の他方の
領域に形成され、ターンオフ時、前記アノード領域と前
記カソード領域との間に印加される最大電圧近傍で生じ
る空乏層の界面と前記アノード領域とにそれぞれ接して
形成された前記他方の領域と同一導電型で該他方の領域
より不純物濃度が高いバッファ領域を具備することを特
徴とする特 （作 用） 上記のような半導体装置にあっては、前記第１及び第２
のベース領域の他方の領域に、ターンオフ時、前記アノ
ード領域と前記カソード領域との間に印加される最大電
圧近傍で生じる空乏層の界面と前記アノード領域とに接
して形成されるバッファ領域を具備する。これにより、
前記最大電圧近傍において、前記バッファ領域にかかる
電界か小さくなり、前記アノード領域から前記ベース領
域に対する正孔注入の発生が防止されるとともに前記他
方のベース領域の厚さを低下させられる。
従って、スイッチングロス及び定常ロスの双方のロスが
それぞれ低減される。
それぞれ低減される。
（実施例）
以下、図面を参照しこの発明を一実施例により説明する
。
。
第１図はこの発明の実施例に係わる半導体装ｉｔ （Ｇ
ＴＯ、バイポーラ複合素子）の断面図である。
ＴＯ、バイポーラ複合素子）の断面図である。
同図に示すように、比抵抗か約３００〜３６０Ω・ｃｍ
程度のｎ型ベース領域ｌＯの一方の表面上にはｎ型ベー
ス領域１２が形成され、ｐ型ベス領域１２上にはｎ型カ
ソード領域１４か選択的に形成されている。ｎ型カソー
ド領域１４上にはカッド電極１６が形成され、それぞれ
カソード端子Ｋに接続されている。又、ｐ型ベース領域
１２上にはｎ型カソード領域Ｉ４以外に、ターンオン／
オフを可能とすべく、ゲート電極１８か形成されており
、ゲート端子Ｇに接続されている。ｎ型ベース領域１０
の他方の表面上には高不純物濃度ｎ゛型バッファ領域２
０が形成され、ｎ＋型バッファ領域２０上には、ｐ型ア
ノード領域２２か形成されている。ｐ型アノード領域２
２にはアノード電極２４か形成されており、アノード端
子Ａに接続されている。
程度のｎ型ベース領域ｌＯの一方の表面上にはｎ型ベー
ス領域１２が形成され、ｐ型ベス領域１２上にはｎ型カ
ソード領域１４か選択的に形成されている。ｎ型カソー
ド領域１４上にはカッド電極１６が形成され、それぞれ
カソード端子Ｋに接続されている。又、ｐ型ベース領域
１２上にはｎ型カソード領域Ｉ４以外に、ターンオン／
オフを可能とすべく、ゲート電極１８か形成されており
、ゲート端子Ｇに接続されている。ｎ型ベース領域１０
の他方の表面上には高不純物濃度ｎ゛型バッファ領域２
０が形成され、ｎ＋型バッファ領域２０上には、ｐ型ア
ノード領域２２か形成されている。ｐ型アノード領域２
２にはアノード電極２４か形成されており、アノード端
子Ａに接続されている。
上記のような構成のＧＴＯにおいて、例えば定格阻止電
圧６０００ＶのＧＴＯを得る場合、この発明ではｎ型ベ
ース領域１０の厚さを約６５０μｍと設定する。
圧６０００ＶのＧＴＯを得る場合、この発明ではｎ型ベ
ース領域１０の厚さを約６５０μｍと設定する。
即ち、ｎ型ベース領域１０において、その厚さを約６５
０１．１ｍ、比抵抗か約３００〜３６０Ω・ｃｍとする
。このようなｎ型ベース領域１０であると、アノ−ドル
カソード間電圧が３９００〜４８００Ｖ程度の時、ｎ型
ベース領域１０に生じる空乏層の最先端の界面がｎ゛型
バッファ領域２０に丁度到達する。
０１．１ｍ、比抵抗か約３００〜３６０Ω・ｃｍとする
。このようなｎ型ベース領域１０であると、アノ−ドル
カソード間電圧が３９００〜４８００Ｖ程度の時、ｎ型
ベース領域１０に生じる空乏層の最先端の界面がｎ゛型
バッファ領域２０に丁度到達する。
この様子を第２図に示す。第２図は第１図中の２−２線
に沿う不純物プロファイル図であり、又、同図中には空
乏層形成の概要を図示する。同図において、第１図と対
応する箇所には同一の参照符号を付す。
に沿う不純物プロファイル図であり、又、同図中には空
乏層形成の概要を図示する。同図において、第１図と対
応する箇所には同一の参照符号を付す。
同図に示す線Ｉは定格電圧印加時、即ち６０００Ｖ時の
空乏層の伸びを示しており、線■は実使用時のターンオ
フ電圧、即ち３９００〜４８００Ｖ時の空乏層の伸びを
示している。
空乏層の伸びを示しており、線■は実使用時のターンオ
フ電圧、即ち３９００〜４８００Ｖ時の空乏層の伸びを
示している。
同図に示すように、この実施例に係わるＧＴＯであると
、定格阻止電圧の６５〜８０％の範囲である３９００〜
４８００Ｖの時、空乏層の界面が位置する箇所と、ｐ型
アノード領域２２との間にｎ＋型バッファ層２０が形成
されている。
、定格阻止電圧の６５〜８０％の範囲である３９００〜
４８００Ｖの時、空乏層の界面が位置する箇所と、ｐ型
アノード領域２２との間にｎ＋型バッファ層２０が形成
されている。
第３図及び第４図に、従来のＧＴＯの不純物プロファイ
ル図を示す。尚、第３図及び第４図には、第２図同様、
空乏層形成の概要を図示する。
ル図を示す。尚、第３図及び第４図には、第２図同様、
空乏層形成の概要を図示する。
第３図は従来のｎ゛型バッファ層を設けたＧＴＯの不純
物プロファイル図である。
物プロファイル図である。
同図において、１１０はｎ型ベース領域、１１２はｐ型
ベース領域、１１４はｎ型カソード領域、１２０はｎ゛
型バッファ領域、１２２はｐ型アノード領域を示す。線
Ｉは第２図同様に定格電圧印加時、即ち６０００Ｖ時の
空乏層の伸びを示しており、線口は実使用時のターンオ
フ電圧、即ち３９００〜４８００Ｖ時の空乏層の伸びを
示している。
ベース領域、１１４はｎ型カソード領域、１２０はｎ゛
型バッファ領域、１２２はｐ型アノード領域を示す。線
Ｉは第２図同様に定格電圧印加時、即ち６０００Ｖ時の
空乏層の伸びを示しており、線口は実使用時のターンオ
フ電圧、即ち３９００〜４８００Ｖ時の空乏層の伸びを
示している。
同図に示すように従来のｎ゛型ハソファ領域を設けたＧ
ＴＯでは、特に線■に示すように空乏層がｐ型アノード
領域に接しないようにｎ゛型バッファ領域１１４により
抑制されている。即ち、ｎ゛型バッファ領域１１４の内
部の深くまで空乏層が伸びる。このため、ターンオフ時
、ｎ“型バッファ領域１１４に非常に高い電界がかかっ
てしまい、ｐ型アノード領域１２２からｎ型ベース領域
１１０に対して正孔の注入が大量に発生し、スイッチン
グロスが増加してしまう。
ＴＯでは、特に線■に示すように空乏層がｐ型アノード
領域に接しないようにｎ゛型バッファ領域１１４により
抑制されている。即ち、ｎ゛型バッファ領域１１４の内
部の深くまで空乏層が伸びる。このため、ターンオフ時
、ｎ“型バッファ領域１１４に非常に高い電界がかかっ
てしまい、ｐ型アノード領域１２２からｎ型ベース領域
１１０に対して正孔の注入が大量に発生し、スイッチン
グロスが増加してしまう。
第４図は従来のｎ＋型バッファ領域がないＧＴＯの不純
物プロファイル図である。
物プロファイル図である。
同図において、第３図と同一の箇所には同一の参照符号
を付す。
を付す。
同図に示すように、従来のｎ゛型バッファ領域かないＧ
ＴＯではｎ型ベース領域１１０が非常に厚いので、特に
線■に示す空乏層の分布から、タンオフ時、ｎ型ベース
領域とｐ型アノード領域との境界近辺に高い電界がかか
らない。しかし、ｎ型ベース領域１１０が厚いため、特
に定常ロスが増加してしまう。
ＴＯではｎ型ベース領域１１０が非常に厚いので、特に
線■に示す空乏層の分布から、タンオフ時、ｎ型ベース
領域とｐ型アノード領域との境界近辺に高い電界がかか
らない。しかし、ｎ型ベース領域１１０が厚いため、特
に定常ロスが増加してしまう。
この発明のＧＴＯでは、第２図の線■に示すように、実
使用時ターンオフ電圧、即ち、定格阻止電圧の６５〜８
０％の範囲において、空乏層がｎ＋型バッファ領域２０
の内部の深くにまで伸びない。これにより、第３図で説
明したｐ型アノード領域からｎ型ベース領域に対する正
孔注入の発生を防止できる。
使用時ターンオフ電圧、即ち、定格阻止電圧の６５〜８
０％の範囲において、空乏層がｎ＋型バッファ領域２０
の内部の深くにまで伸びない。これにより、第３図で説
明したｐ型アノード領域からｎ型ベース領域に対する正
孔注入の発生を防止できる。
従って、スイッチングロスを低減できる。
又、定格阻止電圧の約８０％以上の範囲においては、第
２図の線Ｉに示すようにｎ゛型バッファ領域２０でもた
せることかできるため、第４図で説明したような厚いｎ
型ベース領域を形成する必要かない。
２図の線Ｉに示すようにｎ゛型バッファ領域２０でもた
せることかできるため、第４図で説明したような厚いｎ
型ベース領域を形成する必要かない。
従って、定常ロスを低減できる。
このように、定格阻止電圧の６５〜８０９ｏの範囲の電
圧、即ち、ターンオフ時の最大電圧近傍で、ｎ型ベース
領域１０に伸びる空乏層の界面と、ｐ型アノード領域２
２とに接してバッファ領域２０を形成することにより、
定常ロス、スイッチングロスとも充分に小さくでき、双
方のロスをトータルした消費電力を少なくできる。
圧、即ち、ターンオフ時の最大電圧近傍で、ｎ型ベース
領域１０に伸びる空乏層の界面と、ｐ型アノード領域２
２とに接してバッファ領域２０を形成することにより、
定常ロス、スイッチングロスとも充分に小さくでき、双
方のロスをトータルした消費電力を少なくできる。
第５図は、定格阻止電圧６０００ＶのＧＴＯの定常ロス
とスイッチングロスとの関係を示す図である。
とスイッチングロスとの関係を示す図である。
同図に示す線■は従来のバッファ層を設けたＧＴＯの場
合を示し、線■は従来のバッファ層がないＧＴＯの場合
を示している。線Ｖはこの発明に係わるＧＴＯの場合を
示している。
合を示し、線■は従来のバッファ層がないＧＴＯの場合
を示している。線Ｖはこの発明に係わるＧＴＯの場合を
示している。
同図から、この発明に係わるＧＴＯによれば、スイッチ
ングロス、及び定常ロスの双方ともの低減が最適に為さ
れ、双方のロスをトータルした消費電力を少なくできる
ことが判る。
ングロス、及び定常ロスの双方ともの低減が最適に為さ
れ、双方のロスをトータルした消費電力を少なくできる
ことが判る。
第６図は、この発明の変形例に係わる定格阻止電圧６０
００Ｖのアノードショート型ＧＴＯの断面図である。第
６図において、第１図と同一の部分については同一の参
照符号を付し、異なる部分についてのみ説明する。
００Ｖのアノードショート型ＧＴＯの断面図である。第
６図において、第１図と同一の部分については同一の参
照符号を付し、異なる部分についてのみ説明する。
即ち、同図に示すＧＴＯは、第１図に示したＧＴＯに、
ｎ＋型バッファ領域２０とアノード電極２４との間にｎ
型アノードショート領域２６をさらに設けたものである
。
ｎ＋型バッファ領域２０とアノード電極２４との間にｎ
型アノードショート領域２６をさらに設けたものである
。
このようなアノードショート型ＧＴＯにおいても、例え
ば定格阻止電圧６０００Ｖを得る場合、ｎ型ベース領域
１０の厚さを約６５０μｍ１比抵抗を約３００〜３６０
Ω・ｃｍと設定する。
ば定格阻止電圧６０００Ｖを得る場合、ｎ型ベース領域
１０の厚さを約６５０μｍ１比抵抗を約３００〜３６０
Ω・ｃｍと設定する。
尚、同図中の２−２線に沿う不純物プロファイルは上記
実施例と同様である。即ち第２図に示すようなプロファ
イルを持つ。
実施例と同様である。即ち第２図に示すようなプロファ
イルを持つ。
このように、この発明をアノードショート型ＧＴ○に適
用することも可能である。
用することも可能である。
尚、上記実施例では、定格阻止電圧６０００ＶＧＴＯを
例にとり説明したか、定格阻止電圧６０００ＶのＧＴＯ
ばかりてなく、定格阻止電圧が６０００Ｖ以下、あるい
は６０００Ｖ以上のＧＴＯにも適用できることはいうま
でもない。このようなＧＴＯであっても、ターンオフ時
の最大電圧近傍において、ｎ型ベース領域に生じる空乏
層の最先端の界面とｐ型アノード領域とに接してｎ“型
バッファ領域を形成することにより、上記実施例同様の
低消費電力化の効果を得ることかできる。
例にとり説明したか、定格阻止電圧６０００ＶのＧＴＯ
ばかりてなく、定格阻止電圧が６０００Ｖ以下、あるい
は６０００Ｖ以上のＧＴＯにも適用できることはいうま
でもない。このようなＧＴＯであっても、ターンオフ時
の最大電圧近傍において、ｎ型ベース領域に生じる空乏
層の最先端の界面とｐ型アノード領域とに接してｎ“型
バッファ領域を形成することにより、上記実施例同様の
低消費電力化の効果を得ることかできる。
例を挙げると、例えば定格阻止電圧が
５０００Ｖの場合、ｎ型ベース領域の厚さ約５２０μｍ
、比抵抗約２２０〜２６０Ω”ｃｍ。
、比抵抗約２２０〜２６０Ω”ｃｍ。
又、定格阻止電圧が７０００Ｖの場合、ｎ型ベス領域の
厚さ約７００μｍ、比抵抗約３４０〜４００Ω・ｃｍと
設定されるのが好ましい。
厚さ約７００μｍ、比抵抗約３４０〜４００Ω・ｃｍと
設定されるのが好ましい。
さらに、この発明はＧＴＯばかりでなくＩＧＢＴ等、そ
の他のバイポーラ複合素子についても適用できることは
もちろんである。
の他のバイポーラ複合素子についても適用できることは
もちろんである。
［発明の効果］
以上説明したようにこの発明によれば、定常ロスとスイ
ッチングロスとがともに小さくなり、これらをトータル
した消費電力か低減され、低消費電力な半導体装置を提
供できる。
ッチングロスとがともに小さくなり、これらをトータル
した消費電力か低減され、低消費電力な半導体装置を提
供できる。
第１図はこの発明の実施例に係わる半導体装置の断面図
、第２図は第１図中の２−２線に沿う不純物プロファイ
ル図、第３図及び第４図は従来の半導体装置の不純物プ
ロファイル図、第５図はＧＴＯの定常ロスとスイッチン
グロスとの関係を示す図、第６図はこの発明の変形例に
係わる半導体装置の断面図である。 ｌＯ・・・ｎ型ベース領域、１２・・・ｐ型ベース領域
、１４・・・ｎ型カソード領域、１６・・・カソード電
極、Ｉ８・・・ゲート電極、２０・・・ｎ゛型バッファ
領域、２２・・・ｐ型アノード領域、２４・・アノード
電極。 出願人代理人 弁理士 鈴江武彦 □深さ 第２図 □深さ 第 図 □深さ 第４図 第６図 定常ロス［′ｋＷ］
、第２図は第１図中の２−２線に沿う不純物プロファイ
ル図、第３図及び第４図は従来の半導体装置の不純物プ
ロファイル図、第５図はＧＴＯの定常ロスとスイッチン
グロスとの関係を示す図、第６図はこの発明の変形例に
係わる半導体装置の断面図である。 ｌＯ・・・ｎ型ベース領域、１２・・・ｐ型ベース領域
、１４・・・ｎ型カソード領域、１６・・・カソード電
極、Ｉ８・・・ゲート電極、２０・・・ｎ゛型バッファ
領域、２２・・・ｐ型アノード領域、２４・・アノード
電極。 出願人代理人 弁理士 鈴江武彦 □深さ 第２図 □深さ 第 図 □深さ 第４図 第６図 定常ロス［′ｋＷ］
Claims (1)
- 【特許請求の範囲】 カソード領域とアノード領域との間に、第１導電型の
第１のベース領域と第２導電型の第２のベース領域とを
有し、前記第１及び第２のベース領域の一方の領域にス
イッチング手段を有する半導体装置において、 前記第１及び第２のベース領域の他方の領域に形成され
、ターンオフ時、前記アノード領域と前記カソード領域
との間に印加される最大電圧近傍で生じる空乏層の界面
と前記アノード領域とにそれぞれ接して形成された前記
他方の領域と同一導電型で該他方の領域より不純物濃度
が高いバッファ領域を具備することを特徴とする半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181733A JP2504609B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
| EP19910111412 EP0466101B1 (en) | 1990-07-10 | 1991-07-09 | Power semiconductor device |
| DE1991605841 DE69105841T2 (de) | 1990-07-10 | 1991-07-09 | Leistungshalbleiteranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181733A JP2504609B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468573A true JPH0468573A (ja) | 1992-03-04 |
| JP2504609B2 JP2504609B2 (ja) | 1996-06-05 |
Family
ID=16105938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181733A Expired - Fee Related JP2504609B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0466101B1 (ja) |
| JP (1) | JP2504609B2 (ja) |
| DE (1) | DE69105841T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444271A (en) * | 1992-08-15 | 1995-08-22 | Kabushiki Kaisha Toshiba | Conductivity-modulated semiconductor device with high breakdown voltage |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216372A (ja) * | 1992-12-17 | 1994-08-05 | Siemens Ag | Ｇｔｏサイリスタ |
| CN102318071B (zh) * | 2008-12-15 | 2015-08-19 | Abb技术有限公司 | 双极穿通半导体器件和制造这种半导体器件的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186473A (ja) * | 1987-01-29 | 1988-08-02 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS63205954A (ja) * | 1987-02-23 | 1988-08-25 | Meidensha Electric Mfg Co Ltd | 半導体素子 |
| JPH01258476A (ja) * | 1988-04-08 | 1989-10-16 | Toshiba Corp | 高耐圧半導体装置の製造方法 |
| JPH02162767A (ja) * | 1988-12-15 | 1990-06-22 | Meidensha Corp | スイッチング半導体素子 |
-
1990
- 1990-07-10 JP JP2181733A patent/JP2504609B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-09 EP EP19910111412 patent/EP0466101B1/en not_active Expired - Lifetime
- 1991-07-09 DE DE1991605841 patent/DE69105841T2/de not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186473A (ja) * | 1987-01-29 | 1988-08-02 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS63205954A (ja) * | 1987-02-23 | 1988-08-25 | Meidensha Electric Mfg Co Ltd | 半導体素子 |
| JPH01258476A (ja) * | 1988-04-08 | 1989-10-16 | Toshiba Corp | 高耐圧半導体装置の製造方法 |
| JPH02162767A (ja) * | 1988-12-15 | 1990-06-22 | Meidensha Corp | スイッチング半導体素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444271A (en) * | 1992-08-15 | 1995-08-22 | Kabushiki Kaisha Toshiba | Conductivity-modulated semiconductor device with high breakdown voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0466101B1 (en) | 1994-12-14 |
| EP0466101A2 (en) | 1992-01-15 |
| JP2504609B2 (ja) | 1996-06-05 |
| EP0466101A3 (en) | 1992-04-22 |
| DE69105841D1 (de) | 1995-01-26 |
| DE69105841T2 (de) | 1995-05-18 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |