JP4357753B2 - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置 Download PDF

Info

Publication number
JP4357753B2
JP4357753B2 JP2001018013A JP2001018013A JP4357753B2 JP 4357753 B2 JP4357753 B2 JP 4357753B2 JP 2001018013 A JP2001018013 A JP 2001018013A JP 2001018013 A JP2001018013 A JP 2001018013A JP 4357753 B2 JP4357753 B2 JP 4357753B2
Authority
JP
Japan
Prior art keywords
layer
base layer
ring
type
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001018013A
Other languages
English (en)
Other versions
JP2002222952A (ja
Inventor
智樹 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=18884105&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP4357753(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001018013A priority Critical patent/JP4357753B2/ja
Priority to US10/053,660 priority patent/US6667515B2/en
Priority to EP02001150A priority patent/EP1227522B1/en
Publication of JP2002222952A publication Critical patent/JP2002222952A/ja
Application granted granted Critical
Publication of JP4357753B2 publication Critical patent/JP4357753B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する高耐圧半導体装置、特に、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、単にＩＧＢＴと称する）に関する。
【０００２】
【従来の技術】
一般に、ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えた電圧駆動素子で、近年、インバータやスイッチング電源などのパワーエレクトロニクスの分野で多く利用されている。
【０００３】
ここで、従来のＩＧＢＴについて、一例として縦型ｎチャンネルＩＧＢＴを挙げ、その構造について図１４及び図１５を用いて説明する。この種のＩＧＢＴは、半導体基板の周縁端部（接合終端領域に相当）を除いた中央領域にＩＧＢＴの単位セルの集合体が短冊状に配列されているが、ここでは、説明を簡単化するため、ＩＧＢＴの要部について説明する。
図１４は、ＩＧＢＴの要部を模式的に示す断面図、図１５は、図１４のＡ―Ａ’線に沿う平面図を示す。
【０００４】
この種のＩＧＢＴでは、図１４に示すように、ｎ−型ベース層１０１の表面には、ｐ型ベース層１０２が拡散形成されている。前記ｐ型ベース層１０２内には、ｎ＋型エミッタ層１０３が拡散形成されている。前記ｎ−型ベース層１０１、前記ｐ型ベース層１０２、前記ｎ＋型エミッタ層１０３の表面上には、ゲート絶縁膜１０７を介してゲート電極１０６が形成されている。また、前記ｎ＋型エミッタ層１０３及び前記ｐ型ベース層１０２に跨ってエミッタ電極１０９が形成されている。
【０００５】
一方、前記ｎ型ベース層１０１の反対側の裏面には、ｎ型バッファ層１０４を介してｐ＋型エミッタ層１０５が形成されている。前記ｐ＋型エミッタ層１０５上には、コレクタ電極１１０が形成されている。
【０００６】
そして、図１５に示すように、前記周縁端部領域には、ｐ＋型リング層１１１が、素子領域及びＩＧＢＴ単位セルの集合体Ｓを取囲むように形成されている。また、前記周縁端部には、該周縁端部に沿ってリング状のｎ＋型拡散層１１４が形成され、且つ前記ｎ＋型拡散層１１４上には、リング状の電極１１５が形成され、前記ｎ＋型拡散層１１４と前記電極１１５とでリング状の等電位層１１６が構成されている。また、前記p＋型リング層１１１と前記ｎ＋拡散層１１４との間には、前記ｐ＋型リング層１１１と接してｐ−型リサーフ層１１２が形成されている。図中、１０８は、絶縁保護被膜を示す。
【０００７】
上記ＩＧＢＴの動作について説明する。
【０００８】
まず、ターンオン時の動作について説明する。即ち、前記コレクタ電極１１０と前記エミッタ電極１０９間に、正バイアス(コレクタ電極１１０がプラス)が印加された状態で、前記エミッタ電極１０９に対して前記ゲート電極１０６に、正の電圧(正バイアス)を印加すると、前記ｐ型ベース層１０２と前記ゲート絶縁膜１０７の界面付近にｎ型の反転層が形成され(図示せず)、前記ｎ＋型エミッタ層１０３から前記ｎ型ベース層１０１中に電子が注入される。この電子の注入量に応じて正孔が前記ｐ＋型エミッタ層１０５から前記ｎ−型ベース層１０１中に注入され、前記ｎ−型ベース層１０１中にキャリアが充満して伝導度変調を起こし、前記ｎ−型ベース層１０１の抵抗が低下してＩＧＢＴがターンオン状態になる。
【０００９】
次に、ターンオフ時の動作について説明する。即ち、上記ターンオン状態において、前記ゲート電極１０６に負バイアスを印加すると、前記ｐ型ベース層１０２と前記ゲート絶縁膜１０７との界面付近のｎ型反転層が消失し、前記ｎ＋型エミッタ層１０３から前記ｎ−型ベース層１０１中への電子の注入が停止する。その結果、前記ｐ＋型エミッタ層１０５中から前記ｎ−型ベース層１０１中への正孔の注入が止まる。その後、前記ｎ−型ベース層１０１中に充満したキャリアは排出され、前記ｐ型ベース層１０２と前記ｎ型ベース層１０１との接合から空乏層が広がり、ＩＧＢＴは阻止状態となる。
【００１０】
ターンオフ動作中に前記ｎ−型ベース層１０１中に蓄積された正孔は、前記ｐ型ベース層１０２を通って前記エミッタ電極１０９に排出されると共に前記ｐ＋型リング層１１１を通って前記エミッタ電極１０９に排出されるが、前記ｐ＋型リング層１１１は通常面積をかなり広く取るため、正孔電流は、前記ｐ＋型リング層１１１と前記エミッタ電極１０９とのコンタクト部に集中する。更に、前記コンタクト部で流しきれなくなった過剰な正孔電流は、隣接する前記ｐ型ベース層１０２に集中して流れるようになる。この集中した電流によって前記ｐ型ベース層１０２の電位が上昇し、前記ｎ＋型エミッタ層１０３との間の接合電位(通常０．７Ｖ程度)以上に上昇すると、前記ｎ＋型エミッタ層１０３から前記ｎ−型ベース層１０１中へ電子が直接注入されるラッチアップ状態に移行する。この結果、ラッチアップした部分に電流が、更に、集中し、ＩＧＢＴの熱破壊を起こすに至るという問題があった。
【００１１】
【発明が解決しようとする課題】
上記したように、従来のＩＧＢＴでは、ｐ＋型リング層に集中した電流が隣接するｐ型ベース層に流れ込んでラッチアップを引き起こしやすくなるという問題があった。
【００１２】
本発明は、上記課題に鑑みなされたもので、その目的とするところは、装置周辺からの電流集中によるラッチアップを防ぎ、高破壊耐量を実現し得る高耐圧半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、第１の発明（請求項１）に係る高耐圧半導体装置は、対向する第１及び第２主面と周縁端部とを有する第１導電型の第１ベース層と、前記第１ベース層の前記第１主面内に選択的に形成された第２導電型の第２ベース層と、前記第２ベース層内に選択的に形成された第１導電型の第１エミッタ層と、前記第１ベース層、前記第２ベース層及び前記第１エミッタ層表面にゲート絶縁膜を介して設置されたゲート電極と、前記第１ベース層の第１主面内に、前記第２ベース層と離間して近接配置された第２導電型のリング層と、前記第２ベース層、前記第１エミッタ層及び前記リング層に電気的に接続された第１主電極と、前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層または第１導電型のドレイン層と、前記第２エミッタ層または前記ドレイン層に形成された第２主電極とを具備し、前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴としている。
【００１４】
また、上記目的を達成するために、第２の発明（請求項２）に係わる高耐圧半導体装置では、対向する第１主面及び第２主面と周縁端部とを有する第１導電型の第１ベース層と、前記第１ベース層の前記第１主面内に選択的に形成された第２導電型の第２ベース層と、前記第２ベース層内に選択的に形成された第１導電型の第１エミッタ層と、前記第１ベース層、前記第２ベース層及び前記第１エミッタ層表面にゲート絶縁膜を介して設置されたゲート電極と、前記第２ベース層と前記第１ベース層の周縁端部間の前記第１ベース層の前記第１主面内に形成された第２導電型のリング層と、前記リング層と前記第１ベース層の周縁端部間の前記第１主面上に形成された絶縁保護被膜と、前記第２ベース層、前記第１エミッタ層及び前記リング層に電気的に接続された第１主電極と、前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層または第１導電型のドレイン層と、前記第２エミッタ層または前記ドレイン層に形成された第２主電極とを具備し、前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴としている。
【００１５】
上記構成の第１及び第２の発明によれば、前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、当該リング層より低抵抗を有する低抵抗領域を設けているため、前記リング層に集中する正孔電流を、より多く、前記低抵抗領域を通じて前記第１主電極に流すことができる。
【００１６】
そのため、隣接する第２ベース層の電位上昇を防ぐことができ、装置の破壊耐量を向上させることができる。
【００１７】
上記第２の発明に係わる高耐圧半導体装置においては、絶縁保護被膜として、半絶縁性物質、例えばＳＩＰＯＳを用いることが好ましい。この構成によれば、外部からの電界の影響ＳＩＰＯＳにより遮断することができる。
【００１８】
また、前記ゲート絶縁膜は、前記第１ベース層上における膜厚が前記第２ベース層と前記第１エミッタ層との間における膜厚より厚く形成されてもよい。
【００１９】
更に、上記目的を達成するために、第３の発明（請求項４）に係わる高耐圧半導体装置では、対向する第１主面及び第２主面と周縁端部とを有する第１導電型の第１ベース層と、前記第１ベース層の前記第１主面に間隔をもって埋め込まれた絶縁ゲートと、前記絶縁ゲートで挟まれた前記第１ベース層内に、前記絶縁ゲートと接して形成された第２導電型の第２ベース層と、前記第２ベース層内に選択的に設けられ、且つ前記絶縁ゲートと接して形成された第１導電型の第１エミッタ層と、最外側の前記絶縁ゲートと前記第１ベース層の周縁端部と間の第１主面内に、前記絶縁ゲートと接して形成された第２導電型のリング層と、前記第２ベース層、前記第１エミッタ層及び前記リング層に電気的に接続された第１主電極と、前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層と、前記第２エミッタ層に形成された第２主電極とを具備し、前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴としている。
【００２０】
上記第３の発明によれば、前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、当該リング層より低抵抗を有する低抵抗領域を設けているため、前記リング層に集中する正孔電流を、より多く、前記低抵抗領域を通じて前記第１主電極に流すことができる。そのため、隣接する第２ベース層の電位上昇を防ぐことができ、装置の破壊耐量を向上させることができる。
【００２１】
上記第３の発明に係わる高耐圧半導体装置において、好ましい実施形態としては、次のものが挙げられる。
（１）前記第１主電極は、全ての前記絶縁ゲート間の前記第２べース層及び前記第１エミッタ層に電気的接続されてなること。
（２）前記第１主電極は、全ての前記絶縁ゲート間のうち、選択された絶縁ゲート間の前記第２べース層及び前記第１エミッタ層のみに電気的接続されてなること。
【００２２】
また、上記第１乃至第３の発明に係わる高耐圧半導体装置において、次のように構成してもよい。
（１）前記第１ベース層の周縁端部に、第１導電型の等電位層を形成してもよい。
（２）前記リング層と前記第１ベース層の周縁端部間の前記第１主面内に、前記リング層と同導電型で、且つ低不純物濃度の第２導電型のリサーフ層を、前記リング層から前記第１ベース層の周縁端部に向かって延在形成してもよい。
（３）前記絶縁保護被膜上に、一端部が前記第1主電極と電気的に接続され、且つ他端部が前記第１ベース層の周縁端部方向に延在するフィールドプレートを形成してもよい。
（４）前記リング層と前記第１ベース層の周縁端部間の前記第１主面内に、前記リング層と同導電型で、且つ高不純物濃度を有する少なくとも１条のガードリング層を形成してもよい。
（５）前記第１主電極と前記第２ベース層及び前記第１エミッタ層との電気的接続は、各当該層表面より下方に位置する層内部にて行ってもよい。
（６）前記第１主電極と前記第２ベース層、前記第１エミッタ層及び前記リング層内の前記低抵抗領域との電気的接続は、各当該層表面より下方に位置する層内部にて行ってもよい。
（７）前記低抵抗領域は、導電性物質からなることが好ましい。
（８）前記導電性物質は、前記第1主電極と同種金属、又は前記リング層と同導電型で、且つ高不純物濃度のを有する半導体からなることが好ましい。
（９）前記低抵抗領域は、前記リング層の中央部より前記第２ベース層側に配置されてなることが好ましい。
(10)前記低抵抗領域は、前記リング層内に設けられたトレンチと、前記トレンチ内部に形成され、且つ前記第１主電極と電気的に接続された導電性物質とから構成されてなることが好ましい。
【００２３】
更にまた、上記目的を達成するために、第４の発明（請求項１６）に係わる高耐圧半導体装置では、対向する第１及び第２主面を有する第１導電型の第１ベース層と、前記第１ベース層の前記第１主面内に、互いに離間して選択的に形成された複数の第２導電型の第２ベース層と、各前記第２ベース層内に選択的に形成された第１導電型の第１エミッタ層と、隣接する前記第２ベース層間の前記第１ベース層の第１主面内に、前記第２ベース層と離間して形成された第２導電型のリング層と、前記第１ベース層、前記第２ベース層及び前記第１エミッタ層上に、各々、ゲート絶縁膜を介して設置されたゲート電極と、前記第２ベース層及び前記第１エミッタ層の各々と電気的に接続され、且つ前記リング層内の当該第２ベース層側において、電気的に接続された第１主電極と、前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層または第１導電型のドレイン層と、前記第２エミッタ層または前記ドレイン層に形成された第２主電極とを具備し、前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴としている。
【００２４】
上記第４の発明によれば、前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、当該リング層より低抵抗を有する低抵抗領域を設けているため、前記リング層に集中する正孔電流を、より多く、前記低抵抗領域を通じて前記第１主電極に流すことができる。
【００２５】
そのため、隣接する第２ベース層の電位上昇を防ぐことができ、装置の破壊耐量を向上させることができる。
【００２６】
上記第４の発明に係わる高耐圧半導体装置において、好ましい実施形態としては、次のものが挙げられる。
（１）前記低抵抗領域が、導電性物質からなること。
（２）前記導電性物質が、前記第1主電極と同種の金属、又は前記第２導電型リング層と同導電型で、且つ高不純物濃度のを有する半導体からなること。
（４）前記低抵抗領域が、前記第２導電型リング層の中央部より前記第２ベース層側に配置されてなること。
（５）前記低抵抗領域は、前記リング層内に設けられたトレンチと、前記トレンチ内部に形成され、且つ前記第１主電極と電気的に接続された導電性物質とから構成してなること。
（６）前記トレンチは、前記リング層の中央部より前記第２ベース層側に配置されてなること。
（７）前記導電性物質は、前記トレンチ内部に埋め込まれてなること。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態（以下、実施形態と称する）について、図面を参照して説明する。
【００２８】
なお、高耐圧半導体装置では、半導体基板の周縁端部領域（接合終端領域に相当）を除いた中央領域に装置の単位セルの集合体が短冊状に配列されてなるが、以下、各実施形態としては、説明を簡単化するため、装置の要部について説明する。また、以下の説明において、第１導電型をｎ型、第２導電型をｐ型とする。
【００２９】
(第１の実施の形態)
まず、本発明の第１の実施形態に係わるＩＧＢＴについて、図１及び図２を用いて説明する。図１は、そのＩＧＢＴの主要部分を模式的に示す断面図、図２は、図１のＡ−Ａ’に沿う平面図である。
【００３０】
この半導体装置においては、図1に示すように、ｎ−型ベース層（第１ベース層）１は、対向する第１主面(上面)及び第２主面（裏面）を有しており、前記主面はＩＧＢＴの単位セルの集合体が配列される中央領域とその中央領域を取り囲む周縁端部領域を有している。前記ｎ−型ベース層１上面の中央領域には、複数個のストライプ状のｐ型ベース層（第２ベース層）２が選択的に拡散形成されている。
【００３１】
各ｐ型ベース層２内には、２個のストライプ状のｎ＋型エミッタ層（第１エミッタ層）３が選択的に拡散形成されている。隣接する一方の前記ｐ型ベース層２内の前記ｎ＋型エミッタ層３及び他方の前記ｐ型ベース層３内の前記ｎ＋型エミッタ層３間には、ゲート絶縁膜７を介してゲート電極６が形成されている。
【００３２】
そして、各ｐ型ベース層２内において、前記ｐ型ベース層２及び前記ｎ＋型エミッタ層３に跨ってエミッタ電極（第１主電極）９がオーミックコンタクトされている。
【００３３】
一方、前記ｎ−型ベース層１の反対側の裏面には、ｎ型バッファ層４を介してｐ＋型エミッタ層５（第２エミッタ層）が形成されている。前記ｐ＋型エミッタ層５上には、コレクタ電極（第２主電極）１０がオーミックコンタクトされている。
【００３４】
そして、図２に示すように、前記周縁端部領域には、ｐ＋型リング層１１が、中央領域（素子領域）及びＩＧＢＴ単位セルの集合体Ｓを取囲むように形成されている。また、前記周縁端部には、該周縁端部に沿ってリング状のｎ＋型拡散層１４が形成され、且つ前記ｎ＋型拡散層１４上には、リング状の電極１５が形成され、前記ｎ＋型拡散層１４と前記電極１５とでリング状の等電位層１６が構成されている。
【００３５】
また、前記p＋型リング層１１と前記ｎ＋拡散層１４との間には、前記ｐ＋型リング層１１と接してｐ−型リサーフ層１２が形成されている。また、前記ｐ＋型リング層１１と最外側の前記ｐ型ベース層２内の前記ｎ＋型エミッタ層３との間にも、前記ゲート絶縁膜７を介して前記ゲート電極６が形成されてる。
【００３６】
そして、前記ｐ＋型リング層１１内には、該ｐ＋型リング層より低抵抗の低抵抗領域１３が各セル集合体Ｓにおける最外側の前記ｐ型ベース層３に沿って形成されている。また、前記低抵抗領域１３は、前記エミッタ電極９に電気的に接続されている。
【００３７】
ここで、本実施形態では、前記低抵抗領域１３は、トレンチ１３ａと前記トレンチ１３ａ内に埋め込まれた導電物質１３ｂとから構成されている。
前記導電物質１３ｂとしては、前記エミッタ電極９と同種金属、例えば通常用いられるアルミニウム（Ａｌ）を用いると前記エミッタ電極との接触抵抗が無視できるため好ましいが、後工程における熱処理を考慮する必要がある場合には、高融点金属、例えばＭｏ，Ｔｉ，Ｗを用いることが好ましい。また、前記導電性物質としては、金属に限らず、前記ｐ＋型リング層１１と同導電型で、且つ高不純物濃度を有する半導体、例えばポリシリコンを用いてもよい。
【００３８】
更に、前記低抵抗領域１３は、前記ｎ−型ベース層１と前記ｐ＋型リング層１１とのｐｎ接合に接近させて形成すれば、前記ｐ＋型リング層１１に集中する正孔電流を速やかに前記エミッタ電極９に流すことができる。
【００３９】
また、前記低抵抗領域１３を、前記ｐ＋型リング層１１の中央部より前記ｐ型ベース層２側に変移させて配置すれば、前記ｐ型ベース層２に流れる正孔電流をより少なくできる。なお、図中、８は、絶縁保護被膜を示す。
【００４０】
次に、上記実施形態のＩＧＢＴの動作について説明するが、動作は従来のＩＧＢＴと同じであり、ここでは、簡単に説明する。
【００４１】
まず、ターンオン時の動作は、前記コレクタ電極１０と前記エミッタ電極９間に、正バイアスを印加した状態で、前記エミッタ電極９に対して前記ゲート電極６に、正の電圧を印加するこにより、前記ｐ型ベース層２と前記ゲート絶縁膜７の界面付近にｎ型反転層が形成され、前記ｎ＋型エミッタ層３から前記ｎ−型ベース層１中に電子が注入され、前記ｐ＋型エミッタ層３から前記ｎ−型ベース層１中に正孔が注入されて、前記ｎ−型ベース層１中にキャリアが充満して伝導度変調を起し、前記ｎ−型ベース層１の抵抗が低下してＩＧＢＴがターンオン状態になる。
【００４２】
一方、ターンオフ時の動作は、上記ターンオン状態において、前記ゲート電極６に負バイアスを印加することにより、前記ｎ型反転層が消失し、前記ｎ＋型エミッタ層３から前記ｎ−型ベース層１中への電子の注入が停止し、その結果、前記ｐ＋型エミッタ層５中から前記ｎ−型ベース層１中への正孔の注入が止まり、その後、前記ｎ−型ベース層１中に蓄積された正孔は、前記ｐ＋型リング層１１中の前記低抵抗領域１３を通って前記エミッタ電極９に排出されると共に前記ｐ型ベース層２を通って前記エミッタ電極９に排出され、前記ｐ型ベース層２と前記ｎ−型ベース層１との接合から空乏層が広がり、ＩＧＢＴはターンオフ状態となる。
【００４３】
上記実施形態のＩＧＢＴによれば、ｐ＋型リング層１１中に低抵抗領域１３を設け、前記ｐ＋型リング層１１に集中する正孔電流を前記低抵抗領域１３を通してエミッタ電極９に、より多く、流すことができる。そのため、隣接する第２導電型ベース層の電位上昇を防ぐことができ、装置の破壊耐量を向上させることができる。
【００４４】
更に、ｐ＋型リング層１１とｎ−型ベース層１との間のｐｎ接合と低抵抗領域１３との間の距離を、ＩＧＢＴのターンオフ状態の静耐圧保持時おいて前記ｐｎ接合から前記ｐ＋型リング層１１内に伸びる空乏層が達する距離にすることによって、ＩＧＢＴに過電圧が掛かった時の保護装置として利用することができる。
【００４５】
(第２の実施の形態)
本発明の第２の実施形態に係わるＩＧＢＴについて、図３を用いて説明する。図３は、そのＩＧＢＴの主要部分を模式的に示す断面図である。ここでは、上記第１の実施形態と同一構成部分には、同一符号を付して、詳細な説明は省略する。
【００４６】
本実施形態が上記第１の実施形態と異なる点は、上記第１の実施形態における前記ｐ−型リサーフ層１２の代わりに、フィールドプレート１７が形成されていることである。即ち、前記フィールドプレート１７が、前記絶縁保護被膜８上に形成され、その一端部が前記低抵抗領域１３及び前記エミッタ電極９に電気的に接続され、且つ他端部が前記ｎ−型ベース層１の周端縁部方向に延在されてなる。
【００４７】
この実施形態によれば、前記ｐ＋型リング層１１中に前記低抵抗領域１３を設けているので、ＩＧＢＴの破壊耐量を向上させることができることは勿論、上記第１の実施形態における前記ｐ−型リサーフ層１２と同様に、前記フィールドプレート１７は、ターンオフ状態において、等電位面を横方向に広げる機能を有しており、電界集中を緩和でき、耐圧向上を図ることができる。
【００４８】
(第３の実施の形態)
本発明の第３の実施形態に係わるＩＧＢＴについて、図４を用いて説明する。図４は、そのＩＧＢＴの主要部分を模式的に示す断面図である。ここでは、上記第１の実施形態と同一構成部分には、同一符号を付して、詳細な説明は省略する。
【００４９】
本実施形態が第１の実施形態と異なる点は、上記第１の実施形態における前記ｐ−型リサーフ層１２の代わりに、複数条のｐ＋型ガードリング層１８が形成されていることである。即ち、前記ｐ＋型リング層１１と前記ｎ−型ベース層１の周縁端部間の前記ｎ−型ベース層１上面に、前記ｐ＋リング層１１と同導電型で、且つ高不純物濃度を有する複数条の前記ｐ＋型ガードリング層１８が形成されてなる。そして、この実施形態では、前記ｐ＋型ガードリング層１８の間隔は、前記周縁端部に向かうにしたがって、大きくなっている。
【００５０】
この実施形態によれば、前記ｐ＋型リング層１１中に前記低抵抗領域１３を設けているので、ＩＧＢＴの破壊耐量を向上させることができることは勿論、ＩＧＢＴのターンオフ状態において、前記ｐ＋型ガードリング層１８は、前記ｐ＋型リング層１１から前記等電位層１６に向かうにしたがって電位が徐々に上昇するので、上記第１の実施形態における前記ｐ−型リサーフ層１２と同様に、等電位面を横方向に広げる働きがあり、電界集中を緩和でき、耐圧向上を図ることができる。また、前記ｐ＋型ガードリング層１８の個数を変えることにより、耐圧を制御できる。
【００５１】
（第３の実施形態の変形例）
上記第３の実施形態に係わるＩＧＢＴの変形例について、図５を用いて説明する。図５は、そのＩＧＢＴの主要部分を模式的に示す断面図である。ここでは、上記第３の実施形態と同一構成部分には、同一符号を付して、詳細な説明は省略する。
【００５２】
本変形例が第３の実施形態と異なる点は、上記第３の実施形態において、周縁端部領域上に形成した前記絶縁保護被膜としての酸化膜８の代わりに、例えば、ＳＩＰＯＳのような半絶縁性物質等の高抵抗膜１９を設けた点にある。
【００５３】
本変形例によれば、前記ｐ＋型リング層１１中に前記低抵抗領域１３を設けているので、ＩＧＢＴの破壊耐量を向上させることができることは勿論、前記高抵抗膜１９により、ＩＧＢＴ外部の電荷の影響を設けにくくなり、ＩＧＢＴの耐圧劣化を防止することができる。
【００５４】
（第３の実施形態の別の変形例）
上記第３の実施形態に係わるＩＧＢＴの別の変形例について、図６を用いて説明する。図６は、そのＩＧＢＴの主要部分を模式的に示す断面図である。ここでは、上記第３の実施形態と同一構成部分には、同一符号を付して、詳細な説明は省略する。
【００５５】
本変形例が上記第３の実施形態と異なる点は、前記エミッタ電極９と前記ｐ型ベース層２及び前記ｎ＋型エミッタ層３、並びに前記低抵抗領域１３とのコンタクト構造である。即ち、前記ｐ型ベース層２及び前記ｎ＋型エミッタ層３において、前記エミッタ電極９とのコンタクト部分の表面をエッチングして、約１．０μｍのトレンチ２０を形成し、前記トレンチ２０内で、前記ｐ型ベース層２及び前記ｎ＋型エミッタ層３と前記エミッタ電極９とを接続している。
【００５６】
また、前記低抵抗領域１３においても、前記導電性物質１３ｂの上部を前記トレンチ２０と同じ深さエッチングし、前記エミッタ電極９との接続も、前記ｐ＋型リング層１１表面より下方に位置する層内部にて接続している点である。
【００５７】
この本変形例によれば、前記ｐ＋型リング層１１中に前記低抵抗領域１３を設けているので、ＩＧＢＴの破壊耐量を向上させることができることは勿論、前記トレンチ２０内において前記ｐ型ベース層２と前記エミッタ電極９を接続しているので、コンタクト性が増加すると共に、前記ｎ−型ベース層１と前記エミッタ電極９との距離が短くなり、前記ｐ型ベース層２の横方向抵抗が小さくなるため、ラッチアップを引き起こす電流値を向上させることができる。即ち、更に、ラッチアップ耐量を向上できる。
【００５８】
なお、本変形例においては、前記低抵抗領域１３と前記トレンチ２０を別に設けたが、前記トレンチ２０内に埋め込み形成された前記エミッタ電極９を前記低抵抗領域１３の代わりに使用しても同様の効果が得られる。即ち、別途前記低抵抗領域１３を設けなくても良い。
【００５９】
（第３の実施形態の更に別の変形例）
上記第３の実施形態に係わるＩＧＢＴの、更に別の変形例について、図７を用いて説明する。図７は、そのＩＧＢＴの主要部分を模式的に示す断面図である。ここでは、上記第３の実施形態と同一構成部分には、同一符号を付して、詳細な説明は省略する。
【００６０】
本変形例が上記第３の実施形態と異なる点は、ゲート絶縁膜２１について、前記ゲート電極６直下の前記ゲート絶縁膜７のうち前記ｐ型ベース層２と接する部分以外の部分を厚くしたことである。即ち、前記ｎ−型ベース層１と前記ｎ＋型エミッタ層３とに挟まれた前記ｐ型ベース層３上のゲート絶縁膜部分２１ａの膜厚に比べて、前記ｐ型ベース層２間の前記ｎ−型ベース層１上のゲート絶縁膜部分２１ｂの前記ゲート絶縁膜２１の膜厚を厚く形成している点である。
【００６１】
本変形例によれば、前記ｐ＋型リング層１１中に前記低抵抗領域１３を設けているので、ＩＧＢＴの破壊耐量を向上させることができることは勿論、ゲート・コレクタ間の容量を低減させることができ、ＩＧＢＴの動作の均一性および高速性を向上させることができる。
【００６２】
(第４の実施の形態)
次に、本発明の第４の実施形態に係わるトレンチゲート型ＩＧＢＴについて、図８を用いて説明する。 図８は、そのトレンチゲート型ＩＧＢＴの主要部分の構成を模式的に示す断面図、図９は、図８のＡ−Ａ’に沿う平面図である。
【００６３】
このＩＧＢＴにおいては、図８に示すように、前記ｎ−型ベース層（第１ベース層）３１は、対向する第１主面(上面)及び第２主面（裏面）を有しており、前記主面はＩＧＢＴの単位セルの集合体が配列される中央領域とその中央領域を取り囲む周縁端部領域を有している。前記ｎ−型ベース層３１上面の中央領域には、複数個のストライプ状のｐ型ベース層（第２ベース層）３２が選択的に拡散形成されている。前記ｎ−型ベース層３１及び前記ｐ型ベース層３２内には、前記ｐ型ベース層３２を貫通し、前記ｎ−型ベース層３１の途中まで達する深さの複数個のトレンチ４５が形成されている。前記トレンチ４５内には、ゲート絶縁膜４７を介してゲート電極４６が埋め込み形成されている。前記トレンチ４５、ゲート絶縁膜４７及び前記ゲート電極４６によって、トレンチゲート４４が形成される。
【００６４】
前記ｐ型ベース層３２の表面内には、前記トレンチゲート４４の側面に接してｎ＋エミッタ層（第１エミッタ層）３３が選択的に拡散形成されている。
【００６５】
そして、隣接する各トレンチゲート４４間において、前記ｐ型ベース層３２及び前記ｎ＋型エミッタ層３３に跨って第１主電極としてのエミッタ電極３９がオーミックコンタクトされている。
【００６６】
一方、前記ｎ−型ベース層３１の反対側の裏面には、ｎ型バッファ層３４を介してｐ＋型エミッタ層（第２エミッタ層）３５が形成されている。前記ｐ＋型エミッタ層３５上には、第２主電極としてのコレクタ電極４０がオーミックコンタクトされている。
【００６７】
そして、図９に示すように、前記周縁端部領域には、ｐ＋型リング層４１が、中央領域（素子領域）及びＩＧＢＴ単位セルの集合体Ｓを取囲むように形成されている。前記ｐ＋型リング層４１は、最外側のトレンチゲート４４と接して形成されている。また、前記周縁端部には、該周縁端部に沿ってリング状のｎ＋型拡散層５４が形成され、且つ前記ｎ＋型拡散層５４上には、リング状の電極５５が形成され、前記ｎ＋型拡散層５４と前記電極５５とでリング状の等電位層５６が構成されている。また、前記ｐ＋型リング層４１と前記ｎ＋拡散層５４との間には、前記ｐ＋型リング層４１と接してｐ−型リサーフ層４２が形成されている。
【００６８】
そして、前記ｐ＋型リング層４１内には、該ｐ＋型リング層４１より低抵抗の低抵抗領域４３が各セル集合体Ｓにおける最外側の前記ｐ型ベース層３２に沿って形成されている。また、前記低抵抗領域４３は、前記エミッタ電極３９に電気的に接続されている。
【００６９】
本実施形態においても、上記第１の実施形態と同様に、前記低抵抗領域４３は、前記トレンチ４３ａと前記トレンチ４３ａ内に埋め込まれた導電物質４３ｂとから構成されている。
【００７０】
前記導電物質４３ｂとしては、前記エミッタ電極３９と同種金属、例えば通常用いられるアルミニウム（Ａｌ）を用いると前記エミッタ電極３９との接触抵抗が無視できるため好ましいが、後工程における熱処理を考慮する必要がある場合には、高融点金属、例えばＭｏ，Ｔｉ，Ｗを用いることが好ましい。また、前記導電性物質としては、金属に限らず、前記ｐ＋型リング層４１と同導電型で、且つ高不純物濃度を有する半導体、例えばポリシリコンを用いてもよい。
【００７１】
更に、前記低抵抗領域４３は、前記ｎ−型ベース層３１と前記ｐ＋型リング層４１とのｐｎ接合に接近させて形成すれば、前記ｐ＋型リング層４１に集中する正孔電流を速やかに前記エミッタ電極３９に流すことができる。
【００７２】
また、前記低抵抗領域４３を、前記ｐ＋型リング層４１の中央部より前記ｐ型ベース層３２側に変移させて配置すれば、前記ｐ型ベース層３２に流れる正孔電流をより少なくできる。なお、図中、３８は、絶縁保護被膜を示す。
【００７３】
この実施形態のトレンチゲート型ＩＧＢＴの動作は、上記第１の実施形態とのＩＧＢＴと同様であるので、説明は省略する。
【００７４】
上記実施形態のトレンチゲート型ＩＧＢＴによれば、上記第１の実施形態と同様に、前記ｐ＋型リング層４１中に前記低抵抗領域４３を設け、前記ｐ＋型リング層４１に集中する正孔電流を前記低抵抗領域４３を通して前記エミッタ電極３９に、より多く、流すことができる。そのため、隣接する前記第２ベース層３２の電位上昇を防ぐことができ、装置の破壊耐量を向上させることができる。
【００７５】
（第４の実施形態の変形例）
上記第４の実施形態に係わるトレンチゲート型ＩＧＢＴの変形例について、図１０を用いて説明する。図１０は、そのトレンチゲート型ＩＧＢＴの主要部分を模式的に示す断面図である。ここでは、上記第４の実施形態と同一構成部分には、同一符号を付して、詳細な説明は省略する。
【００７６】
本変形例が上記第４の実施形態と異なる点は、上記第４の実施形態では、各トレンチゲート４４間において、前記エミッタ電極３９をオーミックコンタクトさせたが、本実施形態では、選択されたトレンチゲート４４間でエミッタ電極５９をオーミックコンタクトさせ、間引き領域５８を設けた点にある。
【００７７】
即ち、図１０に示すように、ここでは、エミッタ電極５９を、１つ置きの前記トレンチゲート４４間において、前記ｐ型ベース層３２及び前記ｎ＋型エミッタ層３３とオーミックコンタクトさせて、１つ置きに間引き領域５８を設けている。
【００７８】
本変形例によれば、前記ｐ＋型リング層４１中に前記低抵抗領域４３を設けているので、トレンチゲート型ＩＧＢＴの破壊耐量を向上させることができることは勿論、前記間引き部分５８が実質的にトレンチゲート４４と同じ働きをするので、幅の広いトレンチゲート４４を設けたことと同じになる。その結果、前記ｐ型ベース層３２を通って前記エミッタ電極５９に排出される正孔の抵抗が高くなるので、前記ｎ型ベース層３１のキャリア密度が高くなり、更に、抵抗が低減される効果がある。
【００７９】
（第５の実施形態）
次に、本発明の第５の実施形態に係わるＩＧＢＴについて、図１１及び図１２を用いて説明する。図１１は、そのＩＧＢＴの主要部の構成を模式的に示す断面図、図１２は、図１１のＡ−Ａ’線に沿う平面図である。
【００８０】
一般に、大面積のＩＧＢＴでは、ゲート信号の遅延を防ぐためにエミッタ電極をいくつかの領域に区切り、ゲート配線をエミッタ電極の周囲に配置することがある。このような構造のＩＧＢＴでは、耐圧劣化を防ぐために。ｐ型リング層をゲート配線下に配置することが多い。
【００８１】
本実施形態では、本発明をこのような構造のＩＧＢＴに適用した例を示す。即ち、この半導体装置においては、図１１及び図１２に示すように、ｎ−型ベース層（第１ベース層）６１は、対向する第１主面(上面)及び第２主面（裏面）を有しており、前記主面において、周縁端部に取囲まれた中央領域には、ＩＧＢＴの単位セルの集合体Ｓが短冊状に配列されている。
【００８２】
各ＩＧＢＴ単位セルでは、前記ｎ−型ベース層６１上面に、複数個のストライプ状のｐ型ベース層（第２ベース層）６２が選択的に拡散形成されている。各ｐ型ベース層６２内には、２個のストライプ状のｎ＋型エミッタ層（第１エミッタ層）６３が選択的に拡散形成されている。隣接する一方の前記ｐ型ベース層６２内の前記＋型エミッタ層６３及び他方の前記ｐ型ベース層６３内の前記ｎ＋型エミッタ層６３間には、ゲート絶縁膜６７を介してゲート電極６６が形成されている。
【００８３】
そして、各ｐ型ベース層６２内において、前記ｐ型ベース層６２及び前記ｎ＋型エミッタ層６３に跨ってエミッタ電極（第１主電極）６９がオーミックコンタクトされ、各エミッタ電極６９は、絶縁保護被膜６８を介して前記ゲート電極６６上に配設されている。
【００８４】
一方、前記ｎ−型ベース層６１の反対側の裏面には、ｎ型バッファ層６４を介してｐ＋型エミッタ層（第２エミッタ層）６５が形成されている。前記ｐ＋型エミッタ層６５上には、コレクタ電極（第２主電極）７０がオーミックコンタクトされている。
【００８５】
そして、図１２に示すように、各ＩＧＢＴ単位セルの集合体Ｓ間の前記ｎ−型ベース層６１の主面には、ｐ＋型リング層７１が、前記ＩＧＢＴ単位セルの集合体Ｓを取囲むように形成されている。また、前記ｐ＋型リング層７１と該ｐ＋型リング層７１に隣接する前記ｐ型ベース層６２内の前記ｎ＋型エミッタ層６３との間にも、前記ゲート絶縁膜６７を介して前記ゲート電極６６が形成されてる。
【００８６】
そして、前記ｐ＋型リング層７１内には、該ｐ＋型リング層７１より低抵抗の低抵抗領域７３が各セル集合体Ｓに沿って形成されている。前記低抵抗領域７３は、前記絶縁保護被膜６８上に配設された前記エミッタ電極６９に電気的に接続されている。
【００８７】
本実施形態では、前記低抵抗領域７３は、トレンチ７３ａと前記トレンチ７３ａ内に埋め込まれた導電物質７３ｂとから構成されている。
【００８８】
前記導電物質７３ｂとしては、前記エミッタ電極６９と同種金属、例えば通常用いられるアルミニウム（Ａｌ）を用いると前記エミッタ電極６９との接触抵抗が無視できるため好ましいが、後工程における熱処理を考慮する必要がある場合には、高融点金属、例えばＭｏ，Ｔｉ，Ｗを用いることが好ましい。また、前記導電性物質７３ｂとしては、金属に限らず、前記ｐ＋型リング層７１と同導電型で、且つ高不純物濃度を有する半導体、例えばポリシリコンを用いてもよい。
【００８９】
更に、前記低抵抗領域７３は、前記ｎ−型ベース層６１と前記ｐ＋型リング層７１とのｐｎ接合に接近させて形成すれば、前記ｐ＋型リング層７１に集中する正孔電流を速やかに前記エミッタ電極６９に流すことができる。
【００９０】
また、前記低抵抗領域７３を、前記ｐ＋型リング層７１の中央部より前記ｐ型ベース層６２側に変移させて配置すれば、前記ｐ型ベース層６２に流れる正孔電流をより少なくできる。
【００９１】
そして、前記ｐ＋型リング層７１上には、各ＩＧＢＴ集合体Ｓを取囲むように前記絶縁保護被膜６８を介して前記ゲート電極６６に電位を供給するゲート配線７４が配設されている。
【００９２】
次に、上記実施形態のＩＧＢＴの動作について説明するが、動作は従来のＩＧＢＴと同じであり、ここでは、簡単に説明する。
【００９３】
まず、ターンオン時の動作は、前記コレクタ電極７０と前記エミッタ電極６９間に、正バイアスを印加した状態で、前記エミッタ電極６９に対して前記ゲート電極６６に、正の電圧を印加するこにより、前記ｐ型ベース層６２と前記ゲート絶縁膜６７の界面付近にｎ型反転層が形成され、前記ｎ＋型エミッタ層６３から前記ｎ−型ベース層６１中に電子が注入され、前記ｐ＋型エミッタ層６５から前記ｎ−型ベース層６１中に正孔が注入されて、前記ｎ−型ベース層６１中にキャリアが充満して伝導度変調を起こし、前記ｎ−型ベース層６１の抵抗が低下してＩＧＢＴがターンオン状態になる。
【００９４】
一方、ターンオフ時の動作は、上記ターンオン状態において、前記ゲート電極６６に負バイアスを印加することにより、前記ｎ型反転層が消失し、前記ｎ＋型エミッタ層６３から前記ｎ−型ベース層６１中への電子の注入が停止し、その結果、前記ｐ＋型エミッタ層６５中から前記ｎ−型ベース層６１中への正孔の注入が止まり、その後、前記ｎ−型ベース層６１中に蓄積された正孔は、前記ｐ＋型リング層７１中の前記低抵抗領域７３を通って前記エミッタ電極６９に排出されると共に前記ｐ型ベース層６２を通って前記エミッタ電極６９に排出され、前記ｐ型ベース層６２と前記ｎ−型ベース層６１との接合から空乏層が広がり、ＩＧＢＴはターンオフ状態となる。
【００９５】
上記実施形態のＩＧＢＴによれば、前記ｐ＋型リング層７１中に前記低抵抗領域７３を設け、前記ｐ＋型リング層７１に集中する正孔電流を前記低抵抗領域７３を通して前記エミッタ電極６９に、より多く、流すことができる。そのため、隣接するｐ型ベース層６２の電位上昇を防ぐことができ、装置の破壊耐量を向上させることができる。
【００９６】
更に、前記ｐ＋型リング層７１と前記ｎ−型ベース層６１との間のｐｎ接合と前記低抵抗領域７３との間の距離を、ＩＧＢＴのターンオフ状態の静耐圧保持時おいて前記ｐｎ接合から前記ｐ＋型リング層７１内に伸びる空乏層が達する距離にすることによって、ＩＧＢＴに過電圧が掛かった時の保護装置として利用することができる。
【００９７】
（第６の実施形態）
次に、本発明の第６の実施形態に係わるパワーＭＯＳＦＥＴについて、図１３を用いて説明する。図１３は、そのパワーＭＯＳＦＥＴの主要部の構成を模式的に示す断面図である。
【００９８】
この半導体装置においては、図１３に示すように、ｎ−型ベース層（第１ベース層）８１は、対向する第１主面(上面)及び第２主面（裏面）を有しており、前記主面はＭＯＳＦＥＴの単位セルの集合体が配列される中央領域とその中央領域を取り囲む周縁端部領域を有している。前記ｎ−型ベース層８１上面の中央領域には、複数個のストライプ状のｐ型ベース層（第２ベース層）８２が選択的に拡散形成されている。各ｐ型ベース層８２内には、２個のストライプ状のｎ＋型エミッタ層（第１エミッタ層）８３が選択的に拡散形成されている。隣接する一方の前記ｐ型ベース層８２内の前記＋型エミッタ層８３及び他方の前記ｐ型ベース層８２内の前記ｎ＋型エミッタ層８３間には、ゲート絶縁膜８７を介してゲート電極８６が形成されている。
【００９９】
そして、各ｐ型ベース層８２内において、前記ｐ型ベース層８２及び前記ｎ＋型エミッタ層８３に跨ってエミッタ電極（第１主電極）８９がオーミックコンタクトされている。
【０１００】
一方、前記ｎ−型ベース層８１の反対側の裏面には、ｎ＋型ドレイン層９９が形成されている。前記ｎ＋型ドレイン層９９上には、コレクタ電極（第２主電極）９０がオーミックコンタクトされている。
【０１０１】
そして、前記周縁端部領域には、ｐ＋型リング層９１が、中央領域（素子領域）及びＭＯＳＦＥＴ単位セルの集合体Ｓを取囲むように形成されている。また、前記周縁端部には、該周縁端部に沿ってリング状のｎ＋型拡散層９４が形成され、且つ前記ｎ＋型拡散層９４上には、リング状の電極９５が形成され、前記ｎ＋型拡散層９４と前記電極９５とでリング状の等電位層９６が構成されている。
【０１０２】
また、前記p＋型リング層９１と前記ｎ＋拡散層９４との間のｎ−型ベース層８１上面には、前記ｐ＋リング層９１と同導電型で、且つ高不純物濃度を有する複数条のｐ＋型ガードリング層９８が形成されてなる。そして、この実施形態では、前記ｐ＋型ガードリング層９８の間隔は、前記周縁端部に向かうにしたがって、大きくなっている。
【０１０３】
前記ｐ＋型リング層９１と最外側の前記ｐ型ベース層８２内の前記ｎ＋型エミッタ層８３との間にも、前記ゲート絶縁膜８７を介して前記ゲート電極８６が形成されてる。
【０１０４】
そして、前記ｐ＋型リング層９１内には、該ｐ＋型リング層９１より低抵抗の低抵抗領域９３が各セル集合体における最外側の前記ｐ型ベース層８２に沿って形成されている。また、前記低抵抗領域９３は、前記エミッタ電極８９に電気的に接続されている。
【０１０５】
本実施形態では、前記低抵抗領域９３は、トレンチ９３ａと前記トレンチ９３ａ内に埋め込まれた導電物質９３ｂとから構成されている。
【０１０６】
前記導電物質９３ｂとしては、前記エミッタ電極８９と同種金属、例えば通常用いられるアルミニウム（Ａｌ）を用いると前記エミッタ電極８９との接触抵抗が無視できるため好ましいが、後工程における熱処理を考慮する必要がある場合には、高融点金属、例えばＭｏ，Ｔｉ，Ｗを用いることが好ましい。また、前記導電性物質９３ｂとしては、金属に限らず、前記ｐ＋型リング層９１と同導電型で、且つ高不純物濃度を有する半導体、例えばポリシリコンを用いてもよい。
【０１０７】
更に、前記低抵抗領域９３は、前記ｎ−型ベース層８１と前記ｐ＋型リング層９１とのｐｎ接合に接近させて形成すれば、前記ｐ＋型リング層９１に集中する正孔電流を速やかに前記エミッタ電極８９に流すことができる。
【０１０８】
また、前記低抵抗領域９３を、前記ｐ＋型リング層９１の中央部より前記ｐ型ベース層８２側に変移させて配置すれば、前記ｐ型ベース層８２に流れる正孔電流をより少なくできる。なお、図中、８８は、絶縁保護被膜を示す。
【０１０９】
次に、上記実施形態のパワーＭＯＳＦＥＴの動作について説明する。
まず、ターンオン時の動作は、前記コレクタ電極９０と前記エミッタ電極８９間に、正バイアスを印加した状態で、前記エミッタ電極８９に対して前記ゲート電極８６に、正の電圧を印加するこにより、前記ｐ型ベース層８２と前記ゲート絶縁膜８７の界面付近にｎ型反転層が形成され、前記ｎ＋型エミッタ層８３から前記ｎ−型ベース層８１中に電子が注入される。この電子が前記ｎ−型ベース層８１から前記ｎ＋型ドレイン層９９に流れ込み、装置がターンオン状態になる。
【０１１０】
一方、ターンオフ時の動作は、上記ターンオン状態において、前記ゲート電極８６を、前記エミッタ電極８９に対して０バイアス、或いは負バイアスを印加することにより、前記ｎ型反転層が消失し、ターンオフ状態となる。
【０１１１】
このＭＯＳＦＥＴでは、ターンオン状態においては、正孔電流が発生しないので、正孔電流の集中によるラッチアップに起因する破壊は生じない。しかしながら、通常の使用用途であるインバータ回路においては、前記ｐ型ベース層８２、前記ｎ型ドレイン層９９からなる寄生ダイオードが動作する。すなわち、前記エミッタ電極８９に前記コレクタ電極９０に対して正バイアスが印加される状態が生じ、前記ｐ型ベース層８２から正孔が、前記ｎ型ドレイン層９９からは電子が前記ｎ型ベース層８１中のそれぞれ注入され、寄生ダイオードがオン状態となる。
【０１１２】
この状態からバイアスが反転する、即ち、前記エミッタ電極８９が前記コレクタ電極９０に対して負バイアス状態になると、前記ｎ型ベース層８１中に蓄積された正孔が前記エミッタ電極８９を通って装置外に排出されることになる。この動作状態で、正孔電流が前記ｐ＋型リング層９１に集中する。
【０１１３】
従って、上記実施形態のＭＯＳＦＥＴによれば、前記ｐ＋型リング層９１中に前記低抵抗領域９３を設け、前記ｐ＋型リング層９１に集中する正孔電流を前記低抵抗領域９３を通して前記エミッタ電極８９に、より多く、流すことができる。そのため、隣接するｐ型ベース層８２の電位上昇を防ぐことができ、装置の破壊耐量を向上させることができる。
【０１１４】
ＭＯＳＦＥＴのターンオフ状態において、前記ｐ＋型ガードリング層９８は、前記ｐ＋型リング層９１から前記等電位層９６に向かうにしたがって電位が徐々に上昇するので、上記第１の実施形態における前記ｐ−型リサーフ層１２と同様に、等電位面を横方向に広げる働きがあり、電界集中を緩和でき、耐圧向上を図ることができる。また、前記ｐ＋型ガードリング層９８の個数を変えることにより、耐圧を制御できる。
【０１１５】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々、変形し実施できることは勿論である。
【０１１６】
例えば、図５に示す上記第３の実施形態の変形例による発明は、上記各実施形態と組合わせて実施することができる。
【０１１７】
また、図６に示す第３の実施形態の別の変形例による発明も、上記各実施形態と組合わせて実施することができる。
【０１１８】
更に、図７に示す第３の実施形態の更に別の変形例による発明は、上記第１、２、３、５及び第６の実施形態と組合わせて実施することができる。
【０１１９】
【発明の効果】
以上述べたように本発明によれば、破壊耐量の高い高耐圧半導体装置を得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施形態に係わるＩＧＢＴの主要部の構成を模式的に示す断面図である。
【図２】図２は、図１のＡ−Ａ’に沿う平面図である。
【図３】図３は、本発明の第２の実施形態に係わるＩＧＢＴの主要部の構成を模式的に示す断面図である。
【図４】図４は、本発明の第３の実施形態に係わるＩＧＢＴの主要部の構成を模式的に示す断面図である。
【図５】図５は、本発明の第３の実施形態に係わるＩＧＢＴの変形例を示す断面図である。
【図６】図６は、本発明の第３の実施の形態に係わるＩＧＢＴの別の変形例を示す断面図である。
【図７】図７は、本発明の第３の実施形態に係わるＩＧＢＴの更に別の変形例を示す断面図である。
【図８】図８は、本発明の第４の実施の形態に係わるトレンチゲート型ＩＧＢＴの主要部の構成を模式的に示す断面図である。
【図９】図９は、図８のＡ−Ａ’線に沿う平面図である。
【図１０】図１０は、本発明の第４の実施形態に係わるＩＧＢＴの変更例を示す断面図である。
【図１１】図１１は、本発明の第５の実施の形態に係わるＩＧＢＴの主要部の構成を模式的に示す断面図である。
【図１２】図１２は、図１１のＡ−Ａ’線に沿う平面図である。
【図１３】図１３は、本発明の第６の実施の形態に係わるパワーＭＯＳＦＥＴの主要部の構成を模式的に示す断面図である。
【図１４】図１４は、従来のＩＧＢＴの主要部の構成を模式的に示す断面図である。
【図１５】図１５は、図１４のＡ−Ａ’線に沿う平面図である。
【符号の説明】
１、３１、６１、８１、１０１…ｎ−型ベース層（第１ベース層）
２、３２、６２、８２、１０２…ｐ型ベース層（第２ベース層）
３、３３、６３、８３、１０３…ｎ＋型エミッタ層（第１エミッタ層）
４、３４、６４、１０４…ｎ型バッファ層
５、３５、６５、１０５…ｐ＋型エミッタ層（第２エミッタ層）
６．４６、６６、８６、１０６…ゲート電極
７、２１、４７、６７、８７、１０７…ゲート絶縁膜
８、３８、６８、８８、１０８…絶縁保護被膜
９、３９、５９、６９、８９、１０９…エミッタ電極（第１主電極）
１０、４０、７０、９０、１１０…コレクタ電極（第２主電極）
１１、４１、７１、９１、１１１…ｐ＋型リング層（リング層）
１２、４２、１１２…ｐ−型リサーフ層（リサーフ層）
１３、４３、７３、９３…低抵抗領域
１３ａ、４３ａ、４５、７３ａ、９３ａ…トレンチ
１３ｂ、４３ｂ、７３ｂ、９３ｂ…導電性物質
１４、５４、９４、１１４…ｎ＋型拡散層
１５、５５、９５、１１５…電極
１６、５６、９６、１１６…等電位層
１７…フィールドプレート
１８…ｐ＋型ガードリング層
１９…高抵抗膜
２０…トレンチ
２１ａ…膜厚の薄い部分
２１ｂ…膜厚の厚い部分
４４…トレンチゲート
５８…間引き領域
７４…ゲート配線
９９…ｎ＋型ドレイン層

Claims (20)

  1. 対向する第１及び第２主面と周縁端部とを有する第１導電型の第１ベース層と、
    前記第１ベース層の前記第１主面内に選択的に形成された第２導電型の第２ベース層と、
    前記第２ベース層内に選択的に形成された第１導電型の第１エミッタ層と、
    前記第１ベース層、前記第２ベース層及び前記第１エミッタ層表面にゲート絶縁膜を介して設置されたゲート電極と、
    前記第１ベース層の第１主面内に、前記第２ベース層と離間して近接配置された第２導電型のリング層と、
    前記第２ベース層、前記第１エミッタ層及び前記リング層に電気的に接続された第１主電極と、
    前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層または第１導電型のドレイン層と、
    前記第２エミッタ層または前記ドレイン層に形成された第２主電極とを具備し、
    前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴とする高耐圧半導体装置。
  2. 対向する第１主面及び第２主面と周縁端部とを有する第１導電型の第１ベース層と、
    前記第１ベース層の前記第１主面内に選択的に形成された第２導電型の第２ベース層と、
    前記第２ベース層内に選択的に形成された第１導電型の第１エミッタ層と、
    前記第１ベース層、前記第２ベース層及び前記第１エミッタ層表面にゲート絶縁膜を介して設置されたゲート電極と、
    前記第２ベース層と前記第１ベース層の周縁端部間の前記第１ベース層の前記第１主面内に形成された第２導電型のリング層と、
    前記リング層と前記第１ベース層の周縁端部間の前記第１主面上に形成された絶縁保護被膜と、
    前記第２ベース層、前記第１エミッタ層及び前記リング層に電気的に接続された第１主電極と、
    前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層または第１導電型のドレイン層と、
    前記第２エミッタ層または前記ドレイン層に形成された第２主電極とを具備し、
    前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴とする高耐圧半導体装置。
  3. 前記絶縁保護被膜は、半絶縁性物質からなることを特徴とする請求項２に記載の高耐圧半導体装置。
  4. 対向する第１主面及び第２主面と周縁端部とを有する第１導電型の第１ベース層と、
    前記第１ベース層の前記第１主面に間隔をもって埋め込まれた絶縁ゲートと、
    前記絶縁ゲートで挟まれた前記第１ベース層内に、前記絶縁ゲートと接して形成された第２導電型の第２ベース層と、
    前記第２ベース層内に選択的に設けられ、且つ前記絶縁ゲートと接して形成された第１導電型の第１エミッタ層と、
    最外側の前記絶縁ゲートと前記第１ベース層の周縁端部と間の第１主面内に、前記絶縁ゲートと接して形成された第２導電型のリング層と、
    前記第２ベース層、前記第１エミッタ層及び前記リング層に電気的に接続された第１主電極と、
    前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層と、
    前記第２エミッタ層に形成された第２主電極とを具備し、
    前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴とする高耐圧半導体装置。
  5. 前記第１主電極は、全ての前記絶縁ゲート間の前記第２ベース層及び前記第１エミッタ層に電気的接続されてなることを特徴とする請求項４に記載の高耐圧半導体装置。
  6. 前記第１主電極は、全ての前記絶縁ゲート間のうち、選択された絶縁ゲート間の前記第２ベース層及び前記第１エミッタ層のみに電気的接続されてなることを特徴とする請求項４に記載の高耐圧半導体装置。
  7. 前記第１ベース層の周縁端部には、第１導電型の等電位層が形成されてなることを特徴とする請求項１乃至６のいずれか１項に記載の高耐圧半導体装置。
  8. 前記リング層と前記第１ベース層の周縁端部間の前記第１主面内には、前記リング層と同導電型で、且つ低不純物濃度の第２導電型のリサーフ層が、前記リング層から前記第１ベース層の周縁端部に向かって延在して形成されてなることを特徴とする請求項１乃至７のいずれか１項に記載の高耐圧半導体装置。
  9. 前記絶縁保護被膜上に、一端部が前記第１主電極と電気的に接続され、且つ他端部が前記第１ベース層の周縁端部方向に延在するフィールドプレートが形成されてなることを特徴とする請求項１乃至７のいずれか１項に記載の高耐圧半導体装置。
  10. 前記リング層と前記第１ベース層の周縁端部間の前記第１主面内には、前記リング層と同導電型で、且つ高不純物濃度を有する少なくとも１条のガードリング層が形成されてなることを特徴とする請求項１乃至７のいずれか１項に記載の高耐圧半導体装置。
  11. 前記第１主電極と前記第２ベース層及び前記第１型エミッタ層との電気的接続は、各当該層表面より下方に位置する層内部にて行われてなることを特徴とする請求項１乃至１０のいずれか１項に記載の高耐圧半導体装置。
  12. 前記第１主電極と前記第２ベース層、前記第１エミッタ層及び前記リング層内の前記低抵抗領域との電気的接続は、各当該層表面より下方に位置する層内部にて行われてなることを特徴とする請求項１乃至１０のいずれか１項に記載の高耐圧半導体装置。
  13. 前記ゲート絶縁膜は、前記第１ベース層上における膜厚が前記第２ベース層と前記第１エミッタ層との間における膜厚より厚く形成されてなること特徴とする請求項１、２、３、７、８、９、１０、１１または１２に記載の高耐圧半導体装置。
  14. 前記低抵抗領域が、前記リング層の中央部より前記第２ベース層側に配置されてなることを特徴とする請求項１乃至１３のいずれか１項に記載の高耐圧半導体装置。
  15. 前記低抵抗領域は、前記リング層内に設けられたトレンチと、前記トレンチ内部に形成され、且つ前記第１主電極と電気的に接続されたことを特徴とする請求項１乃至１４のいずれか１項に記載の高耐圧半導体装置。
  16. 対向する第１及び第２主面を有する第１導電型の第１ベース層と、
    前記第１ベース層の前記第１主面内に、互いに離間して選択的に形成された複数の第２導電型の第２ベース層と、
    各前記第２ベース層内に選択的に形成された第１導電型の第１エミッタ層と、
    隣接する前記第２ベース層間の前記第１ベース層の第１主面内に、前記第２ベース層と離間して形成された第２導電型のリング層と、
    前記第１ベース層、前記第２ベース層及び前記第１エミッタ層上に、各々、ゲート絶縁膜を介して設置されたゲート電極と、
    前記第２ベース層及び前記第１エミッタ層の各々と電気的に接続され、且つ前記リング層内の当該第２ベース層側において、電気的に接続された第１主電極と、
    前記第１ベース層の前記第２主面に形成された第２導電型の第２エミッタ層または第１導電型のドレイン層と、
    前記第２エミッタ層または前記ドレイン層に形成された第２主電極とを具備し、
    前記第１ベース層から前記リング層を通して前記第１主電極に流れる前記リング層内の電流通路に、前記第１主電極と同種金属からなり、当該リング層より低抵抗を有する低抵抗領域を設けたことを特徴とする高耐圧半導体装置。
  17. 前記低抵抗領域が、前記リング層の中央部より前記第２ベース層側に配置されてなることを特徴とする請求項１６に記載の高耐圧半導体装置。
  18. 前記低抵抗領域は、前記リング層内に設けられたトレンチと、前記トレンチ内部に形成され、且つ前記第１主電極と電気的に接続されたことを特徴とする請求項１６に記載の高耐圧半導体装置。
  19. 前記トレンチは、前記リング層の中央部より前記第２ベース層側に配置されてなることを特徴とする請求項１８に記載の高耐圧半導体装置。
  20. 前記導電性物質は、前記トレンチ内部に埋め込まれてなることを特徴とする請求項１８又は１９に記載の高耐圧半導体装置。
JP2001018013A 2001-01-26 2001-01-26 高耐圧半導体装置 Expired - Fee Related JP4357753B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001018013A JP4357753B2 (ja) 2001-01-26 2001-01-26 高耐圧半導体装置
US10/053,660 US6667515B2 (en) 2001-01-26 2002-01-24 High breakdown voltage semiconductor device
EP02001150A EP1227522B1 (en) 2001-01-26 2002-01-25 High breakdown voltage semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001018013A JP4357753B2 (ja) 2001-01-26 2001-01-26 高耐圧半導体装置

Publications (2)

Publication Number Publication Date
JP2002222952A JP2002222952A (ja) 2002-08-09
JP4357753B2 true JP4357753B2 (ja) 2009-11-04

Family

ID=18884105

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001018013A Expired - Fee Related JP4357753B2 (ja) 2001-01-26 2001-01-26 高耐圧半導体装置

Country Status (3)

Country Link
US (1) US6667515B2 (ja)
EP (1) EP1227522B1 (ja)
JP (1) JP4357753B2 (ja)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0103715D0 (en) * 2001-02-15 2001-04-04 Koninkl Philips Electronics Nv Semicondutor devices and their peripheral termination
EP1341238B1 (en) * 2002-02-20 2012-09-05 Shindengen Electric Manufacturing Co., Ltd. Diode device and transistor device
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP4326835B2 (ja) * 2003-05-20 2009-09-09 三菱電機株式会社 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4292964B2 (ja) 2003-08-08 2009-07-08 三菱電機株式会社 縦型半導体装置
JP4253558B2 (ja) * 2003-10-10 2009-04-15 株式会社豊田中央研究所 半導体装置
EP1531497A1 (en) * 2003-11-17 2005-05-18 ABB Technology AG IGBT cathode design with improved safe operating area capability
JP4398719B2 (ja) * 2003-12-25 2010-01-13 株式会社東芝 半導体装置
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP4757449B2 (ja) * 2004-01-29 2011-08-24 三菱電機株式会社 半導体装置
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP2005354031A (ja) * 2004-05-13 2005-12-22 Mitsubishi Electric Corp 半導体装置
JP4703138B2 (ja) * 2004-06-18 2011-06-15 株式会社東芝 絶縁ゲート型半導体装置
JP2006140372A (ja) * 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006278826A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法
JP4930894B2 (ja) * 2005-05-13 2012-05-16 サンケン電気株式会社 半導体装置
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
US7679111B2 (en) * 2005-09-16 2010-03-16 International Rectifier Corporation Termination structure for a power semiconductor device
US7655977B2 (en) * 2005-10-18 2010-02-02 International Rectifier Corporation Trench IGBT for highly capacitive loads
WO2007060716A1 (ja) * 2005-11-22 2007-05-31 Shindengen Electric Manufacturing Co., Ltd. トレンチゲートパワー半導体装置
JP2007287988A (ja) * 2006-04-18 2007-11-01 Toyota Motor Corp 半導体装置
US7541660B2 (en) * 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device
JP5309427B2 (ja) * 2006-04-24 2013-10-09 富士電機株式会社 半導体装置
JP5052091B2 (ja) * 2006-10-20 2012-10-17 三菱電機株式会社 半導体装置
JP5196766B2 (ja) * 2006-11-20 2013-05-15 株式会社東芝 半導体装置
JP2008227474A (ja) * 2007-02-13 2008-09-25 Toshiba Corp 半導体装置
JP4605251B2 (ja) * 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
WO2008156071A1 (ja) * 2007-06-19 2008-12-24 Rohm Co., Ltd. 半導体装置
JP2009141256A (ja) * 2007-12-10 2009-06-25 Toyota Motor Corp 半導体装置
JP2009283556A (ja) * 2008-05-20 2009-12-03 Toyota Central R&D Labs Inc 縦型ｉｇｂｔ
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
US9153674B2 (en) * 2009-04-09 2015-10-06 Infineon Technologies Austria Ag Insulated gate bipolar transistor
JP5376365B2 (ja) * 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
WO2011024842A1 (ja) * 2009-08-28 2011-03-03 サンケン電気株式会社 半導体装置
JP5182766B2 (ja) * 2009-12-16 2013-04-17 三菱電機株式会社 高耐圧半導体装置
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
JP5606240B2 (ja) * 2010-09-22 2014-10-15 三菱電機株式会社 半導体装置
JP5685991B2 (ja) * 2011-03-01 2015-03-18 トヨタ自動車株式会社 半導体装置
JP5641131B2 (ja) 2011-03-17 2014-12-17 富士電機株式会社 半導体装置およびその製造方法
US8803251B2 (en) * 2011-07-19 2014-08-12 Alpha And Omega Semiconductor Incorporated Termination of high voltage (HV) devices with new configurations and methods
JP2013038329A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
KR101311537B1 (ko) * 2011-09-23 2013-09-25 주식회사 케이이씨 반도체 소자
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US20130168765A1 (en) * 2012-01-04 2013-07-04 Vishay General Semiconductor Llc Trench dmos device with improved termination structure for high voltage applications
JP5765251B2 (ja) 2012-01-24 2015-08-19 三菱電機株式会社 半導体装置及びその製造方法
JP5619079B2 (ja) * 2012-06-15 2014-11-05 三菱電機株式会社 高耐圧半導体装置
JP2015185656A (ja) * 2014-03-24 2015-10-22 サンケン電気株式会社 半導体装置
KR102296733B1 (ko) * 2014-11-06 2021-09-01 삼성디스플레이 주식회사 유기 발광 표시 장치
EP3238260B1 (en) * 2014-12-23 2020-03-25 ABB Power Grids Switzerland AG Reverse-conducting semiconductor device
JP6335829B2 (ja) * 2015-04-06 2018-05-30 三菱電機株式会社 半導体装置
JP6278048B2 (ja) * 2016-02-19 2018-02-14 トヨタ自動車株式会社 半導体装置
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子
JP6756125B2 (ja) 2016-03-16 2020-09-16 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6820738B2 (ja) * 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP7337619B2 (ja) * 2019-09-17 2023-09-04 株式会社東芝 半導体装置
JP7263286B2 (ja) * 2020-03-24 2023-04-24 株式会社東芝 半導体装置
CN112909093B (zh) * 2021-01-21 2022-09-16 杰华特微电子股份有限公司 半导体器件
JP2023035433A (ja) * 2021-09-01 2023-03-13 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
JP2023042866A (ja) * 2021-09-15 2023-03-28 株式会社東芝 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2111745B (en) * 1981-12-07 1985-06-19 Philips Electronic Associated Insulated-gate field-effect transistors
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
US4742377A (en) * 1985-02-21 1988-05-03 General Instrument Corporation Schottky barrier device with doped composite guard ring
JP2858404B2 (ja) * 1990-06-08 1999-02-17 株式会社デンソー 絶縁ゲート型バイポーラトランジスタおよびその製造方法
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
US5795793A (en) 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count
US5969400A (en) * 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
DE19616605C2 (de) * 1996-04-25 1998-03-26 Siemens Ag Schottkydiodenanordnung und Verfahren zur Herstellung
US5747853A (en) * 1996-08-07 1998-05-05 Megamos Corporation Semiconductor structure with controlled breakdown protection
US5859465A (en) * 1996-10-15 1999-01-12 International Rectifier Corporation High voltage power schottky with aluminum barrier metal spaced from first diffused ring
US6022790A (en) 1998-08-05 2000-02-08 International Rectifier Corporation Semiconductor process integration of a guard ring structure

Also Published As

Publication number Publication date
EP1227522B1 (en) 2011-11-30
EP1227522A2 (en) 2002-07-31
US20020100935A1 (en) 2002-08-01
US6667515B2 (en) 2003-12-23
JP2002222952A (ja) 2002-08-09
EP1227522A3 (en) 2004-06-30

Similar Documents

Publication Publication Date Title
JP4357753B2 (ja) 高耐圧半導体装置
US10109725B2 (en) Reverse-conducting semiconductor device
US5702961A (en) Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby
JP3321185B2 (ja) 高耐圧半導体装置
JP2950688B2 (ja) 電力用半導体素子
US5548133A (en) IGBT with increased ruggedness
JPH11345969A (ja) 電力用半導体装置
US6133607A (en) Semiconductor device
JPH09283754A (ja) 高耐圧半導体装置
JPH08306937A (ja) 高耐圧半導体装置
JP7250473B2 (ja) 半導体装置
JP3647802B2 (ja) 横型半導体装置
US8766317B2 (en) Semiconductor device
US20230037409A1 (en) Semiconductor device
US10777549B2 (en) Semiconductor device
JPH10173170A (ja) 半導体装置
EP0338312A2 (en) Insulated gate bipolar transistor
JP4852188B2 (ja) 半導体装置
JP2002521823A (ja) 接合型ｆｅｔ半導体装置
JPH0851197A (ja) 電流飽和特性を有するｍｏｓ制御サイリスタ
JPH09116152A (ja) パワー半導体素子
CN111668212A (zh) 半导体装置
JP3522983B2 (ja) 横型ｉｇｂｔ
JP3222692B2 (ja) 電力用半導体素子
JP2022143556A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050401

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050414

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090407

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090710

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090805

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120814

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4357753

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120814

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120814

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130814

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees