JPH10173170A - 半導体装置 - Google Patents

半導体装置

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JPH10173170A
JPH10173170A JP8325269A JP32526996A JPH10173170A JP H10173170 A JPH10173170 A JP H10173170A JP 8325269 A JP8325269 A JP 8325269A JP 32526996 A JP32526996 A JP 32526996A JP H10173170 A JPH10173170 A JP H10173170A
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Abstract

(57)【要約】 【課題】 ＩＧＢＴなどのパワー半導体装置において、
素子領域周辺部のＮ型ベース領域にホールが蓄積され、
素子が破壊されることがある。 【解決手段】 有効素子領域の周辺部でのカソード電極
とＰ型ベース領域３とのコンタクト面積とカソード電極
とＮ型ソース領域４とのコンタクト面積との比を、有効
素子領域の中央部でのコンタクト面積比よりも大きく
し、素子領域の周辺部での電子の注入効率を低くする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置とその製造方法に関し、特にプレーナゲート型Ｉ
ＧＢＴ、トレンチゲート型ＩＧＢＴ、トレンチゲート型
ＩＥＧＴ（Injection Enhanced Gate Transistor）、Ｅ
ＳＴ（Emitter Switched Thyristor）、ＩＧＴＴ（IGBT
Mode Turn-off Thyristor）、ＢＲＴ（Base Resistanc
e Thyristor ）に係わる。
【０００２】
【従来の技術】絶縁ゲート型自己消孤型半導体装置は、
例えば電力素子として用いられ、絶縁ゲート電極にしき
い値以上の電圧を印加したり切ったりすることにより、
電流をオン・オフすることが可能なスイッチング装置で
ある。この種の半導体装置にはいろいろな構造のものが
ある。例えば、図２０はプレーナゲート型ＩＧＢＴの断
面を示し、図２１はトレンチゲート型ＩＧＢＴの断面を
示し、図２２はトレンチゲート型ＩＥＧＴ（Injection
Enhanced Gate Transistor）の断面を示す。以下、同一
の構成要素には同一の符号を付し、説明を省略する。
【０００３】図２０に示すように、プレーナゲート型Ｉ
ＧＢＴにおいて、Ｐ型エミッタ層１上にＮ型ベース層２
が形成され、Ｎ型ベース層２上にＰ型ベース領域３が選
択的に形成され、Ｐ型ベース領域３上にＮ型ソース領域
４が選択的に形成される。基板表面に露出されているＮ
型ソース領域４とＮ型ベース層２間のＰ型ベース領域３
上にゲート酸化膜８が形成され、ゲート酸化膜８上にゲ
ート電極７が設けられる。また、ゲート電極７を覆うよ
うに絶縁酸化膜９が形成される。さらに、カソード電極
１０がＮ型ソース領域４及びＰ型ベース領域３に接続さ
れ、アノード電極１１がＰ型エミッタ層１に接続され
る。
【０００４】また、カソード電極１０から電子が注入さ
れる素子領域を有効素子領域と呼ぶことにする。有効素
子領域の外側のＮ型ベース層２上にＰ型リング領域５が
設けられ、Ｐ型リング領域５の外側のＮ型ベース層２上
にＰ型ガードリング領域６が設けられている。
【０００５】以下、ＩＧＢＴの動作を説明する。まず、
アノード電極１１・カソード電極１０間にメイン電圧が
印加する。その状態で、ゲート電極７にゼロまたはしき
い値電圧以下の電圧例えば−１５Ｖを印加すると、Ｎ型
ベース層２とＰ型ベース層３の接合よりＮ型ベース層２
中に空乏層が伸びる。そのため、メイン電圧がブロック
されてアノード・カソード間に電流は流れない。
【０００６】メイン電圧が印加された状態で、ゲート電
極７にしきい値電圧以上の電圧例えば１５Ｖを印加する
と、ゲート電極７の下部に位置するＰ型ベース領域３に
チャネルが形成され、電子がＮ型ソース領域４からＮ型
ベース層２に注入される。また、Ｎ型ベース層２に注入
された電子により、ホールがＰ型エミッタ１からＮ型ベ
ース層２に注入される。このようにして、Ｎ型ベース層
２中に電子とホールが高密度に蓄積される。その結果、
Ｎ型ベース層２において伝導度変調が起こり、低いオン
抵抗で電流を流すことが可能になる。
【０００７】ゲート電極７の電圧をゼロまたはしきい値
電圧以下の電圧に戻すと、チャネルがオフし、電子の注
入が止まる。その結果、電流が遮断される。その際、Ｎ
型ベース層２中に蓄積された電子は、Ｐ型エミッタ層１
を通ってアノード電極１１に排出される。また、Ｎ型ベ
ース層２中に蓄積されたホールは、Ｐ型ベース領域３を
通ってカソード電極１０に排出される。あるいは、Ｎ型
ベース層２に蓄積された電子とホールは、再結合して消
滅する。
【０００８】図２１に示したトレンチゲート型ＩＧＢＴ
は、ゲート構造がプレーナ型からトレンチ埋め込み型に
なった点を除いて、図２０に示したプレーナゲート型Ｉ
ＧＢＴと同様である。
【０００９】図２１に示したトレンチゲート型ＩＧＢＴ
では、トレンチ間にあるすべてのＰ型ベース領域３及び
Ｎ型ソース領域４が基板表面でカソード電極１０と接続
されている。これに対し、図２２に示したトレンチゲー
ト型ＩＥＧＴでは、一部のトレンチ間の基板表面に絶縁
膜９が設けられ、カソード電極とコンタクトが取られて
いない領域１５が形成されている。このため、カソード
電極１０に排出されるホール数が減少し、Ｎ型ベース層
２中の電子とホールの蓄積量が増えるため、オン抵抗が
さらに低下する。
【００１０】
【発明が解決しようとする課題】上述のように、図２０
ないし図２２に示した従来例において、ＭＯＳゲートを
導通させた時、Ｎ型ベース層２に電子やホールが蓄積さ
れる。電子が注入されるのは有効素子領域内であるが、
注入された電子が横方向に広がるため、素子導通時には
有効素子領域の外側にもホールが蓄積している。このホ
ールが蓄積される領域は、有効素子領域の端部のＭＯＳ
チャネルを起点とし、基板表面に対して４５度程度の領
域１６にまで達する。ＭＯＳゲートが遮断されたとき、
コンタクトホール１４がないと、この有効素子領域の外
側に蓄積されたホールをコンタクトホール１３を介して
カソード電極１０に排出しなければならないが、時間を
要してしまう。ゲートのオン・オフが繰り返されるに従
い、有効素子領域の外側に排出されなかったホールが蓄
積され、素子が破壊される危険が生じる。
【００１１】そのため、有効素子領域の外側に蓄積され
たホールを排出するため、有効素子領域の外側にＰ型リ
ング領域５を設け、Ｐ型リング領域５をコンタクトホー
ル１４を介してカソード電極１０に接続する。Ｐ型リン
グ領域５は、図示せぬ例えば終点領域でＰベース領域３
と接続される。
【００１２】しかし、チャネル密度を増加させて電子を
より多く注入したり、ＩＥＧＴのようにホールの排出を
制限してＮ型ベース層中の蓄積量を増加させたりする
と、破壊耐量が低下し素子が破壊されやすくなる。ま
た、高耐圧素子では、Ｎ型ベース層２の膜厚が厚いの
で、有効素子領域外に蓄積されるホール密度が大きくな
り、蓄積される領域も広がる。そのため、破壊耐量が低
下し素子破壊が発生する。
【００１３】この問題の単純な解決方法として、コンタ
クトホール１４の幅を広げることが考えられる。しか
し、この場合、素子サイズが大きくなってしまうという
弊害が生じる。また、電子の注入を制限することも考え
られるが、素子のオン抵抗が増大してしまう。
【００１４】本発明は、上記課題に鑑みてなされたもの
で、素子サイズや素子のオン抵抗を増大させることな
く、絶縁ゲート型半導体装置の電流遮断時の破壊耐量を
大きくすることを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、第１導電型の半導体基板と、
半導体基板上に形成された第２導電型のドリフト領域
と、ドリフト領域の表面に選択的に形成された第１導電
型のベース領域と、ベース領域の表面に選択的に形成さ
れた第２導電型のソース領域と、ソース領域、ベース領
域及びドリフト領域上に絶縁膜を介して形成されたゲー
ト電極と、ソース領域及びベース領域と接続されたカソ
ード電極と、半導体基板と接続されたアノード電極とよ
りなるユニットセルが複数配置された素子領域を有し、
カソード電極からドリフト領域へのキャリアの注入効率
が、少なくとも素子領域の最外郭部に位置するユニット
セルを含む素子領域の周辺部において、素子領域の周辺
部より内部の素子領域よりも低い。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施例を
示す。図１は、例えばＩＧＢＴのコンタクトホールを上
から見た図である。コンタクトホール１３内でそれぞれ
カソード電極１０と接続されるＮ型ソース領域４のパタ
ーン形状とＰ型ベース領域３のパターン形状を有効素子
領域の中央部と周辺部で変化させている。
【００１７】図１に示すように、コンタクトホール１３
内に露出されたＮ型ソース領域４は梯子形のパターン形
状をしている。有効素子領域の中央部すなわち図１の右
側の領域では、コンタクトホール１３内に露出されカソ
ード電極１０と接続されるＰ型ベース領域３の長さＬＰ
は例えば２μｍであり、Ｐ型ベース領域３間のＮ型ソー
ス領域４の長さＬＮは例えば８μｍである。また、コン
タクトホール１３内に露出されたＰ型ベース領域３の幅
ＷＰは例えば４μｍであり、Ｐ型ベース領域３と絶縁膜
９のエッジとの間の距離すなわちＮ型ソース領域４の幅
ＷＮは１μｍである。コンタクトホール１３の幅は、Ｗ
Ｐ＋２×ＷＮであり、例えば６μｍである。
【００１８】有効素子領域の周辺部すなわち図１の左側
の領域では、コンタクトホール１３内に露出されるＰ型
ベース領域３の長さＬＰ’は例えば５μｍであり、有効
素子領域中央部におけるベース領域の長さＬＰよりも長
くなっている。ベース領域３間のＮ型ソース領域４の長
さＬＮ’は例えば５μｍである。例えばＬＰ’がＬＰよ
りも長くなった長さだけ、ＬＮ’はＬＮより短くなって
いる。また、コンタクトホール１３内に露出されたＰ型
ベース領域３の幅ＷＰ’は例えば４μｍであり、ベース
領域３と絶縁膜９のエッジとの間の距離すなわちＮ型ソ
ース領域４の幅ＷＮ’は１μｍである。コンタクトホー
ル１３の幅は、ＷＰ＋２×ＷＮであり、例えば６μｍで
ある。周辺部におけるＷＰ’、ＷＮ’及びコンタクトホ
ール１３の幅は、中央部における値と同一である。
【００１９】本実施例の断面は、図２０に示した従来の
ＩＧＢＴと同様である。本実施例では、有効素子領域の
周辺部におけるカソード電極１０とＰ型ベース領域間３
とのコンタクト面積とカソード電極１０とＮ型ソース領
域４とのコンタクト面積との比は、有効素子領域の中央
部におけるそれよりも大きくなっている。
【００２０】チャネル導通時、コンタクトホール１３を
介してホールがＰ型ベース領域３からカソード電極１０
に排出される。したがって、有効素子領域の中央部で
は、Ｐ型ベース領域３とのコンタクト面積が小さいた
め、Ｎ型ベース層２中に蓄積されるホール密度が大き
い。それに伴い、Ｎ型ベース層２への電子の注入効率も
大きくなる。一方、有効素子領域の周辺部では、Ｐ型ベ
ース領域３とのコンタクト面積が大きいので、Ｎ型ベー
ス２中に蓄積されるホール密度が小さくなる。それに伴
い、電子の注入効率も小さくなる。
【００２１】このため、本実施例では、有効素子領域の
周辺部や有効素子領域外のＮ型ベース層２中に蓄積され
るホールや電子が少なくなり、半導体装置の破壊耐量を
大きくすることが可能となる。また、本実施例は、パタ
ーンを変えたにとどまるので、製造工程は増えず、コス
トが増加することはない。
【００２２】図２は、本発明のＩＧＢＴの第２の実施例
を示す。図２は、図１と同様にコンタクトホールを上か
ら見た図である。図２に示した実施例おいて、有効素子
領域の中央部すなわち図２の右側の領域では、図１に示
した有効素子領域の中央部と同様のパターン形状及び大
きさでＰ型ベース領域３とＮ型ソース領域４がカソード
電極１０と接続されている。
【００２３】有効素子領域の周辺部すなわち図２の左側
の領域では、Ｎ型ソース領域の幅ＷＮ’は中央部でのＮ
型ソース領域の幅ＷＮと同一であり、Ｐ型ベース領域の
幅ＷＰ’が中央部でのＰ型ベース領域の幅ＷＰよりも大
きくなっている。したがって、コンタクトホール１３の
幅も中央部より長くなっている。Ｎ型ソース領域の長さ
ＬＮ’とＰ型ベース領域の長さＬＰ’は中央部での長さ
ＬＮ、ＬＰと同じである。
【００２４】この場合、有効素子領域周辺部のコンタク
トホール１３では、カソード電極１０とＰ型ベース領域
３とのコンタクト面積と共にカソード電極１０とＮ型ソ
ース領域４とのコンタクト面積も大きくなってしまう。
しかし、電子は、カソード電極１０と接続されたＮ型ソ
ース領域４の全体から注入されるのではなく、チャネル
近傍部分のＮ型ソース領域４のみから注入される。チャ
ネル近傍部分のＮ型ソース領域とは、例えばＮ型ソース
領域４とカソード電極１０とのコンタクトエッジ、ある
いはＮ型ソース領域４と絶縁膜９とのコンタクトエッジ
である。したがって、Ｎ型ソース領域４とのコンタクト
面積が増加しても、電子の注入の状況は有効素子領域の
中央部とほとんど変わらない。
【００２５】よって、周辺部のコンタクトホール１３内
において、Ｐ型ベース領域３とのコンタクト面積とＮ型
ソース領域４とのコンタクト面積との面積比がほとんど
変わらなくても、Ｐ型ベース領域３からカソード電極１
０へのホールの排出量は大きくなる。
【００２６】そのため、本実施例において、図１に示し
た実施例と同様に半導体装置の破壊耐量を大きくするこ
とができる。図３は、本発明のＩＧＢＴの第３の実施例
を示す。図３は、本発明のＩＧＢＴのコンタクトホール
を上から見た図である。
【００２７】図１及び図２に示した実施例では、Ｎ型ソ
ース領域４とＰ型ベース領域３からなるパターンは梯子
状であったが、本実施例では、コンタクトホール１３内
に露出されたＮ型ソース領域４とＰ型ベース領域３から
なるパターンがストライプ状となっている。
【００２８】図３に示した実施例において、有効素子領
域の中央部すなわち図３の右側の領域では、コンタクト
ホール１３内に露出されカソード電極１０と接続される
Ｐ型ベース領域３の長さＬＰは例えば２μｍであり、同
様にカソード電極１０と接続されるＮ型ソース領域４の
長さＬＮは例えば８μｍである。また、コンタクトホー
ル１３内に露出されたＰ型ベース領域３の幅ＷＰとＮ型
ソース領域４の幅ＷＮはともに同じ値である。
【００２９】有効素子領域の周辺部すなわち図３の左側
の領域では、コンタクトホール１３内に露出されカソー
ド電極１０と接続されるＰ型ベース領域３の長さＬＰ’
は例えば５μｍであり、同様にカソード電極１０と接続
されるＮ型ソース領域４の長さＬＮ’は例えば５μｍで
ある。また、コンタクトホール１３内に露出されたＰ型
ベース領域３の幅ＷＰ’とＮ型ソース領域４の幅ＷＮ’
はともに同じ値であり、ＷＰ，ＷＮと等しい。
【００３０】図３に示した実施例では、有効素子領域の
周辺部におけるカソード電極１０とＰ型ベース領域間３
とのコンタクト面積とカソード電極１０とＮ型ソース領
域４とのコンタクト面積との面積比は、有効素子領域の
中央部におけるそれよりも大きい。そのため、図１に示
した実施例と同様に、有効素子領域の周辺部や有効素子
領域の外部のＮ型ベース層２中に蓄積されるホールや電
子が少なくなり、半導体装置の破壊耐量を大きくするこ
とが可能となる。
【００３１】図４は、本発明のＩＧＢＴの第４の実施例
を示す。図４は、図３と同様にコンタクトホールを上か
ら見た図である。コンタクトホール１３内は、ストライ
プ状のパターンとなっている。
【００３２】本実施例おいて、有効素子領域の中央部す
なわち図４の右側の領域では、図３に示した有効素子領
域の中央部と同様のパターン形状及び大きさでＰベース
領域３とＮ型ソース領域４がカソード電極１０に接続さ
れている。
【００３３】有効素子領域の周辺部すなわち図４の左側
の領域では、Ｎ型ソース領域４の幅ＷＮ’とＰ型ベース
領域３の幅ＷＰ’は等しく、有効素子領域の中央部での
Ｎ型ソース領域４の幅ＷＮすなわちＰ型ベース領域３の
幅ＷＰよりも長い。Ｎ型ソース領域４の長さＬＮ’及び
Ｐ型ベース領域３の長さＬＰ’はそれぞれ有効素子領域
の中央部でのＮ型ソース領域３の長さＬＮ及びＰ型ベー
ス領域の長さＬＰと同一である。
【００３４】本実施例において、有効素子領域の周辺部
のコンタクトホール１３におけるカソード電極１０とＮ
型ソース領域４とのコンタクト面積とカソード電極１０
とＰ型ベース領域３とのコンタクト面積との比は、有効
素子領域の中央部のコンタクトホール１３におけるもの
と同じである。しかし、電子は、カソード電極１０と接
続されたＮ型ソース領域４の全体から注入されるのでは
なく、チャネル近傍部分のＮ型ソース領域４のみから注
入される。したがって、有効素子領域の周辺部における
電子の注入の状況は有効素子領域の中央部とほとんど変
わらない。一方、周辺部のコンタクトホール１３内にお
いて、Ｐ型ベース領域３の面積が増えるため、Ｐ型ベー
ス領域３からカソード電極１０へのホールの排出量は大
きくなる。
【００３５】そのため、有効素子領域の周辺部や有効素
子領域外のＮ型ベース層２中に蓄積されるホールや電子
が少なくなり、半導体装置の破壊耐量を大きくすること
ができる。
【００３６】図５は、本発明のＩＧＢＴの第５の実施例
を示す。図５は、有効素子領域の周辺部に設けられた隣
り合うコンタクトホールを上から見た図であり、Ｐ型ベ
ース領域３とＮ型ベース領域４はストライプ状に配置さ
れている。
【００３７】図５に示すように、有効素子領域の周辺部
にあるコンタクトホール１３内に露出しているホール排
出用のＰ型ベース領域３は、絶縁膜９を挟んで隣のコン
タクトホール１３内に露出しているＮ型ソース領域４に
対向して設けられている。
【００３８】本実施例において、例えば図４に示すよう
に周辺部のコンタクトホール１３におけるＮ型ソース領
域４、Ｐ型ベース領域３がその隣のコンタクトホール１
３におけるＮ型ソース領域４、Ｐ型ベース領域３とそれ
ぞれ対向している場合と比べ、注入される電子密度が小
さくなり、注入効率が落ちる。そのため、上述の実施例
と同様に、有効素子領域の周辺部や有効素子領域外のＮ
型ベース領域２中に蓄積されるホールや電子が少なくな
り、半導体装置の破壊耐量を大きくすることができる。
【００３９】図６は、本発明のＩＧＢＴの第６の実施例
を示す。図６は、コンタクトホールを上から見た図であ
る。例えば、コンタクトホール１３内の中央部にＰ型ベ
ース領域３が露出され、その周囲にＮ型ソース領域４が
露出されている。
【００４０】図６に示したように、コンタクトホール１
３はメッシュ状に配置される。コンタクトホール１３の
密度は、有効素子領域の周辺部では高く、有効素子領域
の中央部では低くなっている。
【００４１】このように、コンタクトホール１３間の距
離を変え、コンタクトホール１３の密度を変えることに
より、電子の注入効率を変化させることが可能となる。
その結果、上述の実施例と同様に、半導体素子の破壊耐
量を増やすことができる。
【００４２】なお、図１ないし図６に示した実施例は、
プレーナゲート型ＩＧＢＴについて述べたが、これに限
られるものではない。トレンチゲート型ＩＧＢＴやトレ
ンチゲート型ＩＥＧＴについて本発明を適用しても同様
の効果を得ることができる。
【００４３】図７は、本発明のプレーナゲート型ＩＧＢ
Ｔの実施例を示す。図７は、本発明のプレーナゲート型
ＩＧＢＴの断面図である。本発明のプレーナゲート型Ｉ
ＧＢＴは、図２０に示した従来のプレーナゲート型ＩＧ
ＢＴと同様に、Ｐ型エミッタ層１、Ｎ型ベース層２、Ｐ
型ベース領域３、Ｎ型ソース領域４、Ｐ型リング領域
５、Ｐ型ガードリング領域６、ゲート電極７、ゲート酸
化膜８、絶縁酸化膜９、カソード電極１０、アノード電
極１１により構成されている。
【００４４】図７に示すように、有効素子領域の周辺部
でのプレーナゲート電極７の幅ＬＧ２は中央部のプレー
ナゲート電極７の幅ＬＧ１より小さくなっている。コン
タクトホール１３の幅は有効素子領域周辺部と中央部で
は例えば同一である。
【００４５】プレーナゲート幅ＬＧが小さくなると、単
位面積当たりのＮ型ソース領域４とのコンタクト密度が
上がるが、同時にホールの排出経路であるＰ型ベース領
域３とのコンタクト密度も増加する。特に、Ｎ型ベース
層２が厚い高耐圧素子である場合は、ホールの排出量が
増える効果が大きく、電子の注入効率が下がる。
【００４６】図８は、この効果を説明するための図であ
る。ＩＧＢＴのオン電圧すなわちカソード電極１０とア
ノード電極１１間の電圧降下をＶＣＥとし、Ｐ型ベース
領域３に形成されるチャネル部における電圧降下をＶＣ
Ｈ、Ｎ型ベース層２における電圧降下をＶＢとすると、
近似的に ＶＣＥ＝ＶＣＨ＋ＶＢ となる。また、プレーナゲート電極７の幅をＬＧとす
る。
【００４７】まず、ＬＧとＶＣＨとの関係を説明する。
ＬＧが小さい場合、単位面積当たりのチャネル領域が増
えるため、チャネル抵抗が低下し、ＶＣＨが小さくな
る。ＬＧが大きくなると単位面積当たりのチャネル領域
が減るため、チャネル抵抗が増加し、ＶＣＨも大きくな
る。したがって、ＶＣＨはＬＧの増加関数となる。
【００４８】次に、ＬＧとＶＢとの関係を説明する。コ
ンタクトホール１３の幅やコンタクトホール１３内に露
出されるＰ型ベース領域とＮ型ベース領域の面積比を変
えなければ、ＬＧが小さいほど単位面積当たりのカソー
ド電極１０とＰ型ベース領域とのコンタクト面積が大き
くなり、Ｎ型ベース層２に蓄積されたホールがカソード
電極１０に排出されやすくなる。そのため、ホールの排
出抵抗が小さくなり、Ｎ型ベース層２におけるホール濃
度が小さくなる。したがって、ＬＧが小さくなると、Ｖ
Ｂが大きくなる。このように、ＶＢはＬＧの増加関数と
なる。
【００４９】ここで、半導体素子がＩＧＢＴなどの高耐
圧素子である場合、ベース領域２における不純物濃度は
低いため、ＶＢは大きくなる。よって、高耐圧素子で
は、ＶＢの影響を無視できない。
【００５０】以上述べたことから、高耐圧素子における
ＬＧとＶＣＨ，ＶＢ，ＶＣＥとの関係は図８に示すよう
になり、ＶＣＥは極小値を持つ。したがって、上述のよ
うに有効素子領域の周辺部でＬＧを小さくすると、ＶＣ
Ｅが上がり、電流注入効率が小さくなる。
【００５１】この結果、本実施例では、上述の実施例と
同様に、破壊耐量が大きくなり、半導体装置が破壊され
ることを防ぐことができる。なお、図７に示した実施例
では、有効素子領域の最外郭部のゲート及び最外郭部の
ゲートの次に外郭にあるゲートのゲート幅を小さくして
いるが、これに限られるものではない。最外郭部のゲー
トのみを小さくしてもよいし、図７に示した実施例より
もさらに内側のゲートのゲート幅をも小さくしてもよ
い。
【００５２】また、図７に示した実施例では、ゲート幅
はＬＧ１とＬＧ２の２通りであるが、ゲート幅を３段階
以上に徐々に小さくしてもよい。図９は、ゲート幅を３
段階に変化させた場合の実施例を示す。図９において、
有効素子領域のゲート幅を周辺から中央に近づくにつ
れ、３段階で大きくしていったものであり、それ以外は
図７に示した実施例と同様である。有効素子領域におい
て、周辺部でのゲート幅をＬＧ３、中央部でのゲート幅
をＬＧ１、周辺部と中央部との間の領域でのゲート幅を
ＬＧ２とすると、ＬＧ３＜ＬＧ２＜ＬＧ１となってい
る。
【００５３】図１０は、トレンチ型ＩＧＢＴにおける第
１の実施例を示す。図１０に示したトレンチ型ＩＧＢＴ
は、図２１に示した従来のトレンチ型ＩＧＢＴと同様
に、Ｐ型エミッタ層１、Ｎ型ベース層２、Ｐ型ベース領
域３、Ｎ型ソース領域４、Ｐ型リング領域５、Ｐ型ガー
ドリング領域６、ゲート電極７、ゲート酸化膜８、絶縁
酸化膜９、カソード電極１０、アノード電極１１により
構成されている。
【００５４】本実施例では、有効素子領域の周辺部での
トレンチの深さを、有効素子領域の中央部でのトレンチ
の深さよりも浅くしている。トレンチゲートが深くまで
形成されると、チャネルが深くまで形成されることにな
る。また、トレンチ間の狭い領域が長くなるため、Ｎ型
ベース領域２に蓄積されたホールの排出抵抗が増加す
る。この両者の結果、電子の注入効率が増大する。トレ
ンチの幅は例えば１μｍであり、トレンチ間の幅は例え
ば２ないし１０μｍである。一方、トレンチゲートが浅
くなると、上述と逆の効果により電子の注入効率が低下
する。
【００５５】このように、本実施例では有効素子領域の
周辺部での電子の注入効率が下がるため、破壊耐量を増
やし、半導体素子の破壊を防止することができる。図１
１は、トレンチ型ＩＧＢＴにおける本発明の第２の実施
例を示す。
【００５６】図１１に示した実施例は、図２１に示した
従来例において、有効素子領域の最外郭部のトレンチ間
隔を大きくし、有効素子領域の中央部に行くに従ってト
レンチ間隔を小さくしていったものである。また、本実
施例は、図２あるいは図４に示した実施例をトレンチ型
ＩＧＢＴに適用したものでもある。
【００５７】図１１に示したように、有効素子領域の周
辺部のトレンチ間隔をＷＴ３とし、有効素子領域の中央
部のトレンチ間隔をＷＴ１とし、周辺部と中央部との間
の領域でのトレンチ間隔をＷＴ２とすると、ＷＴ３＞Ｗ
Ｔ２＞ＷＴ１となっている。
【００５８】トレンチ間隔が大きくなると、図２あるい
は図４に示した実施例と同様にコンタクトホール幅が広
がり、電子の注入効率が低下する。それに加えて、トレ
ンチゲート型半導体装置においては、トレンチ間隔が広
くなるとホールの排出抵抗が低下するため、電子の注入
効率をさらに下げることが可能となる。その結果、有効
素子領域の周辺部及びその外部のＮ型ベース層２に蓄積
されるホールを少なくして、半導体素子の破壊耐量を上
げることができる。
【００５９】図１２は、本発明のトレンチゲート型ＩＥ
ＧＴの第１の実施例を示す。図１２において、図１０に
示したトレンチゲート型ＩＢＧＴと同様に、有効素子領
域の周辺部においてトレンチゲートの深さを浅くして電
子の注入効率を下げている。その他の点は、図２２に示
した従来のトレンチ型ＩＥＧＴと同じである。
【００６０】よって、本実施例において、図１０に示し
た実施例と同様の効果を得ることができる。図１３は、
本発明のトレンチゲート型ＩＥＧＴの第２の実施例を示
す。
【００６１】図１３に示すように、有効素子領域の中央
部では、例えば３個形成されたトレンチ間領域の内の２
個のトレンチ間領域が、カソード電極１０とコンタクト
されず、絶縁膜９に覆われている。このコンタクトされ
ていないトレンチ間領域１５をダミーのトレンチ間領域
と呼ぶ。また、このようにコンタクトされたトレンチ間
領域の間に２個のダミーのトレンチ間領域が設けられて
いる状態を間引き率が１／３であると呼ぶことにする。
【００６２】本実施例では、有効素子領域の中央部で
は、間引き率が１／３であるが、周辺部になるに従い、
間引き率が１／２、１／１となっている。すなわち、周
辺部になるに従い、ダミーのトレンチ領域１５が減って
いる。
【００６３】そのため、有効素子領域の周辺部で電子の
注入効率が低下している。図１４は、この効果を説明す
る図である。図８に示した場合と同様に、ＶＣＨ及びＶ
Ｂは、それぞれＰ型ベース領域３に形成されるチャネル
部における電圧降下、Ｎ型ベース層２における電圧降下
を表す。ＩＥＧＴのオン電圧をＶＣＥとすると、近似的
に ＶＣＥ＝ＶＣＨ＋ＶＢ となる。
【００６４】まず、間引き率とＶＣＨの関係を説明す
る。間引き率が小さい（例えば１／１、１／２）と、単
位面積当たりのチャネル領域が増えるため、チャネル抵
抗が低下し、ＶＣＨは小さくなる。間引き率が大きくな
る（例えば１／５、１／１０）と、単位面積当たりのチ
ャネル領域が減るため、チャネル抵抗が増加し、ＶＣＨ
が大きくなる。したがって、ＶＣＨは間引き率の増加関
数となる。
【００６５】次に、間引き率とＶＢとの関係を説明す
る。間引き率が小さいと、単位面積当たりのカソード電
極１０とＰ型ベース領域３とのコンタクト面積が大きく
なり、Ｎ型ベース層２に蓄積されたホールがカソード電
極１０に排出されやすくなる。その結果、Ｎ型ベース層
２におけるホール濃度が小さくなり、ＶＢが大きくな
る。間引き率が大きくなると、ホールがカソード電極に
抜けて行く路が少なくなるので、抵抗が増加する。その
結果、Ｎ型ベース層２におけるホール濃度が大きくな
り、ベース領域の抵抗が低下し、ＶＢが小さくなる。
【００６６】ＩＥＧＴは高耐圧素子であるので、ベース
領域２における不純物濃度は低く、ＶＢは大きい。よっ
て、ＶＣＥはＶＣＨの影響のみならず、ＶＢの影響をも
大きく受ける。
【００６７】以上述べたことから、間引き率とＶＣＨ，
ＶＢ，ＶＣＥとの関係は図１４に示すようになる。ＶＣ
Ｅは、間引き率が１／１より大きい値で極小値を持つ。
よって、有効素子領域の周辺部で間引き率を小さくする
と、電流注入効率が小さくなる。その結果、上述の実施
例と同様に、半導体装置の破壊耐量を大きくすることが
可能となる。
【００６８】図１５は、本発明のＥＳＴ（Emitter Swit
ched Thyristor）を示す断面図である。図１５に示すよ
うに、Ｐ型エミッタ層１の裏面にアノード電極１１が設
けられ、、Ｐ型エミッタ層１上にＮ型ベース層２が形成
される。Ｎ型ベース層２内に選択的にＰ型ベース領域３
が形成される。さらに、Ｐ型ベース領域３内に選択的に
Ｎ型エミッタ領域１８とＮ型ソース領域１９が形成され
る。Ｎ型ソース領域１９及びＰ型ベース領域３は、コン
タクトホール４３においてカソード電極１０に接続され
る。Ｎ型ソース領域１９とＮ型エミッタ領域１８間のＰ
型ベース領域３上にはゲート絶縁膜を介してゲート電極
２０が設けられている。Ｎ型エミッタ領域１８とＮ型ベ
ース層２間のＰ型ベース領域３上にはゲート絶縁膜を介
してゲート電極２１が設けられている。
【００６９】本実施例において、有効素子領域の周辺部
におけるＮ型エミッタ領域１８の幅ＬＥ２は、有効素子
領域の中央部におけるＮ型エミッタ領域１８の幅ＬＥ１
よりも短くなっている。
【００７０】以下、本実施例の動作を説明する。ＥＳＴ
をオンするときは、ゲート電極２０及びゲート電極２１
にしきい値以上の電圧を印加し、ゲート電極２０及びゲ
ート電極２１の下のＰ型ベース領域にチャネルを形成す
る。その結果、カソード電極１０からアノード電極１１
に向けて電子が流れ、ホールがＮ型ベース層２に注入さ
れ、Ｎ型エミッタ領域より電子が注入するサイリスタ状
態となる。ＥＳＴをオフするときは、ゲート電極２１の
電圧をしきい値以下にする。すると、カソード電極から
エミッタ層への電子の供給が止まり、素子がオフする。
その際、Ｎ型ベース層２に蓄積されたホールは、Ｐ型ベ
ース領域３を介してカソード電極１０に排出される。Ｎ
型エミッタ領域１８の幅が短いと、単位面積当たりのＰ
型ベース領域３とカソード電極１０とのコンタクト面積
が大きくなり、ホールの排出量が大きくなる。
【００７１】よって、本実施例において、有効素子領域
の周辺部では、Ｎ型エミッタ領域１８の幅が短いので、
電子の注入効率が下がる。その結果、半導体装置の破壊
耐量を大きくすることができる。
【００７２】また、図１ないし図６に示した実施例と同
様に、コンタクトホール４３におけるＰ型ベース領域３
とＮ型領域１９のパターンを有効素子領域の周辺部と中
央部で異なるものにしてもよい。こうすることで、図１
ないし図６に示した実施例と同様に、有効素子領域の周
辺部での電子の注入効率が下がり、半導体装置の破壊耐
量を大きくすることができる。
【００７３】図１６は、本発明のＩＧＴＴ（IGBT Mode
Turn-off Thyristor）の断面図を示す。ＩＧＴＴのサイ
リスタ部は、Ｐ型エミッタ層１と、Ｐ型エミッタ層１上
に形成されたＮ型ベース層２と、Ｎ型ベース層２内に選
択的に形成されたＰ型ベース領域３と、Ｐ型ベース領域
３内に選択的に形成されたＮ型エミッタ領域２２とを有
する。また、Ｎ型エミッタ領域２２とＮ型ベース層２間
のＰベース領域３上にはゲート絶縁膜を介してゲート電
極２６が設けられている。Ｐ型エミッタ層１は、アノー
ド電極１１に接続され、Ｎ型エミッタ領域２２は、コン
タクトホール４４においてカソード電極１０に接続され
る。
【００７４】また、ＩＧＴＴのシャント部は、Ｎ型ベー
ス層２内に選択的に形成されたＰ型領域２３と、Ｐ型領
域２３内に選択的に形成されたＮ型ドレイン領域２４及
びＮ型ソース領域２５を有する。Ｎ型ドレイン領域２４
とＮ型ソース領域２５間のＰ型領域２３上にゲート絶縁
膜を介してゲート電極２７が設けられる。Ｎ型ドレイン
領域２４は、配線２９を介してサイリスタ部のＰ型ベー
ス領域３に接続される。Ｎ型ソース領域２５及びＰ型領
域２３は、コンタクトホール４５においてカソード電極
１０に接続される。
【００７５】ＩＧＴＴをオンするときは、ゲート電極２
６をオンにし、ゲート電極２７をオフにする。ＩＧＴＴ
をオフするときは、まず、ゲート電極２６をオンのま
ま、ゲート電極２７をオンにする。そのため、サイリス
タ部はＩＧＢＴモードとなり、特定の素子への電流集中
を避けることができる。その後、ゲート電極２６をオフ
にする。
【００７６】本実施例では、有効素子領域の周辺部にあ
るサイリスタ部のＮ型エミッタ領域２２の幅ＬＥ２は、
有効素子領域の中央部にあるサイリスタ部のＮ型エミッ
タ領域２２の幅ＬＥ１よりも短い。
【００７７】また、Ｎ型エミッタ領域２２の幅を変える
代わりにあるいは変えると共に、有効素子領域の周辺部
にあるシャント部のＰ型領域２３とカソード電極１０と
のコンタクト面積を、素子中央部にあるシャント部のＰ
型領域２３とカソード電極１０とのコンタクト面積より
も大きくしてある。図１６に示した実施例では、周辺部
でのＰ型領域２３とカソード電極１０とのコンタクトの
幅ＬＳ２を中央部でのコンタクトの幅ＬＳ１よりも長く
してある。
【００７８】この結果、有効素子領域の周辺部では、単
位面積当たりのＰ型ベース領域３とカソード電極１０と
のコンタクト面積が大きくなるため、ホールの排出量が
大きくなる。そのため、有効素子領域の周辺部で電子の
注入効率が下がり、半導体装置の破壊耐量を大きくする
ことができる。
【００７９】また、図１ないし図６に示した実施例と同
様に、コンタクトホール４５内におけるＰ型領域２３と
Ｎ型ソース領域２５のパターンを有効素子領域の周辺部
と中央部で異なるものにしてもよい。こうすることで、
有効素子領域の周辺部でホールの排出量が増え、電子の
注入効率が下がり、半導体装置の破壊耐量を大きくする
ことができる。
【００８０】図１７は、本発明のＢＲＴ（Base Resista
nce Controlled Thyristor）の断面図を示す。ＢＲＴの
サイリスタ部は、Ｐ型エミッタ層１と、Ｐ型エミッタ層
１上に形成されたＮ型ベース層２と、Ｎ型ベース層２内
に選択的に形成されたＰ型ベース領域３と、Ｐ型ベース
領域３内に選択的に形成されたＮ型エミッタ領域２２と
を有する。また、Ｎ型エミッタ領域２２とＮ型ベース層
２間のＰベース領域３上にはゲート絶縁膜を介してゲー
ト電極２６が設けられている。Ｐ型エミッタ層１は、ア
ノード電極１１に接続され、Ｎ型エミッタ領域２２は、
コンタクトホール４６においてカソード電極１０に接続
される。
【００８１】また、ＢＲＴのシャント部は、Ｎ型ベース
層２内に選択的に形成されたＰ型領域２３と、Ｐ型ベー
ス領域３とＰ型領域２３間のＮ型ベース領域２上にゲー
ト絶縁膜を介して設けられたゲート電極２８を有する。
Ｐ型領域２３は、コンタクトホール４７においてカソー
ド電極１０に接続される。
【００８２】ＢＲＴをオンするときは、ゲート電極２６
をオンする。ＢＲＴをオフするときは、通常、ゲート電
極２６をオフにし、ゲート電極２８をオンにする。本実
施例では、図１７に示すように、有効素子領域の周辺部
にあるサイリスタ部のＮ型エミッタ領域２２の幅ＬＥ２
は、有効素子領域の中央部にあるサイリスタ部のＮ型エ
ミッタ領域２２の幅ＬＥ１よりも短い。
【００８３】また、本実施例では、Ｎ型エミッタ領域２
２の幅を変える代わりにあるいは変えると共に、有効素
子領域の周辺部にあるシャント部でのＰ型領域２３とカ
ソード電極１０とのコンタクト面積を、素子中央部にあ
るシャント部でのＰ型領域２３とカソード電極１０との
コンタクト面積よりも大きくしている。図１７に示した
実施例では、周辺部でのＰ型領域２３とカソード電極１
０とのコンタクトの幅ＬＳ２を中央部でのコンタクトの
幅ＬＳ１よりも長くしてある。
【００８４】こうすることで、有効素子領域の周辺部
で、単位面積当たりのＰ型ベース領域３とカソード電極
１０とのコンタクト面積が大きくなり、ホールの排出量
が大きくなる。その結果、有効素子領域の周辺部での電
子の注入効率が下がり、半導体装置の破壊耐量を大きく
することができる。
【００８５】なお、上述の実施例を組み合わせて実施す
ることも可能である。例えば、図１８は、図３に示した
実施例と図５に示した実施例を組み合わせたものを示
す。こうすることで、破壊耐量をより大きくすることが
できる。
【００８６】また、上述のように、ホールや電子は、有
効素子領域下のＮベース層とともに、有効素子領域の最
外郭部のチャネル領域に対して最大で４５度程度の角度
を有する有効素子領域外部のＮベース層に蓄積されてい
る。よって、図１ないし図１８に示した実施例におい
て、電子の注入効率が低くなっている領域の幅をＮ型ベ
ース層２の厚さと等しいか大きくする。この結果、ホー
ルは有効素子領域の下部のＮ型ベース層にのみ蓄積され
るので、半導体装置の破壊耐量をより大きくすることが
可能となる。
【００８７】ここで、電子の注入効率が低くなっている
領域の幅とは、該領域内の最外郭部のチャネル領域と最
内部のチャネル領域との距離４１をいう。より具体的に
は、チャネル領域とＮ型ベース領域２との接続点間をい
う。また、Ｎ型ベース層２の厚さとは、Ｐ型ベース領域
の底部とＰ型エミッタ層１の上部との距離４２をいう。
Ｎベース層２の厚さ４２は、例えば４００μｍである。
【００８８】４１、４２は、例えばＩＧＢＴについては
図７、図９、図１０に示し、ＩＥＧＴについては図１２
に示してある。チャネル領域は、ＩＧＢＴ及びＩＥＧＴ
については、ゲート電極７の下に形成されるチャネル領
域をいい、ＥＳＴについては、ゲート電極２０の下に形
成されるチャネル領域をいい、ＩＧＴＴ及びＢＲＴにつ
いては、ゲート電極２６の下に形成されるチャネル領域
をいう。
【００８９】また、Ｐ型ベース領域の底部とは、例えば
カソード電極と接続されてホールを排出するＰ型ベース
領域の底部をいう。ＩＧＢＴ、ＩＥＧＴ及びＥＳＴにつ
いては、Ｐ型ベース領域３であり、ＩＧＴＴ及びＢＲＴ
においては、Ｐ型領域２３をいうものとする。
【００９０】また、図９に示した実施例のように電子の
注入効率が周辺部に行くに従って段階的に下がる場合
は、電子の注入効率が下がっている領域とは、段階的に
注入効率が下がっているすべての領域をいうものとす
る。
【００９１】また、図１９は、半導体装置全体を上から
見た実施例の模式的な図である。図１９に示すように、
複数の素子ブロック３１が配列されている。３２は素子
ブロックのゲート電極に接続されているゲートパッドを
表す。
【００９２】このような半導体装置では素子領域のコー
ナー部３４が電流遮断時に最も破壊されやすく、素子周
辺部の直線部３２がその次に破壊されやすい。よって、
上述の本発明を２次元的に適用して、素子周辺部の直線
部３１での電子の注入効率を素子中央部での電子の注入
効率よりも小さくし、素子周辺のコーナー部３４での電
子の注入効率を素子周辺部の直線部３１での電子の注入
効率よりも小さくすると、半導体素子の破壊耐量をより
大きくすることができる。
【００９３】
【発明の効果】以上説明したように、本発明によれば、
有効素子領域の周辺部で有効素子領域の中央部よりも電
子の注入効率が低下するため、素子サイズを大きくした
り、導通時のオン抵抗を増加させることなく、ターンオ
フ時の破壊耐量が大きくする事が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるコンタクトホー
ル内のパターンを示す図。
【図２】本発明の第２の実施例におけるコンタクトホー
ル内のパターンを示す図。
【図３】本発明の第３の実施例におけるコンタクトホー
ル内のパターンを示す図。
【図４】本発明の第４の実施例におけるコンタクトホー
ル内のパターンを示す図。
【図５】本発明の第５の実施例におけるコンタクトホー
ル内のパターンを示す図。
【図６】本発明の第６の実施例におけるコンタクトホー
ル内のパターンを示す図。
【図７】本発明のプレーナ型ＩＧＢＴの第１の実施例を
示す断面図。
【図８】プレーナ型ＩＧＢＴのゲート幅とオン電圧との
関係を示す図。
【図９】本発明のプレーナ型ＩＧＢＴの第２の実施例を
示す断面図。
【図１０】本発明のトレンチ型ＩＧＢＴの第１の実施例
を示す断面図。
【図１１】本発明のトレンチ型ＩＧＢＴの第２の実施例
を示す断面図。
【図１２】本発明のトレンチ型ＩＥＧＴの第１の実施例
を示す断面図。
【図１３】本発明のトレンチ型ＩＥＧＴの第２の実施例
を示す断面図。
【図１４】トレンチ型ＩＥＧＴにおける間引き率とオン
電圧との関係を示す図。
【図１５】本発明のＥＳＴの断面図。
【図１６】本発明のＩＧＴＴの断面図。
【図１７】本発明のＢＲＴの断面図。
【図１８】図７に示した実施例と図３に示した実施例を
組み合わせた実施例を示す図。
【図１９】有効素子領域の全体の実施例を模式的に示す
図。
【図２０】従来のプレーナ型ＩＧＢＴの断面図。
【図２１】従来のトレンチ型ＩＧＢＴの断面図。
【図２２】従来のトレンチ型ＩＥＧＴの断面図。
【符号の説明】 １…Ｐ型エミッタ層、 ２…Ｎ型ベース層、 ３…Ｐ型ベース領域、 ４…Ｎ型ソース領域、 ５…Ｐ型リング領域、 ６…Ｐ型ガードリング領域、 ７…ゲート電極、 ８…ゲート酸化膜、 ９…絶縁酸化膜、 １０…カソード電極、 １１…アノード電極、 １３、１４…コンタクトホール。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成された第２導電型のドリフト領
    域と、 前記ドリフト領域の表面に選択的に形成された第１導電
    型のベース領域と、 前記ベース領域の表面に選択的に形成された第２導電型
    のソース領域と、 前記ソース領域、前記ベース領域及び前記ドリフト領域
    上に絶縁膜を介して形成されたゲート電極と、 前記ソース領域及び前記ベース領域と接続されたカソー
    ド電極と、 前記半導体基板と接続されたアノード電極とよりなるユ
    ニットセルが複数配置された素子領域を有し、 前記カソード電極から前記ドリフト領域へのキャリアの
    注入効率が、少なくとも前記素子領域の最外郭部に位置
    するユニットセルを含む素子領域の周辺部において、前
    記素子領域の周辺部より内部の素子領域の前記注入効率
    よりも低いことを特徴とする半導体装置。
  2. 【請求項２】 第１導電型の半導体基板と、 前記半導体基板上に形成された第２導電型のドリフト領
    域と、 前記ドリフト領域の表面に選択的に形成された第１導電
    型のベース領域と、 前記ベース領域の表面に選択的に形成された第２導電型
    のソース領域と、 前記ソース領域及び前記ベース領域を貫通して前記ドリ
    フト領域に達するトレンチ内に、絶縁膜を介して形成さ
    れたゲート電極と、 前記半導体基板に接続されたアノード電極とよりなるユ
    ニットセルが複数配置された素子領域を有し、 隣接するユニットセルの前記トレンチ間の領域は、その
    表面において前記ソース領域及び前記ベース領域がカソ
    ード電極と接続される第１のトレンチ間領域と、その表
    面において絶縁膜のみが形成されている第２のトレンチ
    間領域とのいずれかであり、 前記第１のトレンチ間領域の相互間に一定数の前記第２
    のトレンチ間領域が設けられ、 前記カソード電極から前記ドリフト領域へのキャリアの
    注入効率が、少なくとも前記素子領域の最外郭部に位置
    するユニットセルを含む素子領域の周辺部において、前
    記素子領域の周辺部より内部の素子領域の前記注入効率
    よりも低いことを特徴とする半導体装置。
  3. 【請求項３】 第１導電型の半導体基板と、 前記半導体基板上に形成された第２導電型のドリフト領
    域と、 前記ドリフト領域の表面に選択的に形成された第１導電
    型のベース領域と、 前記ベース領域の表面に選択的に形成された第２導電型
    のソース領域及びエミッタ領域と、 前記エミッタ領域、前記ベース領域及び前記ドリフト領
    域上に絶縁膜を介して形成された第１のゲート電極と、 前記ソース領域、前記ベース領域及び前記エミッタ領域
    上に絶縁膜を介して形成された第２のゲート電極と、 前記ソース領域及び前記ベース領域と接続されたカソー
    ド電極と、 前記半導体基板と接続されたアノード電極とよりなるユ
    ニットセルが複数配置された素子領域を有し、 前記カソード電極から前記ドリフト領域へのキャリアの
    注入効率が、少なくとも前記素子領域の最外郭部に位置
    するユニットセルを含む素子領域の周辺部において、前
    記素子領域の周辺部より内部の素子領域の前記注入効率
    よりも低いことを特徴とする半導体装置。
  4. 【請求項４】 第１導電型の半導体基板と、 前記半導体基板上に形成された第２導電型のドリフト領
    域と、 前記ドリフト領域の表面に選択的に形成された第１導電
    型の第１の領域及びベース領域と、 前記第１の領域の表面に選択的に形成された第２導電型
    のエミッタ領域と、 前記エミッタ領域、前記第１の領域及び前記ドリフト領
    域上に絶縁膜を介して形成された第１のゲート電極と、 前記ベース領域の表面に選択的に形成された第２導電型
    のソース領域及びドレイン領域と、 前記ソース領域、前記ベース領域及び前記ドレイン領域
    上に絶縁膜を介して形成された第２のゲート電極と、 前記第１の領域と前記ドレイン領域とを接続する配線
    と、 前記エミッタ領域、前記ソース領域及び前記ベース領域
    と接続されたカソード電極と、 前記半導体基板と接続されたアノード電極とよりなるユ
    ニットセルが複数配置された素子領域を有し、 前記カソード電極から前記ドリフト領域へのキャリアの
    注入効率が、少なくとも前記素子領域の最外郭部に位置
    するユニットセルを含む素子領域の周辺部において、前
    記素子領域の周辺部より内部の素子領域の前記注入効率
    よりも低いことを特徴とする半導体装置。
  5. 【請求項５】 第１導電型の半導体基板と、 前記半導体基板上に形成された第２導電型のドリフト領
    域と、 前記ドリフト領域の表面に選択的に形成された第１導電
    型の第１の領域及びベース領域と、 前記第１の領域の表面に選択的に形成された第２導電型
    のエミッタ領域と、 前記エミッタ領域、前記第１の領域及び前記ドリフト領
    域上に絶縁膜を介して形成された第１のゲート電極と、 前記第１の領域、前記ドリフト領域及び前記ベース領域
    上に絶縁膜を介して形成された第２のゲート電極と、 前記エミッタ領域及び前記ベース領域と接続されたカソ
    ード電極と、 前記半導体基板と接続されたアノード電極とよりなるユ
    ニットセルが複数配置された素子領域を有し、 前記カソード電極から前記ドリフト領域へのキャリアの
    注入効率が、少なくとも前記素子領域の最外郭部に位置
    するユニットセルを含む素子領域の周辺部において、前
    記素子領域の周辺部より内部の素子領域の前記注入効率
    よりも低いことを特徴とする半導体装置。
  6. 【請求項６】 前記キャリアの注入効率は、前記カソー
    ド電極と前記ベース領域間の接触面積と、前記カソード
    電極と前記ソース領域間の接触面積との比を大きくする
    ことにより低くしていることを特徴とする請求項１ない
    し４記載の半導体装置。
  7. 【請求項７】 前記キャリアの注入効率は、前記カソー
    ド電極と前記ベース領域間の接触面積と、前記カソード
    電極と前記ソース領域間のコンタクトエッジの長さとの
    比を大きくすることにより低くしていることを特徴とす
    る請求項１ないし４記載の半導体装置。
  8. 【請求項８】前記カソード電極は、コンタクトホール内
    においてストライプ状に配置された前記ソース領域及び
    前記ベース領域と接続され、 前記キャリアの注入効率は、前記コンタクトホール内の
    ストライプ状に配置されたベース領域を、隣接する前記
    コンタクトホール内のストライプ状に配置されたソース
    領域に対向して設けることにより低くしていることを特
    徴とする請求項１ないし４記載の半導体装置。
  9. 【請求項９】 前記キャリアの注入効率は、前記カソー
    ド電極と前記ベース領域間の接触面積を大きくすること
    により低くしていることを特徴とする請求項１ないし５
    記載の半導体装置。
  10. 【請求項１０】 前記絶縁膜及び前記ゲート電極は、基
    板表面上に形成されたプレーナ型であり、 前記キャリアの注入効率は、前記ゲート電極の幅を狭く
    することにより低くしていることを特徴とする請求項１
    記載の半導体装置。
  11. 【請求項１１】 前記絶縁膜及び前記ゲート電極は、前
    記ソース領域及び前記ベース領域を貫通して前記ドリフ
    ト領域に達するトレンチ内に形成され、 前記キャリアの注入効率は、前記トレンチの深さを浅く
    することにより低くしていることを特徴とする請求項
    １、２記載の半導体装置。
  12. 【請求項１２】 前記絶縁膜及び前記ゲート電極は、前
    記ソース領域及び前記ベース領域を貫通して前記ドリフ
    ト領域に達するトレンチ内に形成され、 前記キャリアの注入効率は、前記トレンチ間隔を広くす
    ることにより低くしていることを特徴とする請求項１、
    ２記載の半導体装置。
  13. 【請求項１３】 前記キャリアの注入効率は、前記第１
    のトレンチ間領域の相互間に設けられている前記第２の
    トレンチ間領域の数を減らすことにより、低くすること
    を特徴とする請求項２記載の半導体装置。
  14. 【請求項１４】 前記キャリアの注入効率は、前記エミ
    ッタ領域の幅を狭くすることにより低くすることを特徴
    とする請求項３ないし５記載の半導体装置。
  15. 【請求項１５】 前記素子領域の周辺部内の最外郭部の
    前記ゲート電極下に形成されるチャネル領域と最内部の
    前記ゲート電極下に形成されるチャネル領域との距離
    が、前記ベース領域の底部と前記半導体基板の上部との
    間の前記ドリフト領域の厚さ以上であることを特徴とす
    る請求項１、２、５記載の半導体装置。
  16. 【請求項１６】 前記素子領域の周辺部内の最外郭部の
    前記第１のゲート電極下に形成されるチャネル領域と最
    内部の前記第１のゲート電極下に形成されるチャネル領
    域との距離が、前記ベース領域の底部と前記半導体基板
    の上部との間の前記ドリフト領域の厚さ以上であること
    を特徴とする請求項３、４記載の半導体装置。
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