JP2006253636A - 半導体素子 - Google Patents
半導体素子 Download PDFInfo
- Publication number
- JP2006253636A JP2006253636A JP2005293802A JP2005293802A JP2006253636A JP 2006253636 A JP2006253636 A JP 2006253636A JP 2005293802 A JP2005293802 A JP 2005293802A JP 2005293802 A JP2005293802 A JP 2005293802A JP 2006253636 A JP2006253636 A JP 2006253636A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- semiconductor element
- type
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 271
- 230000002093 peripheral effect Effects 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 31
- 230000020169 heat generation Effects 0.000 abstract description 7
- 239000011229 interlayer Substances 0.000 description 13
- 239000010410 layer Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- HZEWFHLRYVTOIW-UHFFFAOYSA-N [Ti].[Ni] Chemical compound [Ti].[Ni] HZEWFHLRYVTOIW-UHFFFAOYSA-N 0.000 description 1
- 239000007767 bonding agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Abstract
【課題】発熱による熱暴走を起こし難い半導体素子を提供することを目的とする。
【解決手段】
半導体素子１０は、Ｎ−型べース領域１１内に形成されたＰ型ベース領域１３と、Ｐ型ベース領域１３内に相互に離間して複数形成されたＮ＋型エミッタ領域１４を備える。半導体素子１０の中心部においてＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合は、半導体素子１０の周辺部でＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合と比較して小さくなるようにＮ＋型エミッタ領域１４を形成する。
【選択図】図１
【解決手段】
半導体素子１０は、Ｎ−型べース領域１１内に形成されたＰ型ベース領域１３と、Ｐ型ベース領域１３内に相互に離間して複数形成されたＮ＋型エミッタ領域１４を備える。半導体素子１０の中心部においてＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合は、半導体素子１０の周辺部でＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合と比較して小さくなるようにＮ＋型エミッタ領域１４を形成する。
【選択図】図１
Description
本発明は、絶縁ゲート構造を有する絶縁ゲート型半導体素子に関する。
従来、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）は、電界効果トランジスタの高い入力インピーダンスと、バイポーラトランジスタの高い電流ドライブ能力とを備え、特に、電力用スイッチング素子として好適に用いられる。
この種の半導体素子においては、熱暴走による半導体素子の破壊等を防止するため放熱性を向上させる必要がある。そこで、半導体素子は放熱板を兼ねる支持板（ヒートシンク）に半田等を介して固着されている。半導体素子から発生する熱は、半導体素子表面及び半田等を介して放熱板から外部に放出される。
しかし、特に電力用半導体素子は、電流容量の増大を図るため、単一の半導体基板上に帯状又は島状に多数の半導体動作領域が形成されている。結果として、半導体素子の中心部は、半導体素子周辺部から発せられる熱が加わり、放熱性を良好に得ることができない。
そこで、特許文献１に開示されているように、半導体素子の中心部分に設けられたゲートバスライン付近のエミッタ領域を間欠的に形成した半導体素子が開発されている。
特開２００４−２２８５５３号公報
特許文献１に開示された半導体素子のゲートバスライン付近のエミッタ領域は間欠的に設けられているため、半導体素子中心部分に大電流が流れることは防止される。しかし、半導体素子中心部に周辺部で生じた熱が伝わることは改善されないため、動作環境によって熱暴走を起こす可能性がある。
本発明は上記実情に鑑みてなされたものであり、発熱による熱暴走を起こし難い半導体素子を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点に係る半導体素子は、
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される第１の電極と、を備える半導体素子であって、
前記半導体基体の中心側に、前記第３半導体領域が前記第２半導体領域に対して第１の割合で占める第１の領域が形成されており、
前記半導体基体の外周側には、前記第３半導体領域が前記第２半導体領域に対して前記第１の割合よりも大きい第２の割合で占める第２の領域が、前記第１の領域を包囲するように環状に形成されていることを特徴とする。
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される第１の電極と、を備える半導体素子であって、
前記半導体基体の中心側に、前記第３半導体領域が前記第２半導体領域に対して第１の割合で占める第１の領域が形成されており、
前記半導体基体の外周側には、前記第３半導体領域が前記第２半導体領域に対して前記第１の割合よりも大きい第２の割合で占める第２の領域が、前記第１の領域を包囲するように環状に形成されていることを特徴とする。
前記第３半導体領域は複数であり、相互に離間して形成されてもよい。
前記第２半導体領域は帯状に形成されてもよい。
前記第２半導体領域は複数であり、互いに離間し且つ並んで形成されてもよい。
前記第２半導体領域の不純物濃度は、前記半導体基体の中心部で相対的に高く、周辺部で相対的に低くてもよい。
前記第１の電極は、絶縁膜を介して前記第２半導体領域上に形成されており、該絶縁膜の膜厚は、前記半導体基体の中心部で相対的に厚く、周辺部で相対的に薄くてもよい。
上記目的を達成するため、本発明の第２の観点に係る半導体素子は、
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される絶縁膜と、
前記絶縁膜上に形成される第１の電極と、を備える半導体素子であって、
前記絶縁膜は、前記半導体基体の中心領域に、第１の厚さで形成された第１の領域と、前記第１の領域よりも薄い第２の厚さで形成され、前記半導体基体の外周側に前記第１の領域を包囲するように環状に形成された第２の領域と、を備えることを特徴とする。
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される絶縁膜と、
前記絶縁膜上に形成される第１の電極と、を備える半導体素子であって、
前記絶縁膜は、前記半導体基体の中心領域に、第１の厚さで形成された第１の領域と、前記第１の領域よりも薄い第２の厚さで形成され、前記半導体基体の外周側に前記第１の領域を包囲するように環状に形成された第２の領域と、を備えることを特徴とする。
上記目的を達成するため、本発明の第３の観点に係る半導体素子は、
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される絶縁膜と、
前記絶縁膜上に形成された第１の電極と、を備える半導体素子であって、
前記第２半導体領域は、前記半導体基体の中心側に第１の不純物濃度に形成された第１の領域と、前記第１の不純物濃度より低い第２の不純物濃度に形成され、前記半導体基体の外周側に前記第１の領域を包囲するように環状に形成された第２の領域と、を備えることを特徴とする。
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される絶縁膜と、
前記絶縁膜上に形成された第１の電極と、を備える半導体素子であって、
前記第２半導体領域は、前記半導体基体の中心側に第１の不純物濃度に形成された第１の領域と、前記第１の不純物濃度より低い第２の不純物濃度に形成され、前記半導体基体の外周側に前記第１の領域を包囲するように環状に形成された第２の領域と、を備えることを特徴とする。
本発明によれば、半導体素子中心部での電流量を減少させることによって、素子中心部での発熱を抑制し、発熱による熱暴走を起こし難い半導体素子を提供することができる。
本発明の各実施の形態に係る半導体素子について図を用いて説明する。
本実施の形態では、半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）を用いた場合を例に挙げて説明する。
本実施の形態では、半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）を用いた場合を例に挙げて説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体素子１０を図１〜図４に示す。図１は半導体素子１０を示す平面図である。図２は、図１に示す半導体素子１０の一点鎖線で囲んだ領域１０ａを示す平面図である。図３は、図１に示す半導体素子１０の一点鎖線で囲んだ領域１０ｂを示す平面図である。図４は、図２に示す半導体素子１０のＸ−Ｘ断面図である。なお、Ｎ＋型エミッタ領域１４の配置の説明を容易にするため、図１では後述するエミッタ電極３１と、ゲート電極３３と、層間絶縁膜３５とを省略しており、また、図２及び図３とは異なりＮ＋型エミッタ領域１４の形状を長方形に図示している。図２及び図３では、後述するエミッタ電極３１を省略している。
本発明の第１の実施の形態に係る半導体素子１０を図１〜図４に示す。図１は半導体素子１０を示す平面図である。図２は、図１に示す半導体素子１０の一点鎖線で囲んだ領域１０ａを示す平面図である。図３は、図１に示す半導体素子１０の一点鎖線で囲んだ領域１０ｂを示す平面図である。図４は、図２に示す半導体素子１０のＸ−Ｘ断面図である。なお、Ｎ＋型エミッタ領域１４の配置の説明を容易にするため、図１では後述するエミッタ電極３１と、ゲート電極３３と、層間絶縁膜３５とを省略しており、また、図２及び図３とは異なりＮ＋型エミッタ領域１４の形状を長方形に図示している。図２及び図３では、後述するエミッタ電極３１を省略している。
半導体素子１０は、図１〜図４に示すように、半導体基体２１と、エミッタ電極３１と、コレクタ電極３２と、ゲート電極３３と、ゲート絶縁膜３４と、層間絶縁膜３５と、を備える。半導体基体２１は、Ｎ−型べース領域１１と、Ｐ＋型コレクタ領域１２と、Ｐ型ベース領域１３と、Ｎ＋型エミッタ領域１４と、Ｎ型バッファ領域１５と、を備える。
Ｎ−型べース領域１１は、例えばリン等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から形成される。Ｎ−型ベース領域１１は、例えば、４５μｍ程度の厚さ、２×１０１４cm-3程度の不純物濃度で形成される。
Ｐ＋型コレクタ領域１２は、例えばボロン等のＰ型（第２導電型）の不純物が拡散されたＰ型半導体領域から構成され、図４に示すようにＮ型バッファ領域１５の下面に形成される。Ｐ＋型コレクタ領域１２の下面には、コレクタ電極３２が形成されている。Ｐ＋型コレクタ領域１２は、半導体素子１０の動作時にＮ−型ベース領域１１内にホール（正孔）を注入し伝導度変調をもたらす。Ｐ＋型コレクタ領域１２は例えば２００μｍ程度の厚さで形成され、Ｐ＋型コレクタ領域１２のＰ型不純物濃度は、Ｐ型ベース領域１３の不純物濃度より高く、例えば４×１０１８cm-3程度の不純物濃度で形成されている。
Ｐ型ベース領域１３は、Ｐ型の不純物が拡散されたＰ型半導体領域から構成され、図４に示すようにＮ−型ベース領域１１の表面領域に形成される。Ｐ型ベース領域１３は図１に示すように帯状に形成されており、相互に離間し、並んで形成される。Ｎ−型ベース領域１１とＮ＋型エミッタ領域１４との間のＰ型ベース領域１３上には、ゲート絶縁膜３４を介してゲート電極３３が形成されている。ゲート電極３３にしきい値電圧以上の電圧が印加されると、Ｐ型ベース領域１３内にチャネルが形成される。Ｐ型ベース領域１３は、例えば３μｍ程度の厚さで形成されており、Ｐ型ベース領域１３のＰ型不純物濃度は、Ｐ＋型コレクタ領域１２の不純物濃度より低く、例えば、２×１０１７cm-3程度の不純物濃度で形成されている。
Ｎ＋型エミッタ領域１４は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ型ベース領域１３の表面領域に形成される。図４に示すようにＮ＋型エミッタ領域１４の上面に、エミッタ電極３１が形成される。Ｎ＋型エミッタ領域１４は、例えば０．５μｍ程度の厚さで形成されており、Ｎ＋型エミッタ領域１４のＮ型不純物濃度はＮ−型ベース領域１１より高く、例えば２×１０１７cm-3程度の不純物濃度で形成される。
また、半導体基体２１の中心部でＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合は、中心部を包囲する周辺部でＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合と比較して小さくなるように形成される。
具体的には、例えば半導体素子１０の中心部は、図２に示すようにゲート電極３３、層間絶縁膜３５下のＮ＋型エミッタ領域１４の幅Ｔｅ１が３μｍ、エミッタ電極３１下のＮ＋型エミッタ領域１４の幅Ｔｅ２が４．５μｍ、層間絶縁膜３５下の隣り合うエミッタ領域の間隔Ｄｅ１が１２μｍ、エミッタ電極３１下の隣り合うＮ＋型エミッタ領域１４の間隔Ｄｅ２が１０．５μｍとなるように形成されている。
一方、半導体素子１０の周辺部は、図３に示すように層間絶縁膜３５下のＮ＋型エミッタ領域１４の幅Ｔｅ１’が６μｍ、エミッタ電極３１下のＮ＋型エミッタ領域１４の幅Ｔｅ２が４．５μｍ、層間絶縁膜３５下の隣り合うＮ＋型エミッタ領域１４の間隔Ｄｅ１’が９μｍ、エミッタ電極３１下の隣り合うＮ＋型エミッタ領域１４の間隔Ｄｅ２が１０．５μｍとなるように形成されている。
ここでＮ＋型エミッタ領域１４の面積の違いを説明するため、隣り合うＮ＋型エミッタ領域１４間の距離を、Ｎ＋型エミッタ領域１４の幅と隣り合うＮ＋型エミッタ領域１４間の距離との合計で割って算出したエミッタ間引き率を便宜的に用いる。本実施の形態ではエミッタ電極３１下のＮ＋型エミッタ領域１４の幅は、等しく形成されるため、層間絶縁膜３５下のＮ＋型エミッタ領域１４の幅、隣り合うＮ＋型エミッタ領域１４間の幅を利用する。
具体的には、図２に示す半導体素子１０の中心部ではＮ＋型エミッタ領域１４の幅Ｔｅ１は、３μｍ、Ｎ＋型エミッタ領域１４の離間する幅Ｄｅ１は１２μｍであるため、エミッタ間引き率は８０％となる。一方、図３に示す半導体素子１０の周辺部では、Ｎ＋型エミッタ領域１４の幅Ｔｅ１’は６μｍ、Ｎ＋型エミッタ領域１４の離間する幅Ｄｅ１’は９μｍであるため、エミッタ間引き率は６０％となる。従って、本実施の形態の半導体素子１０はエミッタ間引き率を用いて表現すると、中心部でエミッタ間引き率が８０％、周辺部でエミッタ間引き率が６０％となるように形成される。
Ｎ型バッファ領域１５は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ＋型コレクタ領域１２の上面に形成される。Ｎ型バッファ領域１５は、Ｎ−型べース領域１１への正孔の注入を抑制する。
エミッタ電極３１は、導電材料、例えばアルミニウムシリコン（Ａｌ−Ｓｉ）から形成された電極層３１ａと、例えばチタンニッケル合金（Ｔｉ−Ｎｉ）から形成された電極層３１ｂと、から構成され、Ｎ＋型エミッタ領域１４等の上面に形成される。エミッタ電極３１と、ゲート電極３３は、シリコン系膜等の層間絶縁膜３５で絶縁されている。図２及び３に示すように隣り合う層間絶縁膜３５の間隔は５μｍである。
コレクタ電極３２は、アルミニウム等から構成され、図４に示すようにＰ＋型コレクタ領域１２の下面に形成される。
ゲート電極３３は、ポリシリコン等から構成され、図４に示すようにＮ−型ベース領域１１とＮ＋型エミッタ領域１４との間のＰ型ベース領域１３上にシリコン系膜等のゲート絶縁膜３４を介して配置されている。ゲート電極３３の幅Ｔｇは、図２及び３に示すように２６μｍである。隣り合うゲート電極３３の幅Ｄｇは、８μｍである。
以上の構成を採る半導体素子１０のゲート電極３３に電圧が印加されると、電界が生じ空乏層がゲート絶縁膜３４下のＰ型ベース領域１３の表面領域に形成される。印加される電圧がしきい値電圧以上になると、Ｐ型ベース領域１３の表面領域に反転層（チャネル）が形成される。この結果、Ｎ＋型エミッタ領域１４からチャネルを介してＮ型ベース領域１１に電子が注入され、またＰ＋型コレクタ領域１２からＮ型ベース領域１１に正孔が注入される。そしてＮ＋型エミッタ領域１４とＰ＋型コレクタ領域１２との間にチャネルとＮ型ベース領域１１を介して電流が流れ、半導体素子１０はオン状態となる。
第１の実施の形態の半導体素子１０は、半導体素子１０の中心部においてＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合が、周辺部においてＮ＋型エミッタ領域１４がＰ型ベース領域１３に占める面積の割合より小さくなるように形成される。従って、半導体素子１０がオン状態である際、半導体素子１０の中心部で流れる電流は周辺部と比較して少なく、中心部で発生する熱は周辺部と比較して少なくなる。結果として、半導体素子１０の中心部は、中心部で発生する熱そのものに加えて周辺部で発生する熱が伝達した場合であっても熱暴走を起こしにくくなる。
例えば、半導体素子の周辺部のエミッタ間引き率を６０％とし、中心部のエミッタ間引き率を６０％、８０％、１００％と変化させた場合の、半導体素子の半導体基体の温度分布を図６（ａ）〜（ｃ）に示す。
エミッタ間引き率６０％の場合（間引き率変化なし）、図６（ａ）に示すように、半導体素子の中心部で発生する熱に加えて、周辺部から発生する熱が加わるため半導体素子の中心部は良好に放熱がなされず、半導体素子周辺から中心に向かって温度が高くなる。この場合、半導体素子の中心部で熱暴走が起こりやすくなる。
一方、エミッタ間引き率１００％の場合、図６（ｃ）に示すように、半導体素子中心部で発生する熱はないため、半導体素子中心部に熱が集中することはなく、半導体素子周辺部のみ温度が高くなる。しかし、エミッタ間引き率１００％の半導体素子は、エミッタ間引き率６０％や８０％の場合と同様の電流容量を確保するため、周辺部のエミッタ領域の面積の割合をエミッタ間引き率６０％の場合と比較して広く形成する必要があるため、特に周辺部の発熱が高くなる。
これに対し、エミッタ間引き率８０％の場合、図６（ｂ）に示すように、半導体素子周辺部から中心へ向かって温度は高くなる。しかし半導体素子中心部で発生する熱が少ないため、周辺部から熱が伝達しても中心部が特に突出して高くなることはない。従って、半導体素子１０の中心部に熱が集中することはなく、半導体素子１０が熱暴走することを抑制できる。
また、本実施の形態の半導体素子は、特に熱の集中する中心部のみＮ＋型エミッタ領域１４のＰ型ベース領域１３に占める面積の割合を減らすため、熱の集中しない周辺部の電流量は確保され、半導体素子１０全体の電流容量の減少を低く抑えることが可能である。
本発明の半導体素子１０は従来の組込構造、例えば図５に示すように半導体素子が二層構造となっている場合に特に有用である。例えば、図５に示すように、本実施の形態に係る半導体素子１０の上に半導体素子５０が設置されている場合である。半導体素子１０と半導体素子５０の間には、アルミニウム膜等から形成される表面電極５１及び裏面電極５２と、例えば二酸化ケイ素（ＳｉＯ２）等から形成される保護膜５３と、半田付け電極５４と、チップ接合剤５５とが形成されている。半導体素子５０は、半導体素子１０の中央側、すなわちＮ＋型エミッタ領域１４のＰ型ベース領域１３に占める面積の割合が小さい第１の領域の上面に配置される。
このような組立構造では、上に搭載された半導体素子５０から発せられる熱が、裏面電極５２、チップ接合材５５、半田付け電極５４、表面電極５１を通じて半導体素子１０の中心部に伝わる。このため、半導体素子１０自体から発せられる熱と半導体素子５０から伝達される熱とが合わさり、半導体素子１０は単独で動作している場合と比較して熱暴走を起こしやすくなる。
本発明の半導体素子１０は、素子中心部のエミッタ領域のベース領域に占める面積の割合を減少させ、この上面に半導体素子５０を配置させることによって、半導体素子１０の中心部に熱が集中することを抑制でき、熱暴走を良好に防止することができる。
本発明によれば、半導体素子の放熱性を高めるだけでなく、さらに発熱や放熱と密接な関係を持つＦ−ＡＳＯ等の耐量の向上方法としても有効な手段となりうる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体素子を、図を用いて説明する。本実施の形態の半導体素子が、第１の実施の形態の半導体素子と異なるのは、エミッタ領域の面積は周辺部と中心部でほぼ同じに形成されるが、ゲート絶縁膜の厚みが素子の周辺部と中心部で異なる点にある。第１の実施の形態の半導体素子と共通する部分については、同一の引用番号を付し、詳細な説明を省略する。
本発明の第２の実施の形態に係る半導体素子を、図を用いて説明する。本実施の形態の半導体素子が、第１の実施の形態の半導体素子と異なるのは、エミッタ領域の面積は周辺部と中心部でほぼ同じに形成されるが、ゲート絶縁膜の厚みが素子の周辺部と中心部で異なる点にある。第１の実施の形態の半導体素子と共通する部分については、同一の引用番号を付し、詳細な説明を省略する。
本実施の形態に係る半導体素子６０を図７〜図１０に示す。図７は、半導体素子の６０の構成例を示す平面図である。図８は、図７に示す半導体素子６０のＸ１−Ｘ１線断面図であり、図９は、Ｘ２−Ｘ２線断面図である。また、図１０は、図７に示す半導体素子６０のＹ−Ｙ線断面図である。なお、図７では説明の便宜のため、半導体素子６１、ゲート絶縁膜３３、及びＮ＋型エミッタ領域６２のみを図示している。
半導体素子６０は、図７〜図１０に示すように半導体基体６１と、エミッタ電極３１と、コレクタ電極３２と、ゲート電極３３と、層間絶縁膜３５と、ゲート絶縁膜６４と、保護膜６６と、を備える。半導体基体６１は、Ｎ−型べース領域１１と、Ｐ＋型コレクタ領域１２と、Ｐ型ベース領域１３と、Ｎ＋型エミッタ領域６２と、Ｎ型バッファ領域１５と、を備える。
Ｎ−型べース領域１１は、例えばリン等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から形成される。
Ｐ＋型コレクタ領域１２は、例えばボロン等のＰ型（第２導電型）の不純物が拡散されたＰ型半導体領域から構成され、図８に示すようにＮ型バッファ領域１５の下面に形成される。Ｐ＋型コレクタ領域１２の下面には、コレクタ電極３２が形成されている。
Ｐ型ベース領域１３は、Ｐ型の不純物が拡散されたＰ型半導体領域から構成され、図８及び図９に示すようにＮ−型ベース領域１１の表面領域に形成される。Ｐ型ベース領域１３は図８〜１０に示すように帯状に形成されており、相互に離間し、並んで形成される。ゲート電極３３にしきい値電圧以上の電圧が印加されると、Ｐ型ベース領域１３内にチャネルが形成される。
Ｎ型バッファ領域１５は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ＋型コレクタ領域１２の上面に形成される。Ｎ型バッファ領域１５は、Ｎ−型べース領域１１への正孔の注入を抑制する。
Ｎ＋型エミッタ領域６２は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ型ベース領域１３の表面領域に形成される。Ｎ＋型エミッタ領域６２は、図７に示すように帯状に形成されており、相互に離間し、並んで形成される。このように本実施の形態のＮ＋型エミッタ領域６２は、第１の実施の形態と異なり、半導体素子６０の中心部と周辺部とでほぼ同じ面積に形成される。
エミッタ電極３１は、アルミニウム等から構成され、Ｎ＋型エミッタ領域６２等の上面に形成される。エミッタ電極３１とゲート電極３３とは、シリコン系膜等の層間絶縁膜３５で絶縁されている。なお、第１の実施の形態と同様にＮ＋型エミッタ領域６２の中央に孔を設けて、この孔を通じてＰ型ベース領域１３をエミッタ電極３１に接続しても良い。
コレクタ電極３２は、アルミニウム等から構成され、Ｐ＋型コレクタ領域１２の下面に形成される。
ゲート電極３３は、ポリシリコン等から構成され、図８及び図９に示すようにＮ−型ベース領域１１とＮ＋型エミッタ領域６２との間のＰ型ベース領域１３上にシリコン系膜等のゲート絶縁膜６４を介して配置されている。
保護膜６６は、例えばポリイミドから構成され、図８〜１０に示すようにエミッタ電極３１の上面に形成される。
ゲート絶縁膜６４は、絶縁材料、例えば二酸化ケイ素（ＳｉＯ２）等から構成され、図１０に示すように半導体素子６０の中心部に形成されたゲート絶縁膜６４ａと、周辺部に形成されたゲート絶縁膜６４ｂとから構成される。例えば、ゲート絶縁膜６４ａは、１０００Å程度の厚みに形成され、ゲート絶縁膜６４ｂは、５００Å程度の厚みに形成される。このようにゲート絶縁膜６４を中心部で厚く、周辺部で薄く形成することにより、半導体素子６０の中心部のしきい値電圧を上げることができ、ゲート電極３３に電圧が印加された際、半導体素子の中心部では周辺部と比較してＰ型ベース領域１３がＮ型に反転しにくくなり、チャネルが形成されにくくなる。従って、半導体素子６０の中央部に流れる電流を、周辺部に流れる電流より減少させることができる。結果として、半導体素子６０の中心部で発生する熱を減少させることができる。なお、半導体素子６０の中心部のしきい値を上げ、且つ所望の電流容量が得られるように、ゲート絶縁膜６４ａの厚みをゲート絶縁膜６４ｂの厚みの１．５〜３．０倍に形成するのが良い。
上述したように本実施の形態の半導体素子６０によれば、ゲート絶縁膜６４の厚みを半導体素子６０の中心部で厚く、周辺部で薄く形成することによって、半導体素子６０の中心部の発熱量を周辺部と比較し減少させることができる。従って、半導体素子６０の中心部に周辺部からの熱が伝達する等によって熱が集中することを防ぐことができ、熱暴走による半導体素子の破壊を防止することができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体素子８０を、図を用いて説明する。本実施の形態の半導体素子８０が、第１の実施の形態及び第２の実施の形態の半導体素子と異なるのは、エミッタ領域の面積及びゲート絶縁膜の厚みは半導体素子の中心部と周辺部とで同じに形成されるが、ゲート絶縁膜下の不純物濃度が半導体素子の中心部と周辺部とで異なる点にある。第１の実施の形態及び第２の実施の形態の半導体素子と共通する部分については、同一の引用番号を付し、詳細な説明を省略する。
本発明の第３の実施の形態に係る半導体素子８０を、図を用いて説明する。本実施の形態の半導体素子８０が、第１の実施の形態及び第２の実施の形態の半導体素子と異なるのは、エミッタ領域の面積及びゲート絶縁膜の厚みは半導体素子の中心部と周辺部とで同じに形成されるが、ゲート絶縁膜下の不純物濃度が半導体素子の中心部と周辺部とで異なる点にある。第１の実施の形態及び第２の実施の形態の半導体素子と共通する部分については、同一の引用番号を付し、詳細な説明を省略する。
本実施の形態に係る半導体素子８０を図１１〜１３に示す。図１１は、半導体素子８０の構成例を示す平面図である。図１２は、図１１のＺ１−Ｚ１線断面図であり、図１３は図１１に示す半導体素子８０のＺ２−Ｚ２線断面図である。なお、図１１では説明の便宜のため、半導体基体８１、ゲート電極３３、Ｐ型ベース領域８３のみを図示している。
半導体素子８０は、図１１〜図１３に示すように半導体基体８１と、エミッタ電極３１と、コレクタ電極３２と、ゲート電極３３と、ゲート絶縁膜３４と、層間絶縁膜３５と、保護膜６６と、を備える。半導体基体８１は、Ｎ−型べース領域１１と、Ｐ＋型コレクタ領域１２と、Ｐ型ベース領域８３と、Ｎ＋型エミッタ領域６２と、Ｎ型バッファ領域１５と、を備える。
Ｐ型ベース領域８３は、Ｐ型の不純物が拡散されたＰ型半導体領域から構成され、図１１に示すように帯状に形成され、相互に離間し、並んで形成される。また、Ｐ型ベース領域８３は、図１２及び１３に示すようにＮ−型ベース領域１１の表面領域に形成される。本実施の形態のＰ型ベース領域８３は、半導体素子８０の中心部に形成され且つ相対的に不純物濃度が高く形成されたＰ型ベース領域８３ａと、半導体素子８０の周辺部に形成され且つ相対的に不純物濃度が低く形成されたＰ型ベース領域８３ｂとを備える。Ｐ型ベース領域８３ａの不純物濃度は、例えば８×１０１７ｃｍ−３程度に形成され、Ｐ型ベース領域８３ｂの不純物濃度は、５×１０１７ｃｍ−３程度に形成される。Ｐ型ベース領域８３ａ及びＰ型ベース領域８３ｂは、不純物濃度が異なるのみで、面積、厚み等は、図１１〜図１３に示すように半導体素子８０の中心部と周辺部とで、ほぼ同じに形成される。なお、半導体素子８０の中心部のしきい値を上げ、且つ所望の電流容量が得られるように、Ｐ型ベース領域８３ａの不純物濃度をＰ型ベース領域８３ｂの不純物濃度の１．２〜１．８倍に形成するのが良い。
このように半導体素子８０の中心部と周辺部とで、Ｐ型ベース領域８３の不純物濃度を変化させることによって、ゲート電極３３に同じ電圧が印加された際、半導体素子８０の中心部では周辺部と異なり反転層が形成されにくくなる。換言すれば、半導体素子８０の中心部の電流量が減少するため、半導体素子８０の中心部での発熱を低くすることが可能となる。従って、半導体素子８０の中心部に熱が集中することを防ぐことができ、熱暴走による素子の破壊を防止することが可能となる。
Ｎ＋型エミッタ領域６２は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ型ベース領域８３の表面領域に形成される。Ｎ＋型エミッタ領域６２は、第２の実施の形態と同様に帯状に形成されており、相互に離間し、並んで形成され、半導体素子８０の中心部と周辺部とでほぼ同じ面積に形成される。
なお、ゲート絶縁膜３４は、第２の実施の形態と異なり、図１２及び１３に示すように半導体素子８０の中心部と周辺部とで同じ厚さに形成される。
上述したように本実施の形態の半導体素子８０は、Ｐ型ベース領域８３の不純物濃度を素子の中心部で高く、素子の周辺部で低く形成することによって、ゲート電極３３に電圧が印加された際、素子中心部のＰ型ベース領域８３がＮ型に反転しにくくなる、換言すれば中心部では電流が流れにくくなる。従って、半導体素子８０の中心部は周辺部と比較して、熱が生じにくくなる。結果として、半導体素子８０の中心部に周辺部からの熱が伝達することによって熱が集中し、熱暴走が生ずることを防ぐことができる。
本発明は上述したそれぞれの実施の形態に限られず、様々な修正及び応用が可能である。例えば、上述した第１の実施の形態では、中心部のエミッタ間引き率を８０％、周辺部を６０％とする場合を例に挙げて説明したが、これに限られず完成した半導体素子に求められる性能、動作環境などに応じて間引き率を変化させることが可能である。例えば、中心部のエミッタ間引き率を７０％〜９０％、周辺部を４０％〜６０％とすることが可能である。また、周辺部と中心部の２段階でエミッタ間引き率を変化させるだけでなく、半導体素子の中心部から周辺部にかけて数段階にエミッタ間引き率を変化させる構成を採ることも可能である。
また、同様に上述した第２の実施の形態では、ゲート絶縁膜の厚みを２段階に変化させる場合を例に挙げて説明したが、これに限らず３段階以上に変化させても良い。また、第３の実施の形態でも同様に、Ｐ型ベース領域の不純物濃度を、２段階に変化させるだけでなく、３段階以上に変化させることが可能である。
上述したそれぞれの実施の形態では、半導体素子の中心部と周辺部とでエミッタ間引き率を変化させる構成と、ゲート絶縁膜の厚みを変化させる構成、Ｐ型ベース領域の不純物濃度を変化させる構成を単独で実施する場合を例に挙げて説明した。しかし、これに限られず、半導体素子に要求される性能に応じて適宜組み合わせることが可能である。
本実施の形態では、ＩＧＢＴを例に挙げて説明したが、ＩＧＢＴに限られず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等、単位セルを繰り返して配置する半導体素子に応用することが可能である。また、上述した実施の形態とは、逆導電型の半導体素子に応用することも可能である。
１０，６０，８０ 半導体素子
１１ Ｎ−型べース領域
１２ Ｐ＋型コレクタ領域
１３，８３ Ｐ型ベース領域
１４，６２ Ｎ＋型エミッタ領域
１５ Ｎ型バッファ領域
２１，６１，８１ 半導体基体
３１ エミッタ電極
３２ コレクタ電極
３３ ゲート電極
３４，６４ ゲート絶縁膜
３５ 層間絶縁膜
６６ 保護膜
１１ Ｎ−型べース領域
１２ Ｐ＋型コレクタ領域
１３，８３ Ｐ型ベース領域
１４，６２ Ｎ＋型エミッタ領域
１５ Ｎ型バッファ領域
２１，６１，８１ 半導体基体
３１ エミッタ電極
３２ コレクタ電極
３３ ゲート電極
３４，６４ ゲート絶縁膜
３５ 層間絶縁膜
６６ 保護膜
Claims (8)
- 第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される第１の電極と、を備える半導体素子であって、
前記半導体基体の中心側に、前記第３半導体領域が前記第２半導体領域に対して第１の割合で占める第１の領域が形成されており、
前記半導体基体の外周側には、前記第３半導体領域が前記第２半導体領域に対して前記第１の割合よりも大きい第２の割合で占める第２の領域が、前記第１の領域を包囲するように環状に形成されていることを特徴とする半導体素子。 - 前記第３半導体領域は複数であり、相互に離間して形成されることを特徴とする請求項１に記載の半導体素子。
- 前記第２半導体領域は帯状に形成されることを特徴とする請求項１又は２に記載の半導体素子。
- 前記第２半導体領域は複数であり、互いに離間し且つ並んで形成されることを特徴とする請求項３に記載の半導体素子。
- 前記第２半導体領域の不純物濃度は、前記半導体基体の中心部で相対的に高く、周辺部で相対的に低いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
- 前記第１の電極は、絶縁膜を介して前記第２半導体領域上に形成されており、該絶縁膜の膜厚は、前記半導体基体の中心部で相対的に厚く、周辺部で相対的に薄いことを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子。
- 第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される絶縁膜と、
前記絶縁膜上に形成される第１の電極と、を備える半導体素子であって、
前記絶縁膜は、前記半導体基体の中心領域に、第１の厚さで形成された第１の領域と、前記第１の領域よりも薄い第２の厚さで形成され、前記半導体基体の外周側に前記第１の領域を包囲するように環状に形成された第２の領域と、を備えることを特徴とする半導体素子。 - 第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記第１半導体領域と前記第３半導体領域に挟まれた前記第２半導体領域上に形成される絶縁膜と、
前記絶縁膜上に形成された第１の電極と、を備える半導体素子であって、
前記第２半導体領域は、前記半導体基体の中心側に第１の不純物濃度に形成された第１の領域と、前記第１の不純物濃度より低い第２の不純物濃度に形成され前記半導体基体の外周側に前記第１の領域を包囲するように環状に形成された第２の領域と、を備えることを特徴とする半導体素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005293802A JP4572795B2 (ja) | 2005-02-10 | 2005-10-06 | 絶縁ゲート型バイポーラトランジスタ |
| US10/591,006 US7893498B2 (en) | 2005-02-10 | 2006-01-30 | Semiconductor device |
| EP06712632.6A EP1848040B1 (en) | 2005-02-10 | 2006-01-30 | Semiconductor element |
| PCT/JP2006/301489 WO2006085448A1 (ja) | 2005-02-10 | 2006-01-30 | 半導体素子 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005034881 | 2005-02-10 | ||
| JP2005293802A JP4572795B2 (ja) | 2005-02-10 | 2005-10-06 | 絶縁ゲート型バイポーラトランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010146770A Division JP5556439B2 (ja) | 2005-02-10 | 2010-06-28 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006253636A true JP2006253636A (ja) | 2006-09-21 |
| JP4572795B2 JP4572795B2 (ja) | 2010-11-04 |
Family
ID=36793024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005293802A Active JP4572795B2 (ja) | 2005-02-10 | 2005-10-06 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7893498B2 (ja) |
| EP (1) | EP1848040B1 (ja) |
| JP (1) | JP4572795B2 (ja) |
| WO (1) | WO2006085448A1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227251A (ja) * | 2007-03-14 | 2008-09-25 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタ |
| JP2010004003A (ja) * | 2008-05-20 | 2010-01-07 | Mitsubishi Electric Corp | パワー半導体装置 |
| JP2011134950A (ja) * | 2009-12-25 | 2011-07-07 | Toyota Motor Corp | 半導体装置 |
| JP2012089565A (ja) * | 2010-10-15 | 2012-05-10 | Honda Motor Co Ltd | 半導体装置 |
| JP2013115223A (ja) * | 2011-11-29 | 2013-06-10 | Toyota Motor Corp | 半導体装置 |
| JP2019153746A (ja) * | 2018-03-06 | 2019-09-12 | 株式会社デンソー | 半導体装置 |
| WO2023084911A1 (ja) * | 2021-11-10 | 2023-05-19 | 住友電気工業株式会社 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104137244B (zh) * | 2012-02-22 | 2017-03-08 | 三菱电机株式会社 | 半导体装置 |
| JP6284336B2 (ja) * | 2013-10-17 | 2018-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10833671B2 (en) * | 2018-10-23 | 2020-11-10 | Infnieon Technologies Americas Corp. | Increasing forward biased safe operating area by source segmentation |
| US11217666B2 (en) | 2019-09-17 | 2022-01-04 | Infineon Technologies Americas Corp. | Method of increasing forward biased safe operating area using different threshold voltage segments |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180860A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
| JPH10173170A (ja) * | 1996-12-05 | 1998-06-26 | Toshiba Corp | 半導体装置 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199774A (en) | 1978-09-18 | 1980-04-22 | The Board Of Trustees Of The Leland Stanford Junior University | Monolithic semiconductor switching device |
| US5191396B1 (en) | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US4532534A (en) | 1982-09-07 | 1985-07-30 | Rca Corporation | MOSFET with perimeter channel |
| US4639762A (en) | 1984-04-30 | 1987-01-27 | Rca Corporation | MOSFET with reduced bipolar effects |
| US4860072A (en) | 1986-03-05 | 1989-08-22 | Ixys Corporation | Monolithic semiconductor device and method of manufacturing same |
| US4881106A (en) | 1988-05-23 | 1989-11-14 | Ixys Corporation | DV/DT of power MOSFETS |
| JPH0396282A (ja) | 1989-09-08 | 1991-04-22 | Fuji Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2675659B2 (ja) | 1990-08-10 | 1997-11-12 | 株式会社東芝 | 集積回路のセルレイアウト方法 |
| JP2894814B2 (ja) | 1990-09-28 | 1999-05-24 | 株式会社東芝 | スタンダード・セル方式の半導体集積回路 |
| US5237481A (en) | 1991-05-29 | 1993-08-17 | Ixys Corporation | Temperature sensing device for use in a power transistor |
| US5691218A (en) | 1993-07-01 | 1997-11-25 | Lsi Logic Corporation | Method of fabricating a programmable polysilicon gate array base cell structure |
| JP3260509B2 (ja) * | 1993-09-03 | 2002-02-25 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路装置 |
| US5973376A (en) | 1994-11-02 | 1999-10-26 | Lsi Logic Corporation | Architecture having diamond shaped or parallelogram shaped cells |
| US5557127A (en) | 1995-03-23 | 1996-09-17 | International Rectifier Corporation | Termination structure for mosgated device with reduced mask count and process for its manufacture |
| JP2723868B2 (ja) | 1995-11-02 | 1998-03-09 | 日本電気株式会社 | 半導体装置 |
| US6002153A (en) * | 1995-12-07 | 1999-12-14 | Kabushiki Kaisha Toshiba | MOS type semiconductor device with a current detecting function |
| US5631484A (en) * | 1995-12-26 | 1997-05-20 | Motorola, Inc. | Method of manufacturing a semiconductor device and termination structure |
| US6140184A (en) * | 1998-06-01 | 2000-10-31 | Motorola, Inc. | Method of changing the power dissipation across an array of transistors |
| KR100686681B1 (ko) | 1999-02-01 | 2007-02-27 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 및 불휘발성 기억 소자 |
| US6710405B2 (en) * | 2001-01-17 | 2004-03-23 | Ixys Corporation | Non-uniform power semiconductor device |
| JP4576805B2 (ja) * | 2002-11-28 | 2010-11-10 | サンケン電気株式会社 | 絶縁ゲート型半導体素子及びその製造方法 |
| JP4366938B2 (ja) | 2003-01-16 | 2009-11-18 | トヨタ自動車株式会社 | 半導体装置 |
| JP2004363327A (ja) | 2003-06-04 | 2004-12-24 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US7875936B2 (en) * | 2004-11-19 | 2011-01-25 | Stmicroelectronics, S.R.L. | Power MOS electronic device and corresponding realizing method |
-
2005
- 2005-10-06 JP JP2005293802A patent/JP4572795B2/ja active Active
-
2006
- 2006-01-30 US US10/591,006 patent/US7893498B2/en active Active
- 2006-01-30 WO PCT/JP2006/301489 patent/WO2006085448A1/ja active Application Filing
- 2006-01-30 EP EP06712632.6A patent/EP1848040B1/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180860A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
| JPH10173170A (ja) * | 1996-12-05 | 1998-06-26 | Toshiba Corp | 半導体装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227251A (ja) * | 2007-03-14 | 2008-09-25 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタ |
| JP2010004003A (ja) * | 2008-05-20 | 2010-01-07 | Mitsubishi Electric Corp | パワー半導体装置 |
| JP2011134950A (ja) * | 2009-12-25 | 2011-07-07 | Toyota Motor Corp | 半導体装置 |
| JP2012089565A (ja) * | 2010-10-15 | 2012-05-10 | Honda Motor Co Ltd | 半導体装置 |
| JP2013115223A (ja) * | 2011-11-29 | 2013-06-10 | Toyota Motor Corp | 半導体装置 |
| JP2019153746A (ja) * | 2018-03-06 | 2019-09-12 | 株式会社デンソー | 半導体装置 |
| JP7095316B2 (ja) | 2018-03-06 | 2022-07-05 | 株式会社デンソー | 半導体装置 |
| WO2023084911A1 (ja) * | 2021-11-10 | 2023-05-19 | 住友電気工業株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4572795B2 (ja) | 2010-11-04 |
| EP1848040A4 (en) | 2010-07-14 |
| WO2006085448A1 (ja) | 2006-08-17 |
| EP1848040A1 (en) | 2007-10-24 |
| EP1848040B1 (en) | 2019-05-22 |
| US20070205442A1 (en) | 2007-09-06 |
| US7893498B2 (en) | 2011-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4572795B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| WO2019069580A1 (ja) | 半導体装置 | |
| JPH08306937A (ja) | 高耐圧半導体装置 | |
| JP2007110002A (ja) | 半導体装置 | |
| JP2013115223A (ja) | 半導体装置 | |
| JP2004363327A (ja) | 半導体装置 | |
| JP2006303145A (ja) | 半導体装置 | |
| JP5644536B2 (ja) | 電力用半導体装置 | |
| JP2015222743A (ja) | 半導体装置 | |
| JP2005203548A (ja) | 半導体装置のモジュール構造 | |
| JP3432708B2 (ja) | 半導体装置と半導体モジュール | |
| JP6540563B2 (ja) | 半導体装置 | |
| JP2019140169A (ja) | 炭化珪素半導体装置 | |
| JP4857590B2 (ja) | 半導体素子 | |
| JP2007227615A (ja) | 半導体装置 | |
| JP5556439B2 (ja) | 半導体素子 | |
| JP5341435B2 (ja) | 半導体装置 | |
| JP4179292B2 (ja) | 半導体装置 | |
| JP2004273647A (ja) | 半導体素子及びその製造方法 | |
| JP2003347548A (ja) | 炭化珪素半導体装置 | |
| JP7043750B2 (ja) | ＳｉＣ－ＭＯＳＦＥＴ | |
| JP7472613B2 (ja) | 半導体装置 | |
| JP2005129747A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP5588615B2 (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JP4168444B2 (ja) | ショットキ障壁を有する半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100628 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100720 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100802 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4572795 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |