JP3617938B2 - 半導体素子 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、埋込み絶縁ゲート構造を有する電力用の半導体素子に関する。
【０００２】
【従来の技術】
ＧＴＯ等の各種サイリスタは、良く知られているようにオン状態でラッチアップするために低いオン抵抗（したがって小さいオン電圧）が実現できる反面、最大遮断電流密度は小さい。特に絶縁ゲート構造を利用してターンオフを行う絶縁ゲート付きサイリスタでは、通常のＧＴＯサイリスタに比べて電流遮断能力が低くなる。これと逆にＩＧＢＴ等は、サイリスタ構造を内蔵するがこれがラッチアップしない条件で使用するように設計されるため、最大遮断電流密度は比較的大きいが、ラッチアップしないためにオン抵抗が高い。
【０００３】
【発明が解決しようとする課題】
以上のように従来の電力用半導体素子は、低いオン抵抗を得るためにはｐｎｐｎサイリスタをラッチアップさせることが必要であり、サイリスタをラッチアップさせると電流を遮断しにくくなる、という問題があった。
【０００４】
本発明は、ラッチアップさせることなく十分に低いオン抵抗を実現することができ、またラッチアップさせないために大きな最大遮断電流密度を持たせることを可能とした埋込み絶縁ゲート型の電力用半導体素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係る電力用半導体素子は、第１導電型エミッタ領域と、この第１導電型エミッタ領域からの第１導電型キャリアの注入が実質的にチャネルを介して行われ、オン状態で導電変調を起こす高抵抗ベース領域と、この高抵抗ベース領域に第２導電型キャリアを注入する第２導電型エミッタ領域と、前記高抵抗ベース領域中の第２導電型キャリアを排出する第２導電型ドレイン領域とを備え、オン状態での前記高抵抗ベース領域内のキャリア濃度が、この高抵抗ベース領域の中心部での濃度より前記第１導電型エミッタ領域側で高濃度となる部分を有することを特徴とする。
【０００６】
また本発明に係る電力用半導体素子は、高抵抗ベース層と、この高抵抗ベース層表面に所定の間隔をもって埋め込まれた絶縁ゲートと、この絶縁ゲートで挟まれた領域内に形成された第１導電型エミッタ層と、前記絶縁ゲートにより誘起され、前記第１導電型エミッタ層から高抵抗ベース層に第１導電型キャリアを注入するチャネル領域と、前記高抵抗ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、前記絶縁ゲートにより挟まれた領域に形成され前記高抵抗ベース層から第２導電型キャリアを排出する第２導電型ドレイン層とを備え、前記第２導電型ドレイン層間の距離を２Ｃ，前記絶縁ゲートで挟まれた領域の幅を２Ｗ，前記第２導電型ドレインと高抵抗ベース層の界面から絶縁ゲート先端までの距離をＤとしたとき、
Ｘ＝｛（Ｃ−Ｗ）＋Ｄ｝／Ｗ
なる式で表されるパラメータＸが、Ｘ≧５を満足することを特徴とする。
【０００７】
【作用】
本発明によれば、注入効率を低く最適設計したエミッタ層と、微細寸法をもって配列形成される埋込み絶縁ゲート部の溝の深さと幅と間隔を最適設計することによって、寄生サイリスタ構造をラッチアップさせることなく、サイリスタ並みの低いオン抵抗が得られる。その理由は、後に詳細に説明するが、本発明の構造では、埋込みゲート電極部とこれに隣接する第２導電型ドレイン層および第１導電型エミッタ層を含めて広義のエミッタ領域と定義した時に、このエミッタ領域内での第２導電型キャリアの抵抗Ｒｐ と、溝側面に形成されるターンオンチャネルの第１導電型キャリアに対する抵抗Ｒｎ の比Ｒｐ ／Ｒｎ を４以上とすることによって、十分に大きなエミッタ注入効率が得られることになるからである。
【０００８】
パラメータＸは、第１導電型エミッタ層側の第２導電型キャリアのバイパスまたはドレイン層が互いにどれだけ離れているかを表す量であり、第１導電型エミッタ層側の高抵抗ベース層短絡抵抗が隣り合う埋込みゲート部を跨ぐ距離２Ｄ＋２（Ｃ−Ｗ）に比例し、エミッタ幅２Ｗに反比例する事から導入されたものである。このパラメータＸは、小さければ小さい程、第１導電型エミッタ層側の第２導電型キャリアの排出抵抗が小さいことを意味する。そしてＸ≧５を満たすように各部の寸法を最適化することによって、サイリスタ動作することなく十分低いオン電圧を得ることができる。
【０００９】
本発明の素子での埋込みゲートを含む広義のエミッタ注入効率γは次のように求まる。まず溝間に流れる電流を、オンＭＯＳチャネルを流れる電子電流ＩｃｈΔ［Ａ］とそれ以外の電流密度ＪＴ［Ａ／ｃｍ^２ ］に分けて考える。ただし電流密度は、素子断面からの単位奥行１ｃｍで考える。単位セルに流れる電流密度はＪ［Ａ／ｃｍ^２ ］であり、溝間隔２Ｗ［ｃｍ］，単位セルサイズ２Ｃ［ｃｍ］とし、溝内の仮想的な注入効率をγＴ とすると、
γ＝（Ｉｃｈ＋γＴ ×ＪＴ ×Ｗ×１）／（Ｉｃｈ＋ＪＴ ×Ｗ×１）… （１）
ここで、
Ｃ・Ｊ＝ＪＴ ×Ｗ×１＋Ｉｃｈ … （２）
Ｉｃｈ＝Δψ／Ｒｃｈ … （３）
ＲｃｈはオンＭＯＳチャネルの抵抗である。ΔψはオンＭＯＳチャネルの両端のポテンシャル差（深さＤの両端のポテンシャル差）であり、溝内の電流連続の式

から求まり、

となる。これら （２）〜（７） 式から、（１） 式の注入効率を求める求めることができる。そして、Ｗ，Ｄ，Ｃを最適化することにより、カソード側のエミッタ（またはソース）層の注入効率を上げなくても、広義のエミッタ領域の注入効率を上げることができる。この結果、オン時に高抵抗ベース層中に蓄積されるキャリアを増大させることができ、本来サイリスタに比べてオン状態のキャリアの蓄積の小さな（伝導変調の小さい）バイポーラトランジスタやＩＧＢＴに本発明の上述した“キャリア注入コンセプト”を適用することによって、これらの素子のオン電圧をサイリスタ並みに低くすることができる。
【００１０】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
【００１１】
図１は、本発明の第１の実施例に係る埋込み絶縁ゲート型電力用半導体素子のレイアウトであり、図２，図３，図４および図５はそれぞれ、図１のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′およびＤ−Ｄ′断面図である。
【００１２】
この絶縁ゲート型半導体素子は、高抵抗のｎ型ベース層１の一方の面にｎ型バッファ層２を介してｐ型エミッタ層３が形成されている。ｎ型ベース層１の他方の面にはｐ型ベース層４が拡散形成されている。
【００１３】
ｐ型ベース層１には、ストライプ状をなす複数本の溝５が微小間隔をもって形成されている。これらの溝５の内部には、ゲート酸化膜６を介してゲート電極７が埋込み形成されている。各溝５の間のストライプ状領域には、一本おきにｎ型ターンオフチャネル層８が形成され、このターンオフチャネル層８の表面にはｐ型ドレイン層９が形成されている。これにより、ｎ型ターンオフチャネル層８の側面が埋込みゲート電極７により制御される縦型のｐチャネルＭＯＳＦＥＴが構成されている。残りのストライプ状領域には、表面部にｎ型ソース層１０が拡散形成されている。ここで、ｎ型ソース層１０，ｐ型ベース層４，ｎ型ベース層１およびｐ型エミッタ層３により構成される寄生サイリスタ構造はラッチアップしないように、ｎ型ソース層１０は浅く拡散形成されている。
【００１４】
従ってカソード側レイアウトは、埋込みゲート電極７−ｐ型ドレイン層９−埋込みゲート電極７−ｎ型ソース層１０という配列が繰り返されたパターンとなっている。
【００１５】
第１の主電極であるカソード電極１１は、ｎ型ソース層１０，ｐ型ドレイン層９に同時にコンタクトして配設されている。ｐ型エミッタ層３には第２の主電極であるアノード電極１２が形成されている。
【００１６】
具体的な素子寸法は、例えば次の通りである。ｎ型ベース層１となる高抵抗はｎ型ウェハの厚みを４５０μｍとし、これに両側からｎ型バッファ層２を１５μｍ、ｐ型ベース層４を２μｍの深さで形成する。ｐ型ベース層４に形成する溝５は、幅，間隔共に１μｍ、深さ５μｍとする。ゲート酸化膜６は０．１μｍ以下の熱酸化膜またはＯＮＯ膜（酸化膜／窒化膜／酸化膜）とする。ｎ型ターンオフチャネル層８は、表面にｐ型ドレイン層９が形成されて実質０．５μｍのチャネル長となる。ｎ型ソース層１０は１μｍ以下、ｐ型エミッタ層３は、約４μｍの深さに拡散形成する。
【００１７】
このように構成された絶縁ゲート型半導体素子の動作は、次の通りである。ゲート電極７にカソードに対して正の電圧を与えると、ｐ型ベース層４周辺部のターンオンチャネルが導通してｎ型ソース層１０から電子がｎ型ベース層１に注入され、ＩＧＢＴ動作によってターンオンする。ゲート電極７に負の電圧を与えると、埋込みゲート部のｎ型ターンオフチャネル層８の溝側面部が反転して、ｐチャネルＭＯＳトランジスタ動作によってｐ型ベース層４のキャリアがｐ型ドレイン層９を介してカソード電極１１に吸い出され、ターンオフする。
【００１８】
この実施例の場合、素子がオン状態でも、ｎ型ソース層１０−ｐ型ベース層４−ｎ型ベース層１−ｐ型エミッタ層３により構成される寄生サイリスタはラッチアップしないように設計されており、オンチャネルが閉じれば、ｎ型ソース層１０からの電子注入は止まる。
【００１９】
この実施例によれば、単位セルサイズ４μｍ（すなわち、埋込みゲート１μｍ−ｐ型ドレイン層１μｍ−埋込みゲート部１μｍ−ｎ型ソース層１μｍ）という微細寸法として、埋込みゲート部の深さと密度を十分な大きさに設計することにより、サイリスタ動作させないにもかかわらず、十分に小さいオン抵抗が得られる。素子のオン状態でターンオフチャネルが閉じていることも、小さいオン抵抗が得られる理由になっている。またオン状態で寄生サイリスタがラッチアップせず、オフ時にはターンオフチャネルが開いて正孔のバイパスがなされるため、一旦ラッチアップさせた後にターンオフするＧＴＯサイリスタ等に比べて、最大電流遮断能力は大きい。
【００２０】
図６は、本発明の第２の実施例の埋込み絶縁ゲート型電力用半導体素子のレイアウトであり、図７，図８および図９はそれぞれ図６のＡ−Ａ′，Ｂ−Ｂ′およびＣ−Ｃ′断面図である。先の実施例と対応する部分には先の実施例と同一符号を付して詳細な説明は省略する。
【００２１】
この実施例では、周期的に配列形成される溝５がｐ型ベース層４を深く突き抜ける状態に形成されている。たとえば、ｐ型ベース層が３μｍとして、溝５は６μｍ程度とする。溝５にゲート酸化膜６を介してゲート電極７が埋込み形成される事は先の実施例と同じである。
【００２２】
またこの実施例では、溝５の間隔が先の実施例より広く、たとえば２μｍとしている。そして各溝５間のストライプ領域のすべてにｎ型ターンオフチャネル層８とｐ型ドレイン層９が溝５に接して形成され、溝５から離れた位置にｎ型ソース層１０が形成されている。ここで、ｎ型ソース層１０が、これとｐ型ベース層４，ｎ型ベース層１およびｐ型エミッタ層３との間で構成される寄生サイリスタがラッチアップしないように形成されることは、先の実施例と同様である。ただしｎ型ソース層１０とｎ型ターンオフチャネル層８とは連続している。
【００２３】
この実施例では、ｎ型ターンオフチャネル層８の下にあるｐ型ベース層４の溝５の側面部がターンオンチャネルとなっている。すなわち溝５に埋込み形成されたゲート電極７は、ターンオン用とターンオフ用を兼用しており、ターンオフ用ｐチャネルＭＯＳＦＥＴとターンオン用ｎチャネルＭＯＳＦＥＴが縦積みされた状態に形成されている。
【００２４】
この実施例の素子は、ゲート電極７に正電圧を印加して、ｐ型ベース層４の溝５側面にｎ型チャネルを形成することにより、ターンオンする。このときｎ型ソース層１０からｎ型ターンオフチャネル層８を介し、反転ｎ型チャネルを介してｎ型ベース層１に電子が注入される。ゲート電極７に負電圧または零電圧を与えて、先の実施例と同様にターンオフする。
【００２５】
この実施例によっても、先の実施例と同様の効果が得られる。
【００２６】
図１０は、本発明の第３の実施例の埋込み絶縁ゲート型電力半導体素子のレイアウトであり、図１１，図１２および図１３はそれぞれ図１０のＡ−Ａ′，Ｂ−Ｂ′およびＣ−Ｃ′断面図である。この実施例は、第２の実施例の構成を基本として、埋込みゲート電極部の幅とこれに挟まれる領域の幅の比をより大きくしたものである。
【００２７】
具体的な素子寸法は、ｎ型ベース層１となる高抵抗はｎ型ウェハの厚みを４５０μｍとし、これに両側からｎ型バッファ層２を１５μｍ、ｐ型ベース層４を２μｍの深さで形成する。ｐ型ベース層４に形成する溝５は、幅５μｍ，間隔１μｍ、深さ５μｍとする。ゲート酸化膜６は０．１μｍ以下の熱酸化膜又はＯＮＯ膜とする。ｎ型ターンオフチャネル層８は、表面にｐ型ドレイン層９が形成されて実質０．５μｍのチャネル長となる。ｎ型ソース層１０は１μｍ以下、ｐ型エミッタ層３は、約４μｍの深さに拡散形成する。
【００２８】
この実施例の素子も第２の実施例と同様の動作となる。この実施例では、素子内で埋込みゲート電極部の占める面積を、これに挟まれる領域の面積より十分大きくしている。この結果、埋込みゲート電極部を含む広義のエミッタ領域内での正孔に対する抵抗が大きくなり、その結果としてこの広義のエミッタ領域の電子注入効率が上がる。つまり、ｎ型ソース層１０領域の面積に比べて埋込みゲート電極領域の面積が大きいにも拘らず、電子電流に対する抵抗と正孔電流に対する抵抗の差によって等価的に大きな電子注入効率が得られ、低いオン抵抗が実現される。そしてｎ型ソース層１０そのものの実際の電子注入効率は低いため、ターンオフ能力はＩＧＢＴ並みに高いものとなる。
【００２９】
図１４は、第３の実施例を変形した実施例のレイアウトであり、図１５，図１６および図１７はそれぞれ、図１４のＡ−Ａ′，Ｂ−Ｂ′およびＣ−Ｃ′断面図である。この実施例では、先の実施例と異なり、溝５がｐ型ベース層４内に止まっている。
【００３０】
この実施例でも、各部の素子寸法を最適設計することによって、先の実施例と同様に、低いオン抵抗と高い電流遮断能力の両立を図ることができる。
【００３１】
図１８は、第２の実施例の素子を基本として、アノード側にも同様の埋込みゲート構造を適用した実施例の単位セル部の断面構造を示している。すなわちｎ型ベース層のカソード側の面に第２の実施例で説明したように、埋込みゲート電極７が形成され、その埋込み溝４に挟まれてｐ型ベース層，ｎ型ソース層が形成され、溝４の側面にはｎ型ターンオフチャネル層およびｐ型ドレイン層が形成されている。このカソード側と対照的に、アノード側にも溝２０が形成されてここにゲート電極２１が埋込み形成され、溝２０の間には、カソード側とは各部の導電型が逆になった拡散層が形成されている。
【００３２】
図１８には、具体的な素子寸法が示されている。またカソード側のＡ−Ａ′部分およびＢ−Ｂ′部分の不純物濃度分布を示すと、それぞれ図１９（ａ） （ｂ） のようになっている。
【００３３】
この実施例の素子では、ターンオン時、アノード側の埋込みゲート電極２１にもアノード電極に対して負の電圧が印加される。ターンオフ時はアノード側の埋込みゲート電極２１にはアノード電極に対して零または正の電圧が印加される。
【００３４】
この実施例の素子によっても、先の実施例と同様の効果が得られる。
【００３５】
ここで、本発明の埋込み絶縁ゲート型素子が大電流領域でもサイリスタ動作しないｐｎｐｎ構造を採用しながら、サイリスタ並みの低いオン抵抗が得られる理由について、シミュレーションデータを参照しながら詳細に説明する。
【００３６】
図２０は、計算に使用したモデルの１／２セルの断面図であり、図２１はその新型エミッタ構造の原理説明図である。図２０の基本はＩＧＢＴであるので、通常のサイリスタにおけるｎ型エミッタは存在しない。カソード側の電子注入はＭＯＳチャネルにより行われて、このＭＯＳＦＥＴを構成するｎ型ドレイン層がｎ型エミッタとして寄生サイリスタがラッチアップしないように、正孔電流のバイパス抵抗を十分小さく設計する。しかし正孔電流のバイパス抵抗を小さくすることは、図２０の構造をサイリスタ（またはダイオード）と比較した場合のｎ型エミッタの注入効率を低下させることと等価であり、素子のオン電圧の上昇という結果を招く。
【００３７】
この事をわかりやすく示したのが図２１である。ＭＯＳのソース層と埋込みゲートを微細寸法で配列した本発明の素子では、ＭＯＳのソース層と埋込みゲート部を含めた領域全体をエミッタ領域として考えて、その注入効率を考える方が分かり易い。即ち、図中の破線で囲んだ領域を広義のエミッタ領域と定義すると、この広義のエミッタ領域の注入効率γは、正孔電流抵抗Ｒｐ と電子電流抵抗Ｒｎ によって次のように表すことができる。
【００３８】

但し、広義のエミッタ領域端での横方向の電位分布はないものと仮定している。ここで、Ｒｐ ／Ｒｎ ＝３とすると、γ＝０．７５であり、Ｒｐ ／Ｒｎ ＝４とすると、γ＝０．８である。
【００３９】
通常のサイリスタまたはダイオードのエミッタ注入効率が０．７以上であることを考えると、図２０の埋込み絶縁ゲート構造のＩＧＢＴでも、広義のエミッタの注入効率を０．８以上にすれば、すなわちＲｐ ／Ｒｎ ＞４とすれば、サイリスタ並みのオン電圧が得られることを意味している。
【００４０】
現在の平面ゲート構造のＩＧＢＴでは、Ｒｐ ／Ｒｎ がほぼ３程度であり、Ｒｐ ／Ｒｎ ＞４にするとラッチアップ耐量が低下する。その理由は幾つかあるが、例えば、平面ゲート構造のＩＧＢＴではその構造上、横方向の電子電流抵抗と正孔電流抵抗の差をつけにくいことがある。オン状態での横方向抵抗が低く（１００Ａ／ｃｍ^２ の電流密度通電時で、約３×１０^１６／ｃｍ^３ のキャリアがあり、ｐ型ベース層による正孔横方向抵抗が減少している）、この横方向の抵抗で正孔電流抵抗を稼ごうとしても、単位面積当りのＭＯＳオンチャネル数の減少を招き、逆に電子電流抵抗を増大させる結果となり、したがって広義のエミッタの注入効率が低下してしまう。ＥＳＴなどの場合、正孔電流抵抗を稼ぐためにセルサイズを大きくするが、この方法は単位面積当りのオンチャネル数を減らすことになり、正孔電流抵抗が十分増える前に電子電流抵抗が増加してしまうので、結局広義のエミッタ領域の注入効率が上がらず、素子のオン抵抗を小さくすることが難しい。また単純に正孔電流の短絡率を下げて正孔電流抵抗を上げようとすると、ラッチアップ耐量が下がってしまう。
【００４１】
そこで、単位面積当りのＭＯＳチャネル数を増やしながら、正孔電流の短絡抵抗を下げずに、正孔電流抵抗を電子電流抵抗の４倍以上とする構造が必要になる。本発明者等の検討結果によれば、埋込みゲート構造の幅と深さ，間隔等を最適化することによって、この様な条件が実現できることが明らかになった。
【００４２】
以下に具体的なシュレーションデータを示す。先ず、計算に使用した図２０のＩＧＢＴ構造は、順阻止耐圧４５００Ｖのものであって、その素子パラメータは次の通りである。不純物濃度１×１０^１３／ｃｍ^３ ，厚さ４５０μｍのｎ型高抵抗シリコン基板を用いて、アノード側には、深さ１５μｍ、表面濃度１×１０^１６／ｃｍ^３ のｎ型バッファ層と、深さ４μｍ，表面濃度１×１０^１９／ｃｍ^３ のｐ型エミッタ層を形成している。カソード側には、深さ２μｍ，表面濃度１×１０^１７／ｃｍ^３ のｐ型ベース層と、深さ０．２μｍ，表面濃度１×１０^１９／ｃｍ^３ のｐ型ソース層を形成している。カソード側の埋込みゲート部のゲート電極は厚さ０．０５μｍのシリコン酸化膜またはＯＮＯ膜等により分離されている。
【００４３】
図２０に示すように、埋込みゲート部の深さはＤ（ｐ型ベース層からｎ型ベース層内に突き出た部分）であり、セルサイズは２Ｃ、エミッタ幅は２Ｗであり、したがって埋込みゲート部の幅とエミッタ幅の比率は、Ｗ／（Ｃ−Ｗ）である。これらの寸法Ｃ，Ｗ，Ｄと、正孔ライフタイムτｐ をパラメータとして、素子のオン電圧に与える埋込みゲート電極構造の効果を調べた。その結果が、図２２〜図２７である。
【００４４】
図２２は、セルサイズが２Ｃ＝６μｍ、エミッタ幅が２Ｗ＝１μｍ、したがって埋込みゲート部の幅が２（Ｃ−Ｗ）＝５μｍ、正孔ライフタイムがτｐ ＝τｎ ＝２．０μｓｅｃ のモデルで、埋込みゲート部の深さＤを変化させた時のアノード・カソード間電圧２．６Ｖでの素子電流密度を求めた結果である。ゲート印加電圧は＋１５Ｖ（すべてのオン電圧の計算で共通）である。
【００４５】
図２３は、エミッタ幅２Ｗ＝１μｍ、埋込みゲート部の深さＤ＝５μｍ、正孔ライフタイムτｐ ＝３０μｓｅｃ のモデルで、埋込みゲート部の幅Ｃ−Ｗを変化させた時の、アノード・カソード間電圧２．６Ｖでの素子電流密度を求めた結果である。
【００４６】
図２３に示すように、埋込みゲート部の幅が１μｍから５μｍ程度までは埋込みゲート部の幅が増加するにしたがって素子電流は急激に増加するが、１０μｍ程度で電流は頭打ちとなり、１５μｍになると素子電流は逆に減り始める。この現象は、次のように説明できる。埋込みゲート部の幅がエミッタ幅に比べて広くなると、エミッタ直下の埋込み溝側面近くの正孔電流密度が高くなり、その結果埋込み溝下部側面で電位が上昇する。この結果ＭＯＳチャネルが飽和していない状態では電子電流に対する正孔電流の比率が増加し、結果として広義のエミッタ領域の注入効率が高くなって、素子電流密度が増加する。しかし、埋込みゲート部の幅が更に広くなると、ＭＯＳチャネルが飽和すると共に、単位面積当りのＭＯＳチャネル数が減少することによって、電子電流のＭＯＳチャネル抵抗が大きくなり、素子に流れる電子電流が制限されて、エミッタ注入効率が低下し、素子電流が減少することになる。
【００４７】
また、ｐ型ベース層とｎ型エミッタ層のコンタクトをカソード短絡と考えると、埋込みゲート部の幅が広くなるとこのカソード短絡の横方向抵抗を増やすのと同じ効果（注入効率に関しては、広義のエミッタ領域内のカソード短絡率を減らしたと等価）があり、この結果注入効率が増加してオン電圧が下がる。しかし、埋込みゲート部の幅が広くなり過ぎると、単位面積当りのオンチャネル数が減少する結果、電子電流抵抗が増加するので、注入効率が低下してオン電圧が上がる。
【００４８】
図２４は、エミッタ幅２Ｗ＝１μｍ、埋込みゲート部の深さＤ＝５μｍ、正孔ライフタイムτｐ ＝２．０μｓｅｃ のモデルで、埋込みゲート部の幅Ｃ−Ｗを変化させた時のアノード・カソード間電圧２．６Ｖでの素子電流密度を求めた結果である。埋込みゲート部の幅が１μｍから５μｍ程度までは急激に電流が増えるが、１０μｍから１５μｍで頭打ちとなる。τｐ ＝３０μｓｅｃ の場合に比べて、電流が飽和する埋込みゲート部幅が広いのは、素子に流れる電流の絶対値が小さい（１／１０程度）からである。
【００４９】
図２５は、エミッタ幅２Ｗ＝１μｍ、埋込みゲート部の深さＤ＝５μｍ、正孔ライフタイムτｐ ＝２μｓｅｃ のモデルで、埋込みゲート部の幅２（Ｃ−Ｗ）が１μｍの場合（Ａ）と１５μｍの場合（Ｂ）の、アノード・カソード間順方向電圧を変化させた時の電流特性をプロットしたものである。
【００５０】
図に示すように、アノード・カソード間電圧が１３Ｖの点で電流がクロスしている。１３Ｖ以下では、埋込みゲート部の幅１５μｍのモデルの方が電流値が大きく、特に２Ｖ以下では１桁電流値が大きい。１３Ｖ以上では電流値の大きさが逆転する。
【００５１】
図２６は、図２０のＩＧＢＴ素子モデルを、先の第２の実施例の素子構造に変更した図３０の素子モデルについて、エミッタ幅２Ｗ＝３μｍ、埋込みゲート部の幅２（Ｃ−Ｗ）＝１３μｍ、埋込みゲート部の深さＤ＝１２．５μｍ、ｐ型ベース層深さ２．５μｍ、ｎ型ソース層の深さ１μｍ、ｐ型ドレイン層の深さ０．５μｍ、正孔ライフタイムτｐ ＝１．８５μｓｅｃ としたときの電流−電圧特性である。アノード・カソード間電圧が２．６Ｖの時に素子電流が１００Ａ／ｃｍ^２ となるように、τｐ が設定されている。
【００５２】
図２７は同様に、図３０のモデルでの電流密度Ｉａｋ＝５２２３［Ａ／ｃｍ^２ ］，Ｖａｋ＝２５Ｖからの抵抗負荷でのターンオフ波形である。ゲート電圧上昇率ｄＶＧ ／ｄｔ＝−３０［Ｖ／μｓｅｃ ］で、＋１５Ｖから−１５Ｖまでゲート電圧を変化させてある。
【００５３】
ちなみに、１００Ａ／ｃｍ^２ の時のエミッタ領域直下のキャリア濃度を１×１０^１６／ｃｍ^３ と仮定すると、エミッタ幅Ｗ＝１．５μｍ、埋込みゲート部の深さＤ＝１２．５μｍでの正孔電流抵抗は、
Ｒｐ ＝０．５×１２．５×１０^−４÷１．５×１０^−４＝４．２Ω… （９）
であり、電子電流抵抗をＲｎ ＝１Ωとすると、注入効率はγ＝０．８１である。
【００５４】
以上のデーから明らかなように、埋込み絶縁ゲート部を含む広義のエミッタ領域の形状寸法を最適化することによって、サイリスタ動作をさせることなく、サイリスタと同程度の低いオン抵抗を実現できることが分かる。
【００５５】
従来の方法ではエミッタ層は単一の高濃度不純物拡散層からなり、このエミッタ拡散層から高抵抗ベース層にキャリアを注入していた。本発明は、従来の単一の高濃度不純物拡散層の代わりに高抵抗ベースへのキャリア注入と排出にＭＯＳチャネルとキャリア排出の流れをコントロールする構造（即ち、キャリア排出抵抗又は拡散電流を局所的に変化させる）を使うことによって従来の高濃度不純物拡散層を使わなくとも高い注入効率を得る構造に関するものである。
【００５６】
本発明において、カソード側のｐベース短絡抵抗は、隣り合う埋込みゲート部を跨ぐ距離２Ｄ＋２（Ｃ−Ｗ）に比例し、エミッタ幅２Ｗに反比例する傾向がある。そこで、次のパラメータＸを導入する。
【００５７】

このパラメータＸは、カソード側の正孔バイパスまたはドレイン層が互いにどれだけ離れているかを表す量で、小さければ小さいほどカソード側の正孔の排出抵抗（短絡抵抗）が小さいことを意味する。
【００５８】
図２８は、このパラメータＸを横軸にとって、素子のライフタイムτｐ と前述のＤ，Ｃ，Ｗを変化させた時の素子に流れる電流密度を表したものである。白丸は、τｐ ＝３０μｓｅｃ ，Ｗ＝０．５μｍ，Ｄ＝５μｍでＣを変化させた時のもの、黒丸はτｐ ＝２μｓｅｃ ，Ｗ＝０．５μｍ，Ｃ＝１μｍでＤを変化させた時のもの、二重丸はτｐ ＝２μｓｅｃ ，Ｗ＝１．５μｍ，Ｃ＝８μｍ，Ｄ＝１５μｍの時のもの、×印はτｐ ＝２μｓｅｃ ，Ｗ＝０．４μｍｅｃ ，Ｃ＝１μｍでＤを変化させたものである。
【００５９】
順方向耐圧４５００Ｖの素子で１００Ａ／ｃｍ^２ の電流容量を確保するためには例えば、Ｗ＝０．５μｍ、Ｄ＝２μｍ、Ｃ＝１μｍとして、
Ｘ≧５
とすることが必要である。さらに図２２〜図２８のデータより、Ｗ＝０．５μｍ、Ｄ＝５μｍ、Ｃ＝１μｍのとき、Ｘ＝１１であり、Ｗ＝１．５μｍ、Ｄ＝１３．５μｍ、Ｃ＝８μｍのとき、Ｘ〜１３である。すなわち、Ｘ＞８或いはＸ＞１０、さらに好ましくは、Ｘ＞１３とすることによって、著しく特性が向上することがわかる。
【００６０】
なおこの場合のオン状態でのキャリア濃度分布を対応する断面と共に示したのが、図２９である。右側のグラフ中、実線は本発明、破線は従来例である。ＩＧＢＴ構造の場合と比べて、ｎ⁻ 型ベース層のカソード側にキャリア濃度分布のピークを持つことに本発明の特徴が見られる。オン状態でのｎ⁻ 型ベース層のキャリア濃度は、１０^１１〜１０^１８／ｃｍ^３ 、より好ましくは１×１０^１５〜１×１０^１８／ｃｍ^３ 程度となるように設計される。
【００６１】
また、寸法Ｗ，Ｄ，ＣのうちＷが小さければ小さいほど、Ｘは大きくなり、実際の素子特性は向上する。しかし、Ｄは大きくなると正孔抵抗が増すだけでなく、オンチャネルを通って高抵抗ベースに注入されるキャリアの抵抗も増大する。例えば、Ｄ＝５００μｍになると、注入キャリアの抵抗による電圧降下と排出正孔の抵抗による電圧降下が等しくなり、素子のトータルのオン電圧が高くなる。
【００６２】
また、Ｃを大きくすると、Ｗの範囲の電流密度が上り、広義のエミッタ注入効率は上るが、Ｃを大きくすることは単位面積当りのオンチャネル数を減らすことになり、Ｃを余り大きくすると実質的なオンチャネル抵抗が増大してしまう。図２８にも見られるように、Ｘ＞３０μｍ以上でその傾向が現れるから、Ｃは５００μｍ以下に設計するのが好ましい。
【００６３】
図３１は、本発明の他の実施例の埋込み絶縁ゲート型電力半導体素子のレイアウトであり、図３２および図３３はそれぞれ図３１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【００６４】
この実施例では、溝５がｎ型ベース層１に達する深さをもってｐ型ベース層４を矩形に取り囲むように形成され、さらにその中に複数本のストライプ状の溝５が周辺の溝５と連続して形成されている。溝５内にはゲート酸化膜６を介して埋込みゲート電極７が形成されている。
【００６５】
溝５の間のストライプ状領域のｐ型ベース層４内には、ｎ型ターンオフチャネル層８が形成されている。そしてこのｎ型ターンオフチャネル層８に、溝５の長手方向に沿って交互に、ｐ型ドレイン層９とｎ型ソース層１０が分散配置されて形成されている。ｐ型ドレイン層９はｎ型ターンオフチャネル層８の表面部に形成され、ｎ型ソース層１０とｎ型ターンオフチャネル層８は実際には同じ拡散層である。
【００６６】
この実施例の素子は、ｎ型エミッタ層１０の下にあるｐ型ベース層４の溝５の側面部がターンオンチャネルとなっている。またｐ型ドレイン層９下のｎ型ターンオフチャネル層８の溝５側面部がターンオフチャネルとなる。したがって先の実施例と同様に、溝５に埋込み形成されたゲート電極７がターンオン用とターンオフ用を兼ねている。
【００６７】
この実施例の素子は、埋込みゲート電極７に正電圧を印加して、ｐ型ベース層４の溝側面にｎ型チャネルを形成することにより、ターンオンする。埋込みゲート電極７に負電圧を印加すると、ｎ型ターンオフチャネル層８の溝側面部にｐ型チャネルが形成されて、先の各実施例と同様にしてターンオフする。
【００６８】
この実施例によっても、先の各実施例と同様の効果が得られる。またこの実施例の素子は、先の実施例と同様に埋込みゲート部で耐圧を担うため、ｐ型ベース層４の不純物濃度を低いものとする事ができる。たとえば、ｐ型ベース層４のピーク不純物濃度を１×１０^１６／ｃｍ^３ 程度とすることができ、これに伴ってｎ型ターンオフチャネル層８のピーク不純物濃度を１×１０^１７／ｃｍ^３ 程度とすることができる。その結果、ｎ型ターンオフチャネル層８の溝側面にｐ型チャネルを形成するに必要なしきい値はたとえば５Ｖ程度の小さいものとすることができ、小さいゲート電圧でオフ制御ができる。
【００６９】
第３４図は、本発明の別の実施例の埋込み絶縁ゲート型半導体素子のレイアウトであり、図３５および図３６はそれぞれ、図３４のＡ−Ａ′およびＢ−Ｂ′断面図である。
【００７０】
この実施例の素子は、図３１〜図３３の実施例の素子のｐ型ベース層４を省略したもので、所謂静電誘導サイリスタとなっている。ｎ型ベース層１の不純物濃度と、溝５の幅（図３５の断面に示される溝５に挟まれたｎ型ベース層１の幅）を適当な値に設定すれば、溝５に挟まれたｎ型ベース層１の部分全体の電位を埋込みゲート電極７により制御する事ができる。
【００７１】
ゲート電極７に正の電圧を印加して、溝５に挟まれたｎ型ベース層１の電位を上げると、ｎ型ソース層１０から電子が注入されて、素子はターンオンする。ゲート電極７に負の電圧を印加すると、ｎ型ターンオフチャネル層８の溝側面にｐ型チャネルが形成されて、ｎ型ベース層１のキャリアがｐ型ドレイン層９を介してカソード電極１３に排出されるようになり、素子はターンオフする。
【００７２】
図３７は、さらに別の実施例の埋込み絶縁ゲート型半導体素子のレイアウトであり、図３８および図３９はそれぞれ図３７のＡ−Ａ′およびＢ−Ｂ′断面図である。
【００７３】
この実施例は、図３１〜図３３の実施例の素子を僅かに変形したものである。複数本のストライプ状の溝５は、互いに独立しており、これらの周囲は深いｐ型ベース層４′により囲まれている。埋込みゲート部の間のｐ型ベース層４に形成されるｎ型ターンオフチャネル層８、ｐ型ドレイン層９、ｎ型ソース層１０の分布や深さ等は先の実施例と同様である。
【００７４】
図４０は、さらに別の実施例の埋込み絶縁ゲート型半導体素子のレイアウトであり、図４１および図４２はそれぞれ図４０のＡ−Ａ′およびＢ−Ｂ′断面図である。
【００７５】
この実施例は、図３４〜図３５の実施例の素子を、図３７〜図３９の実施例と同様に変形したものである。
【００７６】
これらの実施例によっても、先の各実施例と同様の効果が得られる。
【００７７】
図４２〜図４４は、図３１〜図３３の実施例を変形して、ｐ型ベース層４を埋込みゲート部より深くした実施例である。
【００７８】
図４６〜図４８は、さらに図４３〜図４５の実施例を変形して、ｎ型ターンオフチャネル層８を省略した実施例である。
【００７９】
図４９〜図５１はさらに、図４６〜図４８の構造においてｐ型べー層を省略した実施例である。
【００８０】
これらの実施例によっても、前述したように各部の形状寸法、特に埋込みゲート部の幅と間隔を最適設計して、広義のエミッタ領域の注入効率を十分に大きくして低いオン抵抗を実現することができる。
【００８１】
図５２〜図５５は、図１１〜図１４の実施例と同様の構造をＩＧＢＴに適用した実施例であ。溝５の側面に接してｎ型ソース層１０が形成され、カソード電極１はこのｎ型ソース層１０とこれらの間に露出するｐ型ベース層４に同時にコンタクトする。
【００８２】
図５６〜図５８は、同様に図３７〜図３９の構造をＩＧＢＴに適用した実施例である。
【００８３】
図５９は、図５３の変形例である。エミッタ幅２Ｗに対して埋込みゲート部の幅２（Ｃ−Ｗ）が余り広いと、溝加工の信頼性が低下する。この様な場合に本来一つでよい溝を複数個に分けて形成することにより、歩留まり向上が図られる。幅２（Ｃ−Ｗ）の中に露出するｎ型ベース層部分にはｐ型ベースやｎ型ソースは形成されない。
【００８４】
図６０〜図６２は、本発明を横型のＩＧＢＴに適用した実施例の単位セル部のレイアウトとそのＡ−Ａ′，Ｂ−Ｂ′断面図である。第１のシリコン基板２０と第２のシリコン基板２２を間に酸化膜２１を挟んで直接接着して得られたウェハの第２のシリコン基板２２側を素子領域として、これを所定厚みに加工してｎ型ベース層１とする。このｎ型ベース層１に底部酸化膜２１に達する深さの溝５が形成されここにゲート電極７１ が埋込み形成される。埋込みゲートの間にｐ型ベース層４およびｎ型ソース層１０が形成され、これらの上にはゲート酸化膜６を介して埋込みゲート電極７と連続する表面ゲート電極７２ が形成される。埋込みゲート部から所定処理離れた位置にｐ型エミッタ層３が形成されている。ｐ型エミッタ層３と埋込みゲート部の間には、ｐ⁻ 型リサーフ層２３が形成されている。
【００８５】
図６３〜図６５は、上の実施例を変形してアノード側に埋込みゲートを設けた横型のＩＧＢＴの実施例のレイアウトとそのＡ−Ａ′およびＢ−Ｂ′断面図である。素子形成側の第２の基板２２をｐ⁻ 型ベース層２４として、上の実施例と同様に溝５が形成され、これに埋込みゲート電極７１ が形成される。溝の間にｎ型ベース層１′、その中にｐ型ドレイン層３′が形成され、これらの上に上の実施例と同様に表面ゲート電極７２ が形成される。そしてドレイン領域から所定距離離れてｎ型ソース層１０′が形成される。
【００８６】
図６６〜図６８は、図１〜図５の実施例と同様の素子を横型素子として実現した実施例のレイアウトとそのＡ−Ａ′およびＢ−Ｂ′断面図である。先の実施例と対応する部分には先の実施例と同一符号を付して詳細な説明は省略する。
【００８７】
図６９〜図７１は、上の実施例の各部の導電型を逆にした実施例の素子のレイアウトとそのＡ−Ａ′およびＢ−Ｂ′断面図である。
【００８８】
図３１の実施例において、ｎ型ソース層の幅ｄ_Ｎ＋とｐ型ドレイン層の幅ｄ_Ｐ＋が略等しい状態で示されているが、ｄ_Ｎ＋＞ｄ_Ｐ＋とすればオン特性が改善され、ｄ_Ｎ＋＜ｄ_Ｐ＋とすればオフ特性が改善される。したがってこれらの幅の関係を最適設計することにより、所望の特性が得られる。このことは、図３４，図３７，図４０，図４３，図４６，図４９，図５６の素子においても同様である。
【００８９】
可制御最大電流を増すためには、ｄ_Ｎ＋をキャリア拡散長程度かそれ以下に形成することが望ましく、オン電圧を下げたいときには最小の可制御最大電流を保証できる範囲でこれを大きく形成することが望ましい。
【００９０】
以上のように本発明によれば、深い埋込み絶縁ゲート構造と、この埋込み絶縁ゲートに挟まれた幅の狭い正孔電流通路を広い間隔で形成した構造、および注入効率を小さく抑えたカソードエミッタ構造の組合わせによって、電圧駆動型の素子であってラッチアップさせることなくＧＴＯサイリスタ並の特性を実現することができる。
【００９１】
横型素子の実施例をさらにいくつか説明する。
【００９２】
図７２〜図７４は、図６６〜図６８の実施例の素子を変形した実施例である。この実施例では、ｐ型ドレイン層９が埋込みゲート７２ により挟まれた領域のみならず、埋込みゲート７２ のカソード側端部側壁にまで延在させて設けられている。
【００９３】
図７５〜図７７は、図７２〜図７４の構造を変形した実施例で、ｎ型エミッタ層８を素子底部に達しない深さに拡散形成している。
【００９４】
図７８〜８０の実施例は、第２の基板２２として、底部にｐ^＋ 型層２５を持つｐ⁻ 型基板を用いて、その表面にｎ⁻ 型ベース層１を形成した他、図７６〜図７７の実施例と同様である。
【００９５】
図８１〜図８３は、図７８〜図８０の実施例を変形したもので、埋込みゲート電極７１ の幅に比べて表面ゲート電極７２ の幅を大きく選び、埋込みゲート電極７１ により挟まれた領域から所定距離離れたカソード側に、表面ゲート電極７２ で制御されるターンオンチャネル領域およびターンオフチャネル領域を形成した実施例である。
【００９６】
図８４以下は縦型素子の他の実施例の１／２セル断面構造を示している。
【００９７】
図８４は、長い電子注入チャネルが形成される領域（幅Ｗで示す）の間の領域（幅Ｌで示す）には、図５９のような埋込みゲートを設けないようにした実施例である。
【００９８】
図８５は、図８４の素子において電子注入チャネルが形成されない領域にも埋込み絶縁ゲート構造を形成した実施例である。ゲート電極７は溝５を完全には埋め込まず複数の溝５に沿って連続的に形成されている。そしてゲート電極７が形成された素子表面に溝５を埋めて表面を平坦化するようにＣＶＤ酸化膜３１が形成されている。
【００９９】
図８６は、図８４の素子の電子注入チャネルが形成されない溝間にｐ型層３２を形成した実施例である。このｐ型層３２を設けることによって、チャネルが形成されない領域でのカソード電極１１とｎ型ベース層１間の耐圧を十分なものとすることができる。
【０１００】
図８７は、図８６の素子構造において、ゲート電極７を多結晶シリコン膜により溝５を完全には埋めないように形成して、チャネルが形成されない領域でこれに重ねてＡｌ ，Ｔｉ，Ｍｏ等の低抵抗金属ゲート３３を形成したものである。低抵抗金属ゲート３３上はポリイミド等の有機絶縁膜３４で覆っている。
【０１０１】
図８８は更に、チャネルが形成されない領域全体に溝５を形成して、この溝５に沿って多結晶シリコン・ゲート電極７を形成すると共に、溝５の底部に低抵抗金属ゲート３３を埋込み形成した実施例である。
【０１０２】
以上に説明した各実施例において、埋込みゲートで挟まれたチャネル領域に、正孔電流バイパス抵抗を大きくするために、イオン注入等による低キャリアライフタイム層、或いはｎ型ベース層より高濃度のｎ型層等を設けることも有効である。
【０１０３】
例えば図８９は、図８６の素子において、ｐ型ベース層４下にｎ型ベース層１より高濃度のｎ型層３５を設けた実施例である。また図９０は、ｐ型ベース層４の下に低キャリアライフタイム層３６を形成した実施例である。
【０１０４】
図９１は、図８７の構造を変形した実施例で、ｐ型層３２の上部にフローティングのｎ^＋ 型エミッタ層３６を形成したものである。電子注入部はｐ型ドレインがなく、ＩＧＢＴ構造となっており、ゲート電極７に正電圧を印加した時に溝５の側壁に沿ってｎ型ソース層１０からｎ^＋ 型エミッタ層３６の間にチャネルが形成されて、ｎ^＋ 型エミッタ層３６がカソード電極１１に繋がる。
【０１０５】
図９２は、同様に図８６の素子に対して、図９１と同様の変形を施した実施例である。
【０１０６】
図９３は、図８５の実施例の素子において、電子注入チャネル領域の外側の溝間に、ｐ型ベース層４と同時に形成されるｐ型層３２を設けた実施例である。更に図９４は、図９３のｐ型層３２をｐ型ベース層４とは別にこれより深く形成して、その上部にフローティングのｎ型エミッタ層３６を形成した実施例である。
【０１０７】
図９５は、図９１のｐ型層３２およびｎ^＋ 型エミッタ層３６をより深く形成して、埋込みゲート２７により制御されるターンオン・チャネルを短くした実施例である。
【０１０８】
前述した各実施例は、“独特にアレンジされたトレンチゲート電極構造による正孔バイパス抵抗を増加させ、以て電子注入効率を改善し半導体デバイスのオン抵抗を低下させる”という概念に基づいている。ここで注目すべき重要な事実は、本発明によれば、低下されたオン抵抗の達成は、本来、“正孔パイパス抵抗の増加”にこだわらなくてもよいという点である。なぜなら、キャリア注入の強化は、“正孔バイパス抵抗の増加”という思想を包含している“正孔の拡散電流と電子電流の比率を大きくする”という原理に基づいているからである。
【０１０９】
図９６は本発明の更なる実施例に係るＩＥＧＴ（ｉｎｊｅｃｔｉｏｎ−Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のレイアウトであり、図９７，図９８，図９９および図１００はそれぞれ、図９６のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′およびＤ−Ｄ′断面図である。このトランジスタ構造において、図６〜図９の実施例と同様な部分には同様な参照符号が付されている。
【０１１０】
ｎ型ソース層はｎ^＋ 型半導体層１０により構成される。これらのソース領域１０は、ｐ型ドレイン層４の表面部において、図９６に示すようにトレンチゲート電極７に直角に伸びている。これらのソース領域１０のトレンチゲート電極７と関連する断面は図９７に示す。隣合う二個のトレンチゲート電極７の各対の間に位置するｎ^＋ 型層１０は、表面絶縁層２０２ によって第一の主電極層１１から電気的に絶縁されている。
【０１１１】
図９８に示されているように、隣接するトレンチゲート電極７間では、ｎ^＋ 型層１０はｐ型ドレインとして機能するｐ^＋ 型層９と交互配列されている。図９９に示されている各トレンチゲート電極７の断面図は、図９のそれと同一である。ｐ^＋ 型ドレイン領域９のトレンチゲート電極７に直角な方向での断面図は、図１００に示されている。ここにおいて、図９７の場合と同様なマナーで、隣合う二個のトレンチゲート電極７の各対の間に位置するｐ型ドレイン層９は、上記表面絶縁層２０２ によって第一の主電極層１１から電気的に絶縁されている。このトランジスタ構造の具体的寸法は、図１〜図５のデバイスでのそれと同様でよい。
【０１１２】
本実施例におけるＩＥＧＴの動作は次の通りである。ゲート電極７にカソード電極１１に対して正極性の電圧が印加されると、ｐ型ベース層４の周辺部に位置するターンオンチャネルが導通する。電子は、ｎ型ソース層１０からｎ型ベース層１に注入され、ｎ型ベース層１に導電変調を起こす。これによりＩＥＧＴはＩＧＢＴ動作によってターンオンする。
【０１１３】
ゲート電極７にカソード電極１１に対して負極性の電圧が印加されると、上記ターンオンチャネル領域からの電子の注入は止まる。トレンチゲート部のトレンチ５に面している側面部分（溝側側面部）に、反転層が形成される。公知のｐチャネルＭＯＳトランジスタ動作によって、ｐ型ベース層４内のキャリアがｐ型ドレイン層９を介して、カソード電極１１に排出される。半導体デバイスはターンオフする。この実施例の場合、このデバイスがターンオン状態でも、ｎ型ソース層１０、ｐ型ベース層４、ｎ型ベース層１及びｐ型エミッタ層３によって構成される寄生サイリスタは、ラッチアップしないように前述の説明のように特にアレンジされている。オンチャネルが閉じれば、ｎ型ソース層１０からの電子注入は直ちに停止する。
【０１１４】
ＩＥＢＴによれば、ある一対のトレンチゲート７と、該一対のトレンチゲート電極の間に位置し且つ電極１１から絶縁されているＰ^＋ 型ドレイン層９と、この絶縁されたＰ^＋ 型ドレイン層と対応するトレンチゲート電極７を挟んで隣合い且つ電極１１とコンタクトしている他のＰ^＋ 型ドレイン層９とによって、“単位セル”が規定される。
【０１１５】
電極１１とコンタクトするｐ^＋ ドレイン層との間に、比較的幅の狭いトレンチ溝に囲まれ、電極１１と絶縁された領域を形成することで、幅の広いトレンチ溝（２Ｃ−２Ｗ）を形成するという技術的な困難を回避し、幅の広いトレンチ溝と同等の効果を上げることが可能である。
【０１１６】
複数のトレンチゲート電極７の深さと間隔，数を適切にアレンジすることにより（具体例は既に提示した）、デバイスをサイリスタ動作させないようにしつつ充分に低いオン抵抗を得ることができる。ＩＥＧＴの主電極１１のｐ型ドレイン層９への“間引かれた”コンタクトは、正孔のバイパス電流の減少、即ち減少されたオン抵抗の実現に貢献している。また、この実施例では、オン状態で寄生サイリスタがラッチアップせず、ターンオフに際してはターンオフチャネルが開いて正孔の流れのバイパス路が形成される。従って、一旦ラッチアップされた後にターンオフするように構成された現行のＧＴＯサイリスタ比べて、最大遮断電流能力は強化されている。
【０１１７】
ここで、正孔拡散電流の全電流に対する比率をアレンジすることにより大きな電子注入効率が得られる点について、説明を加える。
【０１１８】
広義のエミッタ領域（一例を図２１中に破線で囲んだ部分に示している）の不純物濃度が比較的低い場合、例えば広義のエミッタ領域の中でｎ〜ｐの伝導変調を生じる部分がある場合など、正孔の拡散電流Ｉｐ、特に縦方向（素子のアノード−カソード方向に平行に流れる拡散電流）と電子電流Ｉｎ（＝Ｉ−Ｉｐ，Ｉ：全電流）の比を大きくするような構造を広義のエミッタ領域中に設けることで、広義のエミッタ領域の注入効率を増加し、素子のオン抵抗を減少させることができる。
【０１１９】
広義のエミッタ領域に流れる正孔電流Ｊｐ（Ａ／ｃｍ^２ ）、ｎ−ベースの広義のエミッタ側キャリア濃度ｎ（ｃｍ^−３）（図２９中のｎ）とする。
【０１２０】
広義のエミッタ領域に流れる正孔電流が縦方向（Ａ−Ｋ方向）のキャリアの拡散電流のみとすると、
Ｊｐ＝２・μｐ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ） …（１２）
と表わすことができる。ここで、μｐはホール易動度、ｋはボルツマン係数、Ｔは温度である。
【０１２１】
広義のエミッタ領域の正孔の注入効率γｐは

Ｙ＝Ｗ／（Ｃ・Ｄ）とすると、
γｐ＝２（μｐ・ｋ・Ｔ・ｎ／Ｊ）・Ｙ
γｐの値は、μｐ＝５００，ｋ・Ｔ＝４．１４×１０^−２１ 、Ｊ＝１００Ａ／ｃｍ^２ とすると、

γｐは注入効率が十分低い時には
γｐ＝Ｊｐ／（Ｊｎ＋Ｊｐ）＝μｐ／（μｎ＋μｐ）＝０．３…（１７）
程度であろう。つまり、広義のエミッタ領域の注入効率が大きいとは、
γｐ＜０．３ …（１８）
ということであり、この条件を満たすＹは、
４．１４×１０^−４・Ｙ＜０．３
Ｙ＜０．３／４．１４×１０−４
Ｙ＜７．２５×１０^２ （ｃｍ^−１） …（１９）
比較的オン電圧の高い場合でｎ＝７×１０^１５の時は、
Ｙ＜１．０×１０^３ （ｃｍ^−１） …（２０）
である。
【０１２２】
つまり、パラメータＹを上記の範囲に設計することによって、カソード電極にコンタクトしている不純物拡散層の注入効率が低くても、広義のエミッタ領域の注入効率を増加できる。即ち、高抵抗ベース層のオン状態におけるキャリアの蓄積を増加させることができ、素子のオン抵抗を減少させることが可能である。
【０１２３】
このように素子をアレンジした場合、注入効率の低いカソード拡散層は高い電流制御能力、高速のスイッチングを保証し、かつ本発明の効果である広義のエミッタ領域の注入効率の増加により、低い素子オン抵抗をも同時に実現することができる。
【０１２４】
広義のエミッタ領域が図２０のようなトレンチ構造の場合、Ｙの値は前述のように図２０のＤ，Ｃ，Ｗによって決まる。
【０１２５】
また、広義のエミッタ領域内に、不純物濃度の高いところ（抵抗でＪｐが流れる）と、不純物濃度の低いところが共存する場合、広義のエミッタ領域の注入効率は、前述のパラメータＸとＹの両方を考慮する必要がある。
【０１２６】
図１００の断面構造は、図１０１に示すように変形される。ここで、ｎ^＋ 型ソース層１０は、トレンチゲート電極７が埋め込まれた各トレンチ５の両側端面に接合するように延びている。
【０１２７】
図１０２〜図１０６に示されたＩＥＧＴは、基本的に、図９６〜図１００のデバイスと図６〜図９のデバイスとの組み合わせである。言い換えれば、このＩＥＧＴは、各ｐ^＋ 型ドレイン層９は“梯子型平面形状”を持っている点で、図９６〜図１００とは特徴的に異なっている。特に、図７で説明されたｎ型ソース層１０が、ｐ^＋ 型ベース層４の表面部に形成されている。ｎ型ソース層１０中において、各トレンチ５の両上方サイド端部に接合するようにｐ型ドレイン層９はアレンジされている。ｐ型ドレイン層９は、ｎ型ソース層１０より浅い。ｐ型ドレイン層９の底部とｐ型ドレイン層４とによりサンドウィッチされたｎ型ソース層１０の部分は、図７で説明されたｎ型ターンオフチャネル層１０として機能する。２つの隣接するトレンチゲート電極７間のｎ型ソース層１０の中央部分は図２のｎ型ソース層１０に相当している。基板表面上を見ると、２つの隣接するトレンチゲート電極７間において、ｐ型ドレイン層９は、ｎ型ソース層１０を平面的に囲み、これにより梯子型の平面形状を呈する。
【０１２８】
図１０４に示されているように、ｎ型ソース層１０はｐ^＋ 型ドレイン層９より深く、従って、ここに示された断面構造に付いて見れば、ｎ型ソース層１０はｐ^＋ 型ドレイン層９を囲っている。図１０５に示された各トレンチゲート電極７の断面構造は、図９９のそれと同一である。図１０６に示されているように、ｐ^＋ 型ドレイン層９は、表面絶縁層２０２ によって“間引きされて”電極１１にコンタクトされている。
【０１２９】
本実施例のＩＥＧＴによれば、ｎ型ターンオフチャネル層の直下に位置するｐ型ベース層４のトレンチ接合側面部がターンオンチャネルとして機能する。従って、複数のトレンチゲート電極７の双方が、ターンオン駆動電極及びターンオフ駆動電極とを兼用していると言える。即ち、ターンオフ用ｐチャネルＭＯＳＦＥＴと、ターンオン用ｎチャネルＭＯＳＦＥＴとがデバイス内部で縦積みされた構造である。トレンチゲート電極７に正極性電圧が印加されると、ｐ型ベース層４の各トレンチ接合側面部にｎ型チャネルが形成され、以てデバイスをターンオンさせる。このとき、各ｎ型ソース層１０からｎ型ターンオフチャネル及び反転層形成により現われるｎ型チャネルを介してｎ型ベース層１に電子が注入される。ターンオフ動作は、トレンチゲート電極７に負極性電圧を与えることにより、図９６〜図１００の実施例２００ と同様なマナーで行われる。本実施例のＩＥＧＴによっても、図９６〜図１００の実施例と同様な効果が得られる。
【０１３０】
最後に、図６０〜図８３に開示された横型ＩＧＢＴの２つの変形例を、図１０７〜図２０２に提示する。図１０７〜図１０９の横型ＩＧＢＴ及び図１１０〜図１１２のＩＧＢＴの先の例との特徴的違いは、セル構造パラメータ“Ｃ”及び“Ｗ”の異なりが基板の厚さ方向に沿って設定された点にある。
【０１３１】
図１０８および図１０９に示されているように、中間絶縁層２１上のｎ⁻ 型上方基板の表面に、全体的に均一の矩形断面形状をもつトレンチ２２２ が形成されている。導電層２２４ はトレンチ２２２ 内に絶縁的に埋め込まれている。導電層２２４ の厚さはトレンチ２２２ の深さより大きく、従って、導電層２２４ の上半分は上方基板の表面からはみ出ている。導電層２２４ は、トレンチゲート電極として機能する。上方基板の厚さはＣである。情報基板のトレンチ部の厚さ、即ちトレンチ２２２ の底部と中間絶縁層２１とにサンドウイッチされた活性層の厚さは、図１０８に示されているように、Ｗである。このトレンチゲート電極２２４ の底部に接する部分に、電子注入用またはターンオフ用のチャネル領域が形成される。
【０１３２】
このような横型ＩＧＢＴでは、ターンオフ制御電極がＭＯＳコントロールサイリスタ（ＭＣＴ）構造となっている。図３１〜図３３の実施例でのように、ｐ型ドレイン層幅Ｄｐ及びｎ型ソース層幅Ｄｎを、もしＤｐ＜Ｄｎとすればオン特性が強化され、Ｄｐ＞Ｄｎとすればターンオフ特性が強化される。これらの層の幅関係を最適にアレンジすれば、望まれるＩＧＢＴオン／オフ特性が容易に実現できる。このＩＧＢＴの可能制御最大電流を増すためには、幅Ｄｎをキャリア拡散長程度もしくはそれ以下に形成することが望ましい。オン電圧を下げるには、可能制御最大電流の最小要求レベルを保証できる範囲で幅Ｄｎを大きくすることが望ましい。
【０１３３】
このＩＧＢＴによれば、トレンチゲート電極構造２２４ と中間絶縁膜２１とによって挟まれた幅狭な（Ｗ）正孔電流通路を広げられた間隔で形成された構造、及び注入効率が低く抑制されたカソードエミッタ構造の組み合わせによって、抑制されたラッチアップを達成しつつ現行のＧＴＯサイリスタ並にオン電圧が低められた電圧駆動型パワースイッチデバイスを実現することができる。
【０１３４】
図１１０〜図１１２の横型ＩＧＢＴは、ｎ型ホールバイパス抵抗層２２６ が追加されている点を除いて図１０７〜図１０９のそれと似ている。ホールバイパス抵抗層２２６ は、トレンチゲート電極２２４ の底部に形成されており、図１１２に示されているように、ｎ^＋ 型層１０と接している。ホールバイパス抵抗層２２６ の不純物濃度が（例えば１０^１６〜１０^２１ｃｍ^−３程度に）高ければ、ＩＧＢＴのオン特性は改善される。もしホールバイパス抵抗層２２６ の不純物濃度が（例えば１０^１３〜１０^１８ｃｍ^−３程度に）低ければ、ＩＧＢＴのオフ特性を高く維持しつつオン特性の中程度の改善が期待できる。
【０１３５】
その他本発明は、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【０１３６】
【発明の効果】
以上述べたように本発明によれば、埋込み絶縁ゲートを持つ微細セル構造で大きい電流遮断能力を実現し、しかも埋込み絶縁ゲート部の幅と間隔の設計によって寄生サイリスタをラッチアップさせることなくサイリスタ並のオン抵抗を実現した絶縁ゲート型電力用半導体素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図２】図１のＡ−Ａ′断面図。
【図３】図１のＢ−Ｂ′断面図。
【図４】図１のＣ−Ｃ′断面図。
【図５】図１のＤ−Ｄ′断面図。
【図６】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図７】図６のＡ−Ａ′断面図。
【図８】図６のＢ−Ｂ′断面図。
【図９】図６のＣ−Ｃ′断面図。
【図１０】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図１１】図１０のＡ−Ａ′断面図。
【図１２】図１０のＢ−Ｂ′断面図。
【図１３】図１０のＣ−Ｃ′断面図。
【図１４】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図１５】図１４のＡ−Ａ′断面図。
【図１６】図１４のＢ−Ｂ′断面図。
【図１７】図１４のＣ−Ｃ′断面図。
【図１８】他の実施例の絶縁ゲート型半導体素子の単位セル構造を示す断面図。
【図１９】図１８の素子のＡ−Ａ′およびＢ−Ｂ′一の不純物濃度分布を示す図。
【図２０】シミュレーションモデルの埋込み絶縁ゲート型ＩＢＧＴの断面図。
【図２１】図２０のモデルの動作原理を説明するための図、
【図２２】同モデルの埋込みゲート部の深さと電流密度の関係を示す図。
【図２３】同モデルの埋込みゲート部の幅と電流密度の関係を示す図。
【図２４】同モデルの他の条件での埋込みゲート部の幅と電流密度の関係を示す図。
【図２５】同モデルの電流−電圧特性を示す図。
【図２６】同モデルの他の条件での電流−電圧特性を示す図。
【図２７】同モデルの電流，電圧変化特性を示す図。
【図２８】パラメータＸ（Ｄ，Ｗ，Ｃ）およびキャリアライフタイムτｐ と素子の電流密度の関係を示す図。
【図２９】素子のオン状態でのキャリア濃度分布を示す図。
【図３０】同モデルを図６の実施例の素子に適用した構造を示す図。
【図３１】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図３２】図３１のＡ−Ａ′断面図。
【図３３】図３１のＢ−Ｂ′断面図。
【図３４】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図３５】図３４のＡ−Ａ′断面図。
【図３６】図３４のＢ−Ｂ′断面図。
【図３７】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図３８】図３７のＡ−Ａ′断面図。
【図３９】図３７のＢ−Ｂ′断面図。
【図４０】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図４１】図４０のＡ−Ａ′断面図。
【図４２】図４０のＢ−Ｂ′断面図。
【図４３】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図４４】図４３のＡ−Ａ′断面図。
【図４５】図４３のＢ−Ｂ′断面図。
【図４６】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図４７】図４６のＡ−Ａ′断面図。
【図４８】図４６のＢ−Ｂ′断面図。
【図４９】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図５０】図４９のＡ−Ａ′断面図。
【図５１】図４９のＢ−Ｂ′断面図。
【図５２】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図５３】図５２のＡ−Ａ′断面図。
【図５４】図５２のＢ−Ｂ′断面図。
【図５５】図５２のＣ−Ｃ′断面図。
【図５６】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図５７】図５６のＡ−Ａ′断面図。
【図５８】図５６のＢ−Ｂ′断面図。
【図５９】図５３の変形例を示す図。
【図６０】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図６１】図６０のＡ−Ａ′断面図。
【図６２】図６０のＢ−Ｂ′断面図。
【図６３】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図６４】図６３のＡ−Ａ′断面図。
【図６５】図６３のＢ−Ｂ′断面図。
【図６６】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図６７】図６６のＡ−Ａ′断面図。
【図６８】図６６のＢ−Ｂ′断面図。
【図６９】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図７０】図６９のＡ−Ａ′断面図。
【図７１】図６９のＢ−Ｂ′断面図。
【図７２】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図７３】図７２のＡ−Ａ′断面図。
【図７４】図７２のＢ−Ｂ′断面図。
【図７５】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図７６】図７５のＡ−Ａ′断面図。
【図７７】図７５のＢ−Ｂ′断面図。
【図７８】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図７９】図７８のＡ−Ａ′断面図。
【図８０】図７８のＢ−Ｂ′断面図。
【図８１】他の実施例の絶縁ゲート型半導体素子のレイアウト図。
【図８２】図８１のＡ−Ａ′断面図。
【図８３】図８１のＢ−Ｂ′断面図。
【図８４】他の実施例の１／２セル断面構造を示す図。
【図８５】他の実施例の１／２セル断面構造を示す図。
【図８６】他の実施例の１／２セル断面構造を示す図。
【図８７】他の実施例の１／２セル断面構造を示す図。
【図８８】他の実施例の１／２セル断面構造を示す図。
【図８９】他の実施例の１／２セル断面構造を示す図。
【図９０】他の実施例の１／２セル断面構造を示す図。
【図９１】他の実施例の１／２セル断面構造を示す図。
【図９２】他の実施例の１／２セル断面構造を示す図。
【図９３】他の実施例の１／２セル断面構造を示す図。
【図９４】他の実施例の１／２セル断面構造を示す図。
【図９５】他の実施例の１／２セル断面構造を示す図。
【図９６】他の実施例のＩＥＧＴのレイアウト図。
【図９７】図９６のＡ−Ａ′断面図。
【図９８】図９６のＢ−Ｂ′断面図。
【図９９】図９６のＣ−Ｃ′断面図。
【図１００】図９６のＤ−Ｄ′断面図。
【図１０１】図１００の変形例を示す断面図。
【図１０２】他の実施例のＩＥＧＴのレイアウト図。
【図１０３】図１０２のＡ−Ａ′断面図。
【図１０４】図１０２のＢ−Ｂ′断面図。
【図１０５】図１０２のＣ−Ｃ′断面図。
【図１０６】図１０２のＤ−Ｄ′断面図。
【図１０７】図６０〜図８３の横型ＩＧＢＴの変形例を示す図。
【図１０８】図６０〜図８３の横型ＩＧＢＴの変形例を示す図。
【図１０９】図６０〜図８３の横型ＩＧＢＴの変形例を示す図。
【図１１０】図６０〜図８３の横型ＩＧＢＴの変形例を示す図。
【図１１１】図６０〜図８３の横型ＩＧＢＴの変形例を示す図。
【図１１２】図６０〜図８３の横型ＩＧＢＴの変形例を示す図。
【符号の説明】
１…ｎ型ベース層、
２…ｎ型バッファ層、
３…ｐ型エミッタ層、
４…ｐ型ベース層、
５…溝、
６…ゲート酸化膜、
７…ゲート電極、
８…ｎ型ターンオフチャネル層、
９…ｐ型ドレイン層、
１０…ｎ型ソース層、
１１…カソード電極、
１２…アノード電極。

Claims (13)

1. 第２導電型エミッタ層と、
   この第２導電型エミッタ層上に形成されたベース層と、
   このベース層表面に所定の間隔をもって埋め込まれた絶縁ゲートと、
   隣接する一対の絶縁ゲートで挟まれた第１の領域のベース層表面に前記絶縁ゲートに接して形成された第２導電型拡散層と、
   前記第２導電型拡散層表面の一部に前記絶縁ゲートに接して形成された第１導電型拡散層と、
   前記第１導電型拡散層及び前記第２導電型拡散層にコンタクトする主電極と、
   隣接する別の一対の絶縁ゲートで挟まれた第２の領域のベース層上に形成された絶縁膜とを具備してなることを特徴とする半導体素子。
2. 第２導電型エミッタ層と、
   この第２導電型エミッタ層上に形成されたベース層と、
   このベース層表面に所定の間隔をもって形成された複数の溝内にそれぞれ埋め込まれた絶縁ゲートと、
   隣接する一対の絶縁ゲートで挟まれた第１の領域のベース層表面に前記絶縁ゲートに接して形成された第２導電型拡散層と、
   第２導電型拡散層表面の一部に形成された第１導電型拡散層と、
   隣接する別の一対の溝で挟まれた第２導電型拡散層表面には、前記第１導電型拡散層が形成されないことを特徴とする半導体素子。
3. 第２導電型エミッタ層と、
   この第２導電型エミッタ層上に形成された複数の溝を有するベース層と、
   隣接する一対の溝内にそれぞれ埋め込まれた絶縁ゲートと、
   隣接する一対の絶縁ゲートで挟まれた第１の領域のベース層表面に前記絶縁ゲートに接して形成された第２導電型拡散層と、
   第２導電型拡散層表面の一部に前記絶縁ゲートに接して形成された第１導電型拡散層と、
   前記第１導電型拡散層及び前記第２導電型拡散層表面にコンタクトして形成された主電極と、
   前記隣接する一対の溝とは異なる隣接する一対の溝に挟まれた第２の領域上に形成された絶縁膜とを具備してなることを特徴とする半導体素子。
4. 第２の領域の前記ベース層と前記主電極とが直接接触しないことを特徴とする請求項３記載の半導体素子。
5. 前記第２の領域の前記ベース層表面には、前記第２導電型拡散層と同じ深さを有する、第２の第２導電型拡散層が形成されていることを特徴とする請求項３または請求項４に記載の半導体素子。
6. 前記第２の領域の前記第２導電型拡散層表面には、前記第１の領域の第１導電型拡散層と同じ深さの第２の第１導電型拡散層が形成されていることを特徴とする請求項５記載の半導体素子。
7. 前記ベース層は、前記第２の領域の表面に達していることを特徴とする請求項１乃至請求項４の何れかに記載の半導体素子。
8. 第２導電型エミッタ層と、
   この第２導電型エミッタ層上に形成されたベース層と、
   このベース層に形成された複数の溝の内、隣接する一対の溝内にそれぞれ埋め込まれた絶縁ゲートと、
   隣接する一対の絶縁ゲートで挟まれた第１の領域のベース層表面に前記絶縁ゲートに接して形成された第２導電型拡散層と、
   前記第２導電型拡散層表面の一部に前記絶縁ゲートに接して形成された第１導電型拡散層と、
   前記第１導電型拡散層及び前記第２導電型拡散層にコンタクトする主電極と、
   前記隣接する一対の絶縁ゲートとは異なる隣接する一対の溝で挟まれた第２の領域のベース層上に形成された絶縁膜とを具備してなることを特徴とする半導体素子。
9. 第２導電型エミッタ層と、
   この第２導電型エミッタ層上に形成されたベース層と、
   このベース層に形成された複数の溝の内、隣接する一対の溝内にそれぞれ埋め込まれた絶縁ゲートと、
   隣接する一対の絶縁ゲートで挟まれた第１の領域のベース層表面に前記絶縁ゲートに接して形成された第２導電型拡散層と、
   第２導電型拡散層表面の一部に前記絶縁ゲートに接して形成された第１導電型拡散層と、
   前記第１導電型拡散層及び前記第２導電型拡散層表面にコンタクトして形成された主電極と、
   前記ベース層に形成された複数の溝の内、前記隣接する一対の溝とは異なる隣接する一対の溝で挟まれた第２の領域の前記ベース層上に、前記絶縁ゲートの下端部に接する深さまで形成された第２の第２導電型拡散層と、
   前記第２の領域上に形成された絶縁膜とを具備してなることを特徴とする半導体素子。
10. 前記第１の領域は複数形成され、隣接する第１の領域の間に前記第２の領域が配置されていることを特徴とする請求項１乃至請求項９の何れかに記載の半導体素子。
11. 隣接する第１の第２導電型拡散層間の距離を２Ｃ、第１の領域の幅を２Ｗ、前記第１の第２導電型拡散層と前記ベース層の界面から前記絶縁ゲート先端までの距離をＤとした時、
    Ｘ＝｛（Ｃ−Ｗ）＋Ｄ｝／Ｗ
    なる式で定義されるパラメータＸがＸ≧５を満足することを特徴とする請求項１０記載の半導体素子。
12. 第２導電型エミッタ層と、
    この第２導電型エミッタ層上に形成され、所定の間隔をもって形成された複数の溝を有するベース層と、
    前記溝内に前記溝を完全に埋め込まないように形成された絶縁ゲートと、
    前記溝内に埋め込まれた絶縁膜と、
    隣接する一対の溝で挟まれた前記ベース層表面に形成された第１導電型拡散層と、
    前記第２導電型拡散層表面の一部、且つ前記絶縁ゲートに接して形成された第２導電型拡散層と、
    隣接する別の一対の前記溝で挟まれた第２の領域には、前記第１導電型拡散層が形成されないことを特徴とする半導体素子。
13. 前記第２導電型拡散層間の距離を２Ｃ、前記第１の領域の幅を２Ｗ、前記第２導電型拡散層と前記高抵抗拡散層の界面から前記絶縁ゲート先端までの距離をＤとした時、
    Ｘ＝｛（Ｃ−Ｗ）＋Ｄ｝／Ｗ
    なる式で定義されるパラメータＸがＸ≧５を満足することを特徴とする請求項１２に記載の半導体素子。

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