JP2004247751A - 半導体素子 - Google Patents
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Abstract
【課題】大きな電流遮断能力を得ると共に、寄生サイリスタのラッチアップを防止しながらサイリスタ並の低いオン抵抗を実現した埋込み絶縁ゲート構造の電力用半導体素子を提供することを目的とする。
【解決手段】p型エミッタ層3,n型ベース層1,p型ベース層4を持つp型ベース層4側に複数のストライプ状の溝5が形成され、この溝5に絶縁ゲート電極7が埋込み形成される。p型ベース層4内には、溝5の側面に接してn型ターンオフ用チャネル層8が形成され、その表面にp型ドレイン層9が形成される。p型ベース層4には、サイリスタがラッチアップしないように浅く拡散形成されたn型ソース層10が設けられ、カソード電極11はp型ドレイン層9とn型ソース層10に同時にコンタクトして形成される。
【選択図】 図1
【解決手段】p型エミッタ層3,n型ベース層1,p型ベース層4を持つp型ベース層4側に複数のストライプ状の溝5が形成され、この溝5に絶縁ゲート電極7が埋込み形成される。p型ベース層4内には、溝5の側面に接してn型ターンオフ用チャネル層8が形成され、その表面にp型ドレイン層9が形成される。p型ベース層4には、サイリスタがラッチアップしないように浅く拡散形成されたn型ソース層10が設けられ、カソード電極11はp型ドレイン層9とn型ソース層10に同時にコンタクトして形成される。
【選択図】 図1
Description
本発明は、埋込み絶縁ゲート構造を有する電力用の半導体素子に関する。
GTO等の各種サイリスタは、良く知られているようにオン状態でラッチアップするために低いオン抵抗(したがって小さいオン電圧)が実現できる反面、最大遮断電流密度は小さい。特に絶縁ゲート構造を利用してターンオフを行う絶縁ゲート付きサイリスタでは、通常のGTOサイリスタに比べて電流遮断能力が低くなる。これと逆にIGBT等は、サイリスタ構造を内蔵するがこれがラッチアップしない条件で使用するように設計されるため、最大遮断電流密度は比較的大きいが、ラッチアップしないためにオン抵抗が高い。
以上のように従来の電力用半導体素子は、低いオン抵抗を得るためにはpnpnサイリスタをラッチアップさせることが必要であり、サイリスタをラッチアップさせると電流を遮断しにくくなる、という問題があった。
本発明は、ラッチアップさせることなく十分に低いオン抵抗を実現することができ、またラッチアップさせないために大きな最大遮断電流密度を持たせることを可能とした埋込み絶縁ゲート型の電力用半導体素子を提供することを目的とする。
本発明に係る電力用半導体素子は、第1導電型エミッタ領域と、この第1導電型エミッタ領域からの第1導電型キャリアの注入が実質的にチャネルを介して行われ、オン状態で導電変調を起こす高抵抗ベース領域と、この高抵抗ベース領域に第2導電型キャリアを注入する第2導電型エミッタ領域と、前記高抵抗ベース領域中の第2導電型キャリアを排出する第2導電型ドレイン領域とを備え、オン状態での前記高抵抗ベース領域内のキャリア濃度が、この高抵抗ベース領域の中心部での濃度より前記第1導電型エミッタ領域側で高濃度となる部分を有することを特徴とする。
また本発明に係る電力用半導体素子は、高抵抗ベース層と、この高抵抗ベース層表面に所定の間隔をもって埋め込まれた絶縁ゲートと、この絶縁ゲートで挟まれた領域内に形成された第1導電型エミッタ層と、前記絶縁ゲートにより誘起され、前記第1導電型エミッタ層から高抵抗ベース層に第1導電型キャリアを注入するチャネル領域と、前記高抵抗ベース層に第2導電型キャリアを注入する第2導電型エミッタ層と、前記絶縁ゲートにより挟まれた領域に形成され前記高抵抗ベース層から第2導電型キャリアを排出する第2導電型ドレイン層とを備え、前記第2導電型ドレイン層間の距離を2C,前記絶縁ゲートで挟まれた領域の幅を2W,前記第2導電型ドレインと高抵抗ベース層の界面から絶縁ゲート先端までの距離をDとしたとき、
X={(C−W)+D}/W
なる式で表されるパラメータXが、X≧5を満足することを特徴とする。
X={(C−W)+D}/W
なる式で表されるパラメータXが、X≧5を満足することを特徴とする。
[作用]
本発明によれば、注入効率を低く最適設計したエミッタ層と、微細寸法をもって配列形成される埋込み絶縁ゲート部の溝の深さと幅と間隔を最適設計することによって、寄生サイリスタ構造をラッチアップさせることなく、サイリスタ並みの低いオン抵抗が得られる。その理由は、後に詳細に説明するが、本発明の構造では、埋込みゲート電極部とこれに隣接する第2導電型ドレイン層および第1導電型エミッタ層を含めて広義のエミッタ領域と定義した時に、このエミッタ領域内での第2導電型キャリアの抵抗Rp と、溝側面に形成されるターンオンチャネルの第1導電型キャリアに対する抵抗Rn の比Rp /Rn を4以上とすることによって、十分に大きなエミッタ注入効率が得られることになるからである。
本発明によれば、注入効率を低く最適設計したエミッタ層と、微細寸法をもって配列形成される埋込み絶縁ゲート部の溝の深さと幅と間隔を最適設計することによって、寄生サイリスタ構造をラッチアップさせることなく、サイリスタ並みの低いオン抵抗が得られる。その理由は、後に詳細に説明するが、本発明の構造では、埋込みゲート電極部とこれに隣接する第2導電型ドレイン層および第1導電型エミッタ層を含めて広義のエミッタ領域と定義した時に、このエミッタ領域内での第2導電型キャリアの抵抗Rp と、溝側面に形成されるターンオンチャネルの第1導電型キャリアに対する抵抗Rn の比Rp /Rn を4以上とすることによって、十分に大きなエミッタ注入効率が得られることになるからである。
パラメータXは、第1導電型エミッタ層側の第2導電型キャリアのバイパスまたはドレイン層が互いにどれだけ離れているかを表す量であり、第1導電型エミッタ層側の高抵抗ベース層短絡抵抗が隣り合う埋込みゲート部を跨ぐ距離2D+2(C−W)に比例し、エミッタ幅2Wに反比例する事から導入されたものである。このパラメータXは、小さければ小さい程、第1導電型エミッタ層側の第2導電型キャリアの排出抵抗が小さいことを意味する。そしてX≧5を満たすように各部の寸法を最適化することによって、サイリスタ動作することなく十分低いオン電圧を得ることができる。
本発明の素子での埋込みゲートを含む広義のエミッタ注入効率γは次のように求まる。まず溝間に流れる電流を、オンMOSチャネルを流れる電子電流Ich [A]とそれ以外の電流密度JT [A/cm2 ]に分けて考える。ただし電流密度は、素子断面からの単位奥行1cmで考える。単位セルに流れる電流密度はJ[A/cm2 ]であり、溝間隔2W[cm],単位セルサイズ2C[cm]とし、溝内の仮想的な注入効率をγT とすると、
γ=(Ich+γT ×JT ×W×1)/(Ich+JT ×W×1) … (1)
ここで、
C・J=JT ×W×1+Ich … (2)
Ich=Δψ/Rch … (3)
RchはオンMOSチャネルの抵抗である。ΔψはオンMOSチャネルの両端のポテンシャル差(深さDの両端のポテンシャル差)であり、溝内の電流連続の式
Jp =(1−γT )JT
=−kTμp (dn/dx)−qμp ・n(dψ/dx) … (4)
Jn =γT JT
=kTμn (dn/dx)−qμn ・n(dψ/dx) … (5)
から求まり、
Δψ=(kT/q)×
{μn (1−γT)+μp γT}/{μn (1−γT)−μp γT}
×[log (n)−log {n−(dn/dx)D}] … (6)
dn/dx=−(JT/2kT){(1−γT)/μp −γT/μn} … (7)
となる。これら (2)〜(7) 式から、(1) 式の注入効率を求める求めることができる。そして、W,D,Cを最適化することにより、カソード側のエミッタ(またはソース)層の注入効率を上げなくても、広義のエミッタ領域の注入効率を上げることができる。この結果、オン時に高抵抗ベース層中に蓄積されるキャリアを増大させることができ、本来サイリスタに比べてオン状態のキャリアの蓄積の小さな(伝導変調の小さい)バイポーラトランジスタやIGBTに本発明の上述した“キャリア注入コンセプト”を適用することによって、これらの素子のオン電圧をサイリスタ並みに低くすることができる。
γ=(Ich+γT ×JT ×W×1)/(Ich+JT ×W×1) … (1)
ここで、
C・J=JT ×W×1+Ich … (2)
Ich=Δψ/Rch … (3)
RchはオンMOSチャネルの抵抗である。ΔψはオンMOSチャネルの両端のポテンシャル差(深さDの両端のポテンシャル差)であり、溝内の電流連続の式
Jp =(1−γT )JT
=−kTμp (dn/dx)−qμp ・n(dψ/dx) … (4)
Jn =γT JT
=kTμn (dn/dx)−qμn ・n(dψ/dx) … (5)
から求まり、
Δψ=(kT/q)×
{μn (1−γT)+μp γT}/{μn (1−γT)−μp γT}
×[log (n)−log {n−(dn/dx)D}] … (6)
dn/dx=−(JT/2kT){(1−γT)/μp −γT/μn} … (7)
となる。これら (2)〜(7) 式から、(1) 式の注入効率を求める求めることができる。そして、W,D,Cを最適化することにより、カソード側のエミッタ(またはソース)層の注入効率を上げなくても、広義のエミッタ領域の注入効率を上げることができる。この結果、オン時に高抵抗ベース層中に蓄積されるキャリアを増大させることができ、本来サイリスタに比べてオン状態のキャリアの蓄積の小さな(伝導変調の小さい)バイポーラトランジスタやIGBTに本発明の上述した“キャリア注入コンセプト”を適用することによって、これらの素子のオン電圧をサイリスタ並みに低くすることができる。
以上述べたように本発明によれば、埋込み絶縁ゲートを持つ微細セル構造で大きい電流遮断能力を実現し、しかも埋込み絶縁ゲート部の幅と間隔の設計によって寄生サイリスタをラッチアップさせることなくサイリスタ並のオン抵抗を実現した絶縁ゲート型電力用半導体素子を得ることができる。
以下、図面を参照しながら本発明の実施例を説明する。
図1は、本発明の第1の実施例に係る埋込み絶縁ゲート型電力用半導体素子のレイアウトであり、図2,図3,図4および図5はそれぞれ、図1のA−A′,B−B′,C−C′およびD−D′断面図である。
この絶縁ゲート型半導体素子は、高抵抗のn型ベース層1の一方の面にn型バッファ層2を介してp型エミッタ層3が形成されている。n型ベース層1の他方の面にはp型ベース層4が拡散形成されている。
p型ベース層1には、ストライプ状をなす複数本の溝5が微小間隔をもって形成されている。これらの溝5の内部には、ゲート酸化膜6を介してゲート電極7が埋込み形成されている。各溝5の間のストライプ状領域には、一本おきにn型ターンオフチャネル層8が形成され、このターンオフチャネル層8の表面にはp型ドレイン層9が形成されている。これにより、n型ターンオフチャネル層8の側面が埋込みゲート電極7により制御される縦型のpチャネルMOSFETが構成されている。残りのストライプ状領域には、表面部にn型ソース層10が拡散形成されている。ここで、n型ソース層10,p型ベース層4,n型ベース層1およびp型エミッタ層3により構成される寄生サイリスタ構造はラッチアップしないように、n型ソース層10は浅く拡散形成されている。
従ってカソード側レイアウトは、埋込みゲート電極7−p型ドレイン層9−埋込みゲート電極7−n型ソース層10という配列が繰り返されたパターンとなっている。
第1の主電極であるカソード電極11は、n型ソース層10,p型ドレイン層9に同時にコンタクトして配設されている。p型エミッタ層3には第2の主電極であるアノード電極12が形成されている。
具体的な素子寸法は、例えば次の通りである。n型ベース層1となる高抵抗はn型ウェハの厚みを450μm とし、これに両側からn型バッファ層2を15μm 、p型ベース層4を2μm の深さで形成する。p型ベース層4に形成する溝5は、幅,間隔共に1μm 、深さ5μm とする。ゲート酸化膜6は0.1μm 以下の熱酸化膜またはONO膜(酸化膜/窒化膜/酸化膜)とする。n型ターンオフチャネル層8は、表面にp型ドレイン層9が形成されて実質0.5μm のチャネル長となる。n型ソース層10は1μm 以下、p型エミッタ層3は、約4μm の深さに拡散形成する。
このように構成された絶縁ゲート型半導体素子の動作は、次の通りである。ゲート電極7にカソードに対して正の電圧を与えると、p型ベース層4周辺部のターンオンチャネルが導通してn型ソース層10から電子がn型ベース層1に注入され、IGBT動作によってターンオンする。ゲート電極7に負の電圧を与えると、埋込みゲート部のn型ターンオフチャネル層8の溝側面部が反転して、pチャネルMOSトランジスタ動作によってp型ベース層4のキャリアがp型ドレイン層9を介してカソード電極11に吸い出され、ターンオフする。
この実施例の場合、素子がオン状態でも、n型ソース層10−p型ベース層4−n型ベース層1−p型エミッタ層3により構成される寄生サイリスタはラッチアップしないように設計されており、オンチャネルが閉じれば、n型ソース層10からの電子注入は止まる。
この実施例によれば、単位セルサイズ4μm (すなわち、埋込みゲート1μm −p型ドレイン層1μm −埋込みゲート部1μm −n型ソース層1μm )という微細寸法として、埋込みゲート部の深さと密度を十分な大きさに設計することにより、サイリスタ動作させないにもかかわらず、十分に小さいオン抵抗が得られる。素子のオン状態でターンオフチャネルが閉じていることも、小さいオン抵抗が得られる理由になっている。またオン状態で寄生サイリスタがラッチアップせず、オフ時にはターンオフチャネルが開いて正孔のバイパスがなされるため、一旦ラッチアップさせた後にターンオフするGTOサイリスタ等に比べて、最大電流遮断能力は大きい。
図6は、本発明の第2の実施例の埋込み絶縁ゲート型電力用半導体素子のレイアウトであり、図7,図8および図9はそれぞれ図6のA−A′,B−B′およびC−C′断面図である。先の実施例と対応する部分には先の実施例と同一符号を付して詳細な説明は省略する。
この実施例では、周期的に配列形成される溝5がp型ベース層4を深く突き抜ける状態に形成されている。たとえば、p型ベース層が3μm として、溝5は6μm 程度とする。溝5にゲート酸化膜6を介してゲート電極7が埋込み形成される事は先の実施例と同じである。
またこの実施例では、溝5の間隔が先の実施例より広く、たとえば2μm としている。そして各溝5間のストライプ領域のすべてにn型ターンオフチャネル層8とp型ドレイン層9が溝5に接して形成され、溝5から離れた位置にn型ソース層10が形成されている。ここで、n型ソース層10が、これとp型ベース層4,n型ベース層1およびp型エミッタ層3との間で構成される寄生サイリスタがラッチアップしないように形成されることは、先の実施例と同様である。ただしn型ソース層10とn型ターンオフチャネル層8とは連続している。
この実施例では、n型ターンオフチャネル層8の下にあるp型ベース層4の溝5の側面部がターンオンチャネルとなっている。すなわち溝5に埋込み形成されたゲート電極7は、ターンオン用とターンオフ用を兼用しており、ターンオフ用pチャネルMOSFETとターンオン用nチャネルMOSFETが縦積みされた状態に形成されている。
この実施例の素子は、ゲート電極7に正電圧を印加して、p型ベース層4の溝5側面にn型チャネルを形成することにより、ターンオンする。このときn型ソース層10からn型ターンオフチャネル層8を介し、反転n型チャネルを介してn型ベース層1に電子が注入される。ゲート電極7に負電圧または零電圧を与えて、先の実施例と同様にターンオフする。
この実施例によっても、先の実施例と同様の効果が得られる。
図10は、本発明の第3の実施例の埋込み絶縁ゲート型電力半導体素子のレイアウトであり、図11,図12および図13はそれぞれ図10のA−A′,B−B′およびC−C′断面図である。この実施例は、第2の実施例の構成を基本として、埋込みゲート電極部の幅とこれに挟まれる領域の幅の比をより大きくしたものである。
具体的な素子寸法は、n型ベース層1となる高抵抗はn型ウェハの厚みを450μm とし、これに両側からn型バッファ層2を15μm 、p型ベース層4を2μm の深さで形成する。p型ベース層4に形成する溝5は、幅5μm ,間隔1μm 、深さ5μm とする。ゲート酸化膜6は0.1μm 以下のの熱酸化膜又はONO膜とする。n型ターンオフチャネル層8は、表面にp型ドレイン層9が形成されて実質0.5μm のチャネル長となる。n型ソース層10は1μm 以下、p型エミッタ層3は、約4μm の深さに拡散形成する。
この実施例の素子も第2の実施例と同様の動作となる。この実施例では、素子内で埋込みゲート電極部の占める面積を、これに挟まれる領域の面積より十分大きくしている。この結果、埋込みゲート電極部を含む広義のエミッタ領域内での正孔に対する抵抗が大きくなり、その結果としてこの広義のエミッタ領域の電子注入効率が上がる。つまり、n型ソース層10領域の面積に比べて埋込みゲート電極領域の面積が大きいにも拘らず、電子電流に対する抵抗と正孔電流に対する抵抗の差によって等価的に大きな電子注入効率が得られ、低いオン抵抗が実現される。そしてn型ソース層10そのものの実際の電子注入効率は低いため、ターンオフ能力はIGBT並みに高いものとなる。
図14は、第3の実施例を変形した実施例のレイアウトであり、図15,図16および図17はそれぞれ、図14のA−A′,B−B′およびC−C′断面図である。この実施例では、先の実施例と異なり、溝5がp型ベース層4内に止まっている。
この実施例でも、各部の素子寸法を最適設計することによって、先の実施例と同様に、低いオン抵抗と高い電流遮断能力の両立を図ることができる。
図18は、第2の実施例の素子を基本として、アノード側にも同様の埋込みゲート構造を適用した実施例の単位セル部の断面構造を示している。すなわちn型ベース層のカソード側の面に第2の実施例で説明したように、埋込みゲート電極7が形成され、その埋込み溝4に挟まれてp型ベース層,n型ソース層が形成され、溝4の側面にはn型ターンオフチャネル層およびp型ドレイン層が形成されている。このカソード側と対照的に、アノード側にも溝20が形成されてここにゲート電極21が埋込み形成され、溝20の間には、カソード側とは各部の導電型が逆になった拡散層が形成されている。
図18には、具体的な素子寸法が示されている。またカソード側のA−A′部分およびB−B′部分の不純物濃度分布を示すと、それぞれ図19(a) (b) のようになっている。
この実施例の素子では、ターンオン時、アノード側の埋込みゲート電極21にもアノード電極に対して負の電圧が印加される。ターンオフ時はアノード側の埋込みゲート電極21にはアノード電極に対して零または正の電圧が印加される。 この実施例の素子によっても、先の実施例と同様の効果が得られる。
ここで、本発明の埋込み絶縁ゲート型素子が大電流領域でもサイリスタ動作しないpnpn構造を採用しながら、サイリスタ並みの低いオン抵抗が得られる理由について、シミュレーションデータを参照しながら詳細に説明する。
図20は、計算に使用したモデルの1/2セルの断面図であり、図21はその新型エミッタ構造の原理説明図である。図20の基本はIGBTであるので、通常のサイリスタにおけるn型エミッタは存在しない。カソード側の電子注入はMOSチャネルにより行われて、このMOSFETを構成するn型ドレイン層がn型エミッタとして寄生サイリスタがラッチアップしないように、正孔電流のバイパス抵抗を十分小さく設計する。しかし正孔電流のバイパス抵抗を小さくすることは、図20の構造をサイリスタ(またはダイオード)と比較した場合のn型エミッタの注入効率を低下させることと等価であり、素子のオン電圧の上昇という結果を招く。
この事をわかりやすく示したのが図21である。MOSのソース層と埋込みゲートを微細寸法で配列した本発明の素子では、MOSのソース層と埋込みゲート部を含めた領域全体をエミッタ領域として考えて、その注入効率を考える方が分かり易い。即ち、図中の破線で囲んだ領域を広義のエミッタ領域と定義すると、この広義のエミッタ領域の注入効率γは、正孔電流抵抗Rp と電子電流抵抗Rn によって次のように表すことができる。
γ=Jn /(Jn +Jp )
=(Rp /Rn )/{1+(Rp /Rn )} … (8)
但し、広義のエミッタ領域端での横方向の電位分布はないものと仮定している。 ここで、Rp /Rn =3とすると、γ=0.75であり、Rp /Rn =4とすると、γ=0.8である。
=(Rp /Rn )/{1+(Rp /Rn )} … (8)
但し、広義のエミッタ領域端での横方向の電位分布はないものと仮定している。 ここで、Rp /Rn =3とすると、γ=0.75であり、Rp /Rn =4とすると、γ=0.8である。
通常のサイリスタまたはダイオードのエミッタ注入効率が0.7以上であることを考えると、図20の埋込み絶縁ゲート構造のIGBTでも、広義のエミッタの注入効率を0.8以上にすれば、すなわちRp /Rn >4とすれば、サイリスタ並みのオン電圧が得られることを意味している。
現在の平面ゲート構造のIGBTでは、Rp /Rn がほぼ3程度であり、Rp /Rn >4にするとラッチアップ耐量が低下する。その理由は幾つかあるが、例えば、平面ゲート構造のIGBTではその構造上、横方向の電子電流抵抗と正孔電流抵抗の差をつけにくいことがある。オン状態での横方向抵抗が低く(100A/cm2 の電流密度通電時で、約3×1016/cm3 のキャリアがあり、p型ベース層による正孔横方向抵抗が減少している)、この横方向の抵抗で正孔電流抵抗を稼ごうとしても、単位面積当りのMOSオンチャネル数の減少を招き、逆に電子電流抵抗を増大させる結果となり、したがって広義のエミッタの注入効率が低下してしまう。ESTなどの場合、正孔電流抵抗を稼ぐためにセルサイズを大きくするが、この方法は単位面積当りのオンチャネル数を減らすことになり、正孔電流抵抗が十分増える前に電子電流抵抗が増加してしまうので、結局広義のエミッタ領域の注入効率が上がらず、素子のオン抵抗を小さくすることが難しい。また単純に正孔電流の短絡率を下げて正孔電流抵抗を上げようとすると、ラッチアップ耐量が下がってしまう。
そこで、単位面積当りのMOSチャネル数を増やしながら、正孔電流の短絡抵抗を下げずに、正孔電流抵抗を電子電流抵抗の4倍以上とする構造が必要になる。本発明者等の検討結果によれば、埋込みゲート構造の幅と深さ,間隔等を最適化することによって、この様な条件が実現できることが明らかになった。
以下に具体的なシュレーションデータを示す。先ず、計算に使用した図20のIGBT構造は、順阻止耐圧4500Vのものであって、その素子パラメータは次の通りである。不純物濃度1×1013/cm3 ,厚さ450μm のn型高抵抗シリコン基板を用いて、アノード側には、深さ15μm 、表面濃度1×1016/cm3 のn型バッファ層と、深さ4μm ,表面濃度1×1019/cm3 のp型エミッタ層を形成している。カソード側には、深さ2μm ,表面濃度1×1017/cm3 のp型ベース層と、深さ0.2μm ,表面濃度1×1019/cm3 のp型ソース層を形成している。カソード側の埋込みゲート部のゲート電極は厚さ0.05μm のシリコン酸化膜またはONO膜等により分離されている。
図20に示すように、埋込みゲート部の深さはD(p型ベース層からn型ベース層内に突き出た部分)であり、セルサイズは2C、エミッタ幅は2Wであり、したがって埋込みゲート部の幅とエミッタ幅の比率は、W/(C−W)である。これらの寸法C,W,Dと、正孔ライフタイムτp をパラメータとして、素子のオン電圧に与える埋込みゲート電極構造の効果を調べた。その結果が、図22〜図27である。
図22は、セルサイズが2C=6μm 、エミッタ幅が2W=1μm 、したがって埋込みゲート部の幅が2(C−W)=5μm 、正孔ライフタイムがτp =τn=2.0μsec のモデルで、埋込みゲート部の深さDを変化させた時のアノード・カソード間電圧2.6Vでの素子電流密度を求めた結果である。ゲート印加電圧は+15V(すべてのオン電圧の計算で共通)である。
図23は、エミッタ幅2W=1μm 、埋込みゲート部の深さD=5μm 、正孔ライフタイムτp =30μsec のモデルで、埋込みゲート部の幅C−Wを変化させた時の、アノード・カソード間電圧2.6Vでの素子電流密度を求めた結果である。
図23に示すように、埋込みゲート部の幅が1μm から5μm 程度までは埋込みゲート部の幅が増加するにしたがって素子電流は急激に増加するが、10μm 程度で電流は頭打ちとなり、15μm になると素子電流は逆に減り始める。この現象は、次のように説明できる。埋込みゲート部の幅がエミッタ幅に比べて広くなると、エミッタ直下の埋込み溝側面近くの正孔電流密度が高くなり、その結果埋込み溝下部側面で電位が上昇する。この結果MOSチャネルが飽和していない状態では電子電流に対する正孔電流の比率が増加し、結果として広義のエミッタ領域の注入効率が高くなって、素子電流密度が増加する。しかし、埋込みゲート部の幅が更に広くなると、MOSチャネルが飽和すると共に、単位面積当りのMOSチャネル数が減少することによって、電子電流のMOSチャネル抵抗が大きくなり、素子に流れる電子電流が制限されて、エミッタ注入効率が低下し、素子電流が減少することになる。
また、p型ベース層とn型エミッタ層のコンタクトをカソード短絡と考えると、埋込みゲート部の幅が広くなるとこのカソード短絡の横方向抵抗を増やすのと同じ効果(注入効率に関しては、広義のエミッタ領域内のカソード短絡率を減らしたと等価)があり、この結果注入効率が増加してオン電圧が下がる。しかし、埋込みゲート部の幅が広くなり過ぎると、単位面積当りのオンチャネル数が減少する結果、電子電流抵抗が増加するので、注入効率が低下してオン電圧が上がる。
図24は、エミッタ幅2W=1μm 、埋込みゲート部の深さD=5μm 、正孔ライフタイムτp =2.0μsec のモデルで、埋込みゲート部の幅C−Wを変化させた時のアノード・カソード間電圧2.6Vでの素子電流密度を求めた結果である。埋込みゲート部の幅が1μm から5μm 程度までは急激に電流が増えるが、10μm から15μm で頭打ちとなる。τp =30μsec の場合に比べて、電流が飽和する埋込みゲート部幅が広いのは、素子に流れる電流の絶対値が小さい(1/10程度)からである。
図25は、エミッタ幅2W=1μm 、埋込みゲート部の深さD=5μm 、正孔ライフタイムτp =2μsec のモデルで、埋込みゲート部の幅2(C−W)が1μm の場合(A)と15μm の場合(B)の、アノード・カソード間順方向電圧を変化させた時の電流特性をプロットしたものである。
図に示すように、アノード・カソード間電圧が13Vの点で電流がクロスしている。13V以下では、埋込みゲート部の幅15μm のモデルの方が電流値が大きく、特に2V以下では1桁電流値が大きい。13V以上では電流値の大きさが逆転する。
図26は、図20のIGBT素子モデルを、先の第2の実施例の素子構造に変更した図30の素子モデルについて、エミッタ幅2W=3μm 、埋込みゲート部の幅2(C−W)=13μm 、埋込みゲート部の深さD=12.5μm 、p型ベース層深さ2.5μm 、n型ソース層の深さ1μm 、p型ドレイン層の深さ0.5μm 、正孔ライフタイムτp =1.85μsec としたときの電流−電圧特性である。アノード・カソード間電圧が2.6Vの時に素子電流が100A/cm2 となるように、τp が設定されている。
図27は同様に、図30のモデルでの電流密度Iak=5223[A/cm2 ],Vak=25Vからの抵抗負荷でのターンオフ波形である。ゲート電圧上昇率dVG /dt=−30[V/μsec ]で、+15Vから−15Vまでゲート電圧を変化させてある。
ちなみに、100A/cm2 の時のエミッタ領域直下のキャリア濃度を1×1016/cm3 と仮定すると、エミッタ幅W=1.5μm 、埋込みゲート部の深さD=12.5μm での正孔電流抵抗は、
Rp =0.5×12.5×10-4÷1.5×10-4 =4.2Ω … (9)
であり、電子電流抵抗をRn =1Ωとすると、注入効率はγ=0.81である。
Rp =0.5×12.5×10-4÷1.5×10-4 =4.2Ω … (9)
であり、電子電流抵抗をRn =1Ωとすると、注入効率はγ=0.81である。
以上のデーから明らかなように、埋込み絶縁ゲート部を含む広義のエミッタ領域の形状寸法を最適化することによって、サイリスタ動作をさせることなく、サイリスタと同程度の低いオン抵抗を実現できることが分かる。
従来の方法ではエミッタ層は単一の高濃度不純物拡散層からなり、このエミッタ拡散層から高抵抗ベース層にキャリアを注入していた。本発明は、従来の単一の高濃度不純物拡散層の代わりに高抵抗ベースへのキャリア注入と排出にMOSチャネルとキャリア排出の流れをコントロールする構造(即ち、キャリア排出抵抗又は拡散電流を局所的に変化させる)を使うことによって従来の高濃度不純物拡散層を使わなくとも高い注入効率を得る構造に関するものである。
本発明において、カソード側のpベース短絡抵抗は、隣り合う埋込みゲート部を跨ぐ距離2D+2(C−W)に比例し、エミッタ幅2Wに反比例する傾向がある。そこで、次のパラメータXを導入する。
X={2D+2(C−W)}/2W
={D+(C−W)}/W …(10)
このパラメータXは、カソード側の正孔バイパスまたはドレイン層が互いにどれだけ離れているかを表す量で、小さければ小さいほどカソード側の正孔の排出抵抗(短絡抵抗)が小さいことを意味する。
={D+(C−W)}/W …(10)
このパラメータXは、カソード側の正孔バイパスまたはドレイン層が互いにどれだけ離れているかを表す量で、小さければ小さいほどカソード側の正孔の排出抵抗(短絡抵抗)が小さいことを意味する。
図28は、このパラメータXを横軸にとって、素子のライフタイムτp と前述のD,C,Wを変化させた時の素子に流れる電流密度を表したものである。白丸は、τp =30μsec ,W=0.5μm ,D=5μm でCを変化させた時のもの、黒丸はτp =2μsec ,W=0.5μm ,C=1μm でDを変化させた時のもの、二重丸はτp =2μsec ,W=1.5μm ,C=8μm ,D=15μm の時のもの、×印はτp =2μsec ,W=0.4μmec ,C=1 μm でDを変化させたものである。
順方向耐圧4500Vの素子で100A/cm2 の電流容量を確保するためには例えば、W=0.5μm 、D=2μm 、C=1μm として、
X≧5
とすることが必要である。さらに図22〜図28のデータより、W=0.5μm 、D=5μm 、C=1μm のとき、X=11であり、W=1.5μm 、D=13.5μm 、C=8μm のとき、X〜13である。すなわち、X>8或いはX>10、さらに好ましくは、X>13とすることによって、著しく特性が向上することがわかる。
X≧5
とすることが必要である。さらに図22〜図28のデータより、W=0.5μm 、D=5μm 、C=1μm のとき、X=11であり、W=1.5μm 、D=13.5μm 、C=8μm のとき、X〜13である。すなわち、X>8或いはX>10、さらに好ましくは、X>13とすることによって、著しく特性が向上することがわかる。
なおこの場合のオン状態でのキャリア濃度分布を対応する断面と共に示したのが、図29である。右側のグラフ中、実線は本発明、破線は従来例である。IGBT構造の場合と比べて、n- 型ベース層のカソード側にキャリア濃度分布のピークを持つことに本発明の特徴が見られる。オン状態でのn- 型ベース層のキャリア濃度は、1011〜1018/cm3 、より好ましくは1×1015〜1×1018/cm3 程度となるように設計される。
また、寸法W,D,CのうちWが小さければ小さいほど、Xは大きくなり、実際の素子特性は向上する。しかし、Dは大きくなると正孔抵抗が増すだけでなく、オンチャネルを通って高抵抗ベースに注入されるキャリアの抵抗も増大する。例えば、D=500μm になると、注入キャリアの抵抗による電圧降下と排出正孔の抵抗による電圧降下が等しくなり、素子のトータルのオン電圧が高くなる。
また、Cを大きくすると、Wの範囲の電流密度が上り、広義のエミッタ注入効率は上るが、Cを大きくすることは単位面積当りのオンチャネル数を減らすことになり、Cを余り大きくすると実質的なオンチャネル抵抗が増大してしまう。図28にも見られるように、X>30μm 以上でその傾向が現れるから、Cは500μm 以下に設計するのが好ましい。
図31は、本発明の他の実施例の埋込み絶縁ゲート型電力半導体素子のレイアウトであり、図32および図33はそれぞれ図31のA−A′およびB−B′断面図である。
この実施例では、溝5がn型ベース層1に達する深さをもってp型ベース層4を矩形に取り囲むように形成され、さらにその中に複数本のストライプ状の溝5が周辺の溝5と連続して形成されている。溝5内にはゲート酸化膜6を介して埋込みゲート電極7が形成されている。
溝5の間のストライプ状領域のp型ベース層4内には、n型ターンオフチャネル層8が形成されている。そしてこのn型ターンオフチャネル層8に、溝5の長手方向に沿って交互に、p型ドレイン層9とn型ソース層10が分散配置されて形成されている。p型ドレイン層9はn型ターンオフチャネル層8の表面部に形成され、n型ソース層10とn型ターンオフチャネル層8は実際には同じ拡散層である。
この実施例の素子は、n型エミッタ層10の下にあるp型ベース層4の溝5の側面部がターンオンチャネルとなっている。またp型ドレイン層9下のn型ターンオフチャネル層8の溝5側面部がターンオフチャネルとなる。したがって先の実施例と同様に、溝5に埋込み形成されたゲート電極7がターンオン用とターンオフ用を兼ねている。
この実施例の素子は、埋込みゲート電極7に正電圧を印加して、p型ベース層4の溝側面にn型チャネルを形成することにより、ターンオンする。埋込みゲート電極7に負電圧を印加すると、n型ターンオフチャネル層8の溝側面部にp型チャネルが形成されて、先の各実施例と同様にしてターンオフする。
この実施例によっても、先の各実施例と同様の効果が得られる。またこの実施例の素子は、先の実施例と同様に埋込みゲート部で耐圧を担うため、p型ベース層4の不純物濃度を低いものとする事ができる。たとえば、p型ベース層4のピーク不純物濃度を1×1016/cm3 程度とすることができ、これに伴ってn型ターンオフチャネル層8のピーク不純物濃度を1×1017/cm3 程度とすることができる。その結果、n型ターンオフチャネル層8の溝側面にp型チャネルを形成するに必要なしきい値はたとえば5V程度の小さいものとすることができ、小さいゲート電圧でオフ制御ができる。
第34図は、本発明の別の実施例の埋込み絶縁ゲート型半導体素子のレイアウトであり、図35および図36はそれぞれ、図34のA−A′およびB−B′断面図である。
この実施例の素子は、図31〜図33の実施例の素子のp型ベース層4を省略したもので、所謂静電誘導サイリスタとなっている。n型ベース層1の不純物濃度と、溝5の幅(図35の断面に示される溝5に挟まれたn型ベース層1の幅)を適当な値に設定すれば、溝5に挟まれたn型ベース層1の部分全体の電位を埋込みゲート電極7により制御する事ができる。
ゲート電極7に正の電圧を印加して、溝5に挟まれたn型ベース層1の電位を上げると、n型ソース層10から電子が注入されて、素子はターンオンする。ゲート電極7に負の電圧を印加すると、n型ターンオフチャネル層8の溝側面にp型チャネルが形成されて、n型ベース層1のキャリアがp型ドレイン層9を介してカソード電極13に排出されるようになり、素子はターンオフする。
図37は、さらに別の実施例の埋込み絶縁ゲート型半導体素子のレイアウトであり、図38および図39はそれぞれ図37のA−A′およびB−B′断面図である。
この実施例は、図31〜図33の実施例の素子を僅かに変形したものである。複数本のストライプ状の溝5は、互いに独立しており、これらの周囲は深いp型ベース層4′により囲まれている。埋込みゲート部の間のp型ベース層4に形成されるn型ターンオフチャネル層8、p型ドレイン層9、n型ソース層10の分布や深さ等は先の実施例と同様である。
図40は、さらに別の実施例の埋込み絶縁ゲート型半導体素子のレイアウトであり、図41および図42はそれぞれ図40のA−A′およびB−B′断面図である。
この実施例は、図34〜図35の実施例の素子を、図37〜図39の実施例と同様に変形したものである。
これらの実施例によっても、先の各実施例と同様の効果が得られる。
図42〜図44は、図31〜図33の実施例を変形して、p型ベース層4を埋込みゲート部より深くした実施例である。
図46〜図48は、さらに図43〜図45の実施例を変形して、n型ターンオフチャネル層8を省略した実施例である。
図49〜図51はさらに、図46〜図48の構造においてp型べー層を省略した実施例である。
これらの実施例によっても、前述したように各部の形状寸法、特に埋込みゲート部の幅と間隔を最適設計して、広義のエミッタ領域の注入効率を十分に大きくして低いオン抵抗を実現することができる。
図52〜図55は、図11〜図14の実施例と同様の構造をIGBTに適用した実施例であ。溝5の側面に接してn型ソース層10が形成され、カソード電極1はこのn型ソース層10とこれらの間に露出するp型ベース層4に同時にコンタクトする。
図56〜図58は、同様に図37〜図39の構造をIGBTに適用した実施例である。
図59は、図53の変形例である。エミッタ幅2Wに対して埋込みゲート部の幅2(C−W)が余り広いと、溝加工の信頼性が低下する。この様な場合に本来一つでよい溝を複数個に分けて形成することにより、歩留まり向上が図られる。幅2(C−W)の中に露出するn型ベース層部分にはp型ベースやn型ソースは形成されない。
図60〜図62は、本発明を横型のIGBTに適用した実施例の単位セル部のレイアウトとそのA−A′,B−B′断面図である。第1のシリコン基板20と第2のシリコン基板22を間に酸化膜21を挟んで直接接着して得られたウェハの第2のシリコン基板22側を素子領域として、これを所定厚みに加工してn型ベース層1とする。このn型ベース層1に底部酸化膜21に達する深さの溝5が形成されここにゲート電極71 が埋込み形成される。埋込みゲートの間にp型ベース層4およびn型ソース層10が形成され、これらの上にはゲート酸化膜6を介して埋込みゲート電極7と連続する表面ゲート電極72 が形成される。埋込みゲート部から所定処理離れた位置にp型エミッタ層3が形成されている。p型エミッタ層3と埋込みゲート部の間には、p- 型リサーフ層23が形成されている。
図63〜図65は、上の実施例を変形してアノード側に埋込みゲートを設けた横型のIGBTの実施例のレイアウトとそのA−A′およびB−B′断面図である。素子形成側の第2の基板22をp- 型ベース層24として、上の実施例と同様に溝5が形成され、これに埋込みゲート電極71 が形成される。溝の間にn型ベース層1′、その中にp型ドレイン層3′が形成され、これらの上に上の実施例と同様に表面ゲート電極72 が形成される。そしてドレイン領域から所定距離離れてn型ソース層10′が形成される。
図66〜図68は、図1〜図5の実施例と同様の素子を横型素子として実現した実施例のレイアウトとそのA−A′およびB−B′断面図である。先の実施例と対応する部分には先の実施例と同一符号を付して詳細な説明は省略する。
図69〜図71は、上の実施例の各部の導電型を逆にした実施例の素子のレイアウトとそのA−A′およびB−B′断面図である。
図31の実施例において、n型ソース層の幅dN+とp型ドレイン層の幅dP+が略等しい状態で示されているが、dN+>dP+とすればオン特性が改善され、dN+<dP+とすればオフ特性が改善される。したがってこれらの幅の関係を最適設計することにより、所望の特性が得られる。このことは、図34,図37,図40,図43,図46,図49,図56の素子においても同様である。
可制御最大電流を増すためには、dN+をキャリア拡散長程度かそれ以下に形成することが望ましく、オン電圧を下げたいときには最小の可制御最大電流を保証できる範囲でこれを大きく形成することが望ましい。
以上のように本発明によれば、深い埋込み絶縁ゲート構造と、この埋込み絶縁ゲートに挟まれた幅の狭い正孔電流通路を広い間隔で形成した構造、および注入効率を小さく抑えたカソードエミッタ構造の組合わせによって、電圧駆動型の素子であってラッチアップさせることなくGTOサイリスタ並の特性を実現することができる。
横型素子の実施例をさらにいくつか説明する。
図72〜図74は、図66〜図68の実施例の素子を変形した実施例である。この実施例では、p型ドレイン層9が埋込みゲート72 により挟まれた領域のみならず、埋込みゲート72 のカソード側端部側壁にまで延在させて設けられている。
図75〜図77は、図72〜図74の構造を変形した実施例で、n型エミッタ層8を素子底部に達しない深さに拡散形成している。
図78〜80の実施例は、第2の基板22として、底部にp+ 型層25を持つp- 型基板を用いて、その表面にn- 型ベース層1を形成した他、図76〜図77の実施例と同様である。
図81〜図83は、図78〜図80の実施例を変形したもので、埋込みゲート電極71 の幅に比べて表面ゲート電極72 の幅を大きく選び、埋込みゲート電極71 により挟まれた領域から所定距離離れたカソード側に、表面ゲート電極72 で制御されるターンオンチャネル領域およびターンオフチャネル領域を形成した実施例である。
図84以下は縦型素子の他の実施例の1/2セル断面構造を示している。
図84は、長い電子注入チャネルが形成される領域(幅Wで示す)の間の領域(幅Lで示す)には、図59のような埋込みゲートを設けないようにした実施例である。
図85は、図84の素子において電子注入チャネルが形成されない領域にも埋込み絶縁ゲート構造を形成した実施例である。ゲート電極7は溝5を完全には埋め込まず複数の溝5に沿って連続的に形成されている。そしてゲート電極7が形成された素子表面に溝5を埋めて表面を平坦化するようにCVD酸化膜31が形成されている。
図86は、図84の素子の電子注入チャネルが形成されない溝間にp型層32を形成した実施例である。このp型層32を設けることによって、チャネルが形成されない領域でのカソード電極11とn型ベース層1間の耐圧を十分なものとすることができる。
図87は、図86の素子構造において、ゲート電極7を多結晶シリコン膜により溝5を完全には埋めないように形成して、チャネルが形成されない領域でこれに重ねてAl ,Ti,Mo等の低抵抗金属ゲート33を形成したものである。低抵抗金属ゲート33上はポリイミド等の有機絶縁膜34で覆っている。
図88は更に、チャネルが形成されない領域全体に溝5を形成して、この溝5に沿って多結晶シリコン・ゲート電極7を形成すると共に、溝5の底部に低抵抗金属ゲート33を埋込み形成した実施例である。
以上に説明した各実施例において、埋込みゲートで挟まれたチャネル領域に、正孔電流バイパス抵抗を大きくするために、イオン注入等による低キャリアライフタイム層、或いはn型ベース層より高濃度のn型層等を設けることも有効である。
例えば図89は、図86の素子において、p型ベース層4下にn型ベース層1より高濃度のn型層35を設けた実施例である。また図90は、p型ベース層4の下に低キャリアライフタイム層36を形成した実施例である。
図91は、図87の構造を変形した実施例で、p型層32の上部にフローティングのn+ 型エミッタ層36を形成したものである。電子注入部はp型ドレインがなく、IGBT構造となっており、ゲート電極7に正電圧を印加した時に溝5の側壁に沿ってn型ソース層10からn+ 型エミッタ層36の間にチャネルが形成されて、n+ 型エミッタ層36がカソード電極11に繋がる。
図92は、同様に図86の素子に対して、図91と同様の変形を施した実施例である。
図93は、図85の実施例の素子において、電子注入チャネル領域の外側の溝間に、p型ベース層4と同時に形成されるp型層32を設けた実施例である。更に図94は、図93のp型層32をp型ベース層4とは別にこれより深く形成して、その上部にフローティングのn型エミッタ層36を形成した実施例である。
図95は、図91のp型層32およびn+ 型エミッタ層36をより深く形成して、埋込みゲート27により制御されるターンオン・チャネルを短くした実施例である。
前述した各実施例は、“独特にアレンジされたトレンチゲート電極構造による正孔バイパス抵抗を増加させ、以て電子注入効率を改善し半導体デバイスのオン抵抗を低下させる”という概念に基づいている。ここで注目すべき重要な事実は、本発明によれば、低下されたオン抵抗の達成は、本来、“正孔パイパス抵抗の増加”にこだわらなくてもよいという点である。なぜなら、キャリア注入の強化は、“正孔バイパス抵抗の増加”という思想を包含している“正孔の拡散電流と電子電流の比率を大きくする”という原理に基づいているからである。
図96は本発明の更なる実施例に係るIEGT(injection-Enhanced Gate Bipolar Transistor)のレイアウトであり、図97,図98,図99および図100はそれぞれ、図96のA−A′,B−B′,C−C′およびD−D′断面図である。このトランジスタ構造において、図6〜図9の実施例と同様な部分には同様な参照符号が付されている。
n型ソース層はn+ 型半導体層10により構成される。これらのソース領域10は、p型ドレイン層4の表面部において、図96に示すようにトレンチゲート電極7に直角に伸びている。これらのソース領域10のトレンチゲート電極7と関連する断面は図97に示す。隣合う二個のトレンチゲート電極7の各対の間に位置するn+ 型層10は、表面絶縁層202 によって第一の主電極層11から電気的に絶縁されている。
図98に示されているように、隣接するトレンチゲート電極7間では、n+ 型層10はp型ドレインとして機能するp+ 型層9と交互配列されている。図99に示されている各トレンチゲート電極7の断面図は、図9のそれと同一である。p+ 型ドレイン領域9のトレンチゲート電極7に直角な方向での断面図は、図100に示されている。ここにおいて、図97の場合と同様なマナーで、隣合う二個のトレンチゲート電極7の各対の間に位置するp型ドレイン層9は、上記表面絶縁層202 によって第一の主電極層11から電気的に絶縁されている。このトランジスタ構造の具体的寸法は、図1〜図5のデバイスでのそれと同様でよい。
本実施例におけるIEGTの動作は次の通りである。ゲート電極7にカソード電極11に対して正極性の電圧が印加されると、p型ベース層4の周辺部に位置するターンオンチャネルが導通する。電子は、n型ソース層10からn型ベース層1に注入され、n型ベース層1に導電変調を起こす。これによりIEGTはIGBT動作によってターンオンする。
ゲート電極7にカソード電極11に対して負極性の電圧が印加されると、上記ターンオンチャネル領域からの電子の注入は止まる。トレンチゲート部のトレンチ5に面している側面部分(溝側側面部)に、反転層が形成される。公知のpチャネルMOSトランジスタ動作によって、p型ベース層4内のキャリアがp型ドレイン層9を介して、カソード電極11に排出される。半導体デバイスはターンオフする。この実施例の場合、このデバイスがターンオン状態でも、n型ソース層10、p型ベース層4、n型ベース層1及びp型エミッタ層3によって構成される寄生サイリスタは、ラッチアップしないように前述の説明のように特にアレンジされている。オンチャネルが閉じれば、n型ソース層10からの電子注入は直ちに停止する。
IEBTによれば、ある一対のトレンチゲート7と、該一対のトレンチゲート電極の間に位置し且つ電極11から絶縁されているP+ 型ドレイン層9と、この絶縁されたP+ 型ドレイン層と対応するトレンチゲート電極7を挟んで隣合い且つ電極11とコンタクトしている他のP+ 型ドレイン層9とによって、“単位セル”が規定される。
電極11とコンタクトするp+ ドレイン層との間に、比較的幅の狭いトレンチ溝に囲まれ、電極11と絶縁された領域を形成することで、幅の広いトレンチ溝(2C−2W)を形成するという技術的な困難を回避し、幅の広いトレンチ溝と同等の効果を上げることが可能である。
複数のトレンチゲート電極7の深さと間隔,数を適切にアレンジすることにより(具体例は既に提示した)、デバイスをサイリスタ動作させないようにしつつ充分に低いオン抵抗を得ることができる。IEGTの主電極11のp型ドレイン層9への“間引かれた”コンタクトは、正孔のバイパス電流の減少、即ち減少されたオン抵抗の実現に貢献している。また、この実施例では、オン状態で寄生サイリスタがラッチアップせず、ターンオフに際してはターンオフチャネルが開いて正孔の流れのバイパス路が形成される。従って、一旦ラッチアップされた後にターンオフするように構成された現行のGTOサイリスタ比べて、最大遮断電流能力は強化されている。
ここで、正孔拡散電流の全電流に対する比率をアレンジすることにより大きな電子注入効率が得られる点について、説明を加える。
広義のエミッタ領域(一例を図21中に破線で囲んだ部分に示している)の不純物濃度が比較的低い場合、例えば広義のエミッタ領域の中でn〜pの伝導変調を生じる部分がある場合など、正孔の拡散電流Ip、特に縦方向(素子のアノード−カソード方向に平行に流れる拡散電流)と電子電流In(=I−Ip,I:全電流)の比を大きくするような構造を広義のエミッタ領域中に設けることで、広義のエミッタ領域の注入効率を増加し、素子のオン抵抗を減少させることができる。
広義のエミッタ領域に流れる正孔電流Jp(A/cm2 )、n−ベースの広義のエミッタ側キャリア濃度n(cm-3)(図29中のn)とする。
広義のエミッタ領域に流れる正孔電流が縦方向(A−K方向)のキャリアの拡散電流のみとすると、
Jp=2・μp・k・T・W・n/(C・D) …(12)
と表わすことができる。ここで、μpはホール易動度、kはボルツマン係数、Tは温度である。
Jp=2・μp・k・T・W・n/(C・D) …(12)
と表わすことができる。ここで、μpはホール易動度、kはボルツマン係数、Tは温度である。
広義のエミッタ領域の正孔の注入効率γpは
γp=Jp/J=Jp/(Jn+Jp)
=2μp・k・T・W・n/(C・D・J) …(13)
Y=W/(C・D)とすると、
γp=2(μp・k・T・n/J)・Y
γpの値は、μp=500,k・T=4.14×10-21 、J=100A/cm2 とすると、
γp=2×(500×4.14×10-21 /100)×1×1016×Y
=4.14×10-4・Y …(16)
γpは注入効率が十分低い時には
γp=Jp/(Jn+Jp)=μp/(μn+μp)=0.3 …(17)
程度であろう。つまり、広義のエミッタ領域の注入効率が大きいとは、
γp<0.3 …(18)
ということであり、この条件を満たすYは、
4.14×10-4・Y<0.3
Y<0.3/4.14×10-4
Y<7.25×102 (cm-1) …(19)
比較的オン電圧の高い場合でn=7×1015の時は、
Y<1.0×103 (cm-1) …(20)
である。
γp=Jp/J=Jp/(Jn+Jp)
=2μp・k・T・W・n/(C・D・J) …(13)
Y=W/(C・D)とすると、
γp=2(μp・k・T・n/J)・Y
γpの値は、μp=500,k・T=4.14×10-21 、J=100A/cm2 とすると、
γp=2×(500×4.14×10-21 /100)×1×1016×Y
=4.14×10-4・Y …(16)
γpは注入効率が十分低い時には
γp=Jp/(Jn+Jp)=μp/(μn+μp)=0.3 …(17)
程度であろう。つまり、広義のエミッタ領域の注入効率が大きいとは、
γp<0.3 …(18)
ということであり、この条件を満たすYは、
4.14×10-4・Y<0.3
Y<0.3/4.14×10-4
Y<7.25×102 (cm-1) …(19)
比較的オン電圧の高い場合でn=7×1015の時は、
Y<1.0×103 (cm-1) …(20)
である。
つまり、パラメータYを上記の範囲に設計することによって、カソード電極にコンタクトしている不純物拡散層の注入効率が低くても、広義のエミッタ領域の注入効率を増加できる。即ち、高抵抗ベース層のオン状態におけるキャリアの蓄積を増加させることができ、素子のオン抵抗を減少させることが可能である。
このように素子をアレンジした場合、注入効率の低いカソード拡散層は高い電流制御能力、高速のスイッチングを保証し、かつ本発明の効果である広義のエミッタ領域の注入効率の増加により、低い素子オン抵抗をも同時に実現することができる。
広義のエミッタ領域が図20のようなトレンチ構造の場合、Yの値は前述のように図20のD,C,Wによって決まる。
また、広義のエミッタ領域内に、不純物濃度の高いところ(抵抗でJpが流れる)と、不純物濃度の低いところが共存する場合、広義のエミッタ領域の注入効率は、前述のパラメータXとYの両方を考慮する必要がある。
図100の断面構造は、図101に示すように変形される。ここで、n+ 型ソース層10は、トレンチゲート電極7が埋め込まれた各トレンチ5の両側端面に接合するように延びている。
図102〜図106に示されたIEGTは、基本的に、図96〜図100のデバイスと図6〜図9のデバイスとの組み合わせである。言い換えれば、このIEGTは、各p+ 型ドレイン層9は“梯子型平面形状”を持っている点で、図96〜図100とは特徴的に異なっている。特に、図7で説明されたn型ソース層10が、p+ 型ベース層4の表面部に形成されている。n型ソース層10中において、各トレンチ5の両上方サイド端部に接合するようにp型ドレイン層9はアレンジされている。p型ドレイン層9は、n型ソース層10より浅い。p型ドレイン層9の底部とp型ドレイン層4とによりサンドウィッチされたn型ソース層10の部分は、図7で説明されたn型ターンオフチャネル層10として機能する。2つの隣接するトレンチゲート電極7間のn型ソース層10の中央部分は図2のn型ソース層10に相当している。基板表面上を見ると、2つの隣接するトレンチゲート電極7間において、p型ドレイン層9は、n型ソース層10を平面的に囲み、これにより梯子型の平面形状を呈する。
図104に示されているように、n型ソース層10はp+ 型ドレイン層9より深く、従って、ここに示された断面構造に付いて見れば、n型ソース層10はp+ 型ドレイン層9を囲っている。図105に示された各トレンチゲート電極7の断面構造は、図99のそれと同一である。図106に示されているように、p+ 型ドレイン層9は、表面絶縁層202 によって“間引きされて”電極11にコンタクトされている。
本実施例のIEGTによれば、n型ターンオフチャネル層の直下に位置するp型ベース層4のトレンチ接合側面部がターンオンチャネルとして機能する。従って、複数のトレンチゲート電極7の双方が、ターンオン駆動電極及びターンオフ駆動電極とを兼用していると言える。即ち、ターンオフ用pチャネルMOSFETと、ターンオン用nチャネルMOSFETとがデバイス内部で縦積みされた構造である。トレンチゲート電極7に正極性電圧が印加されると、p型ベース層4の各トレンチ接合側面部にn型チャネルが形成され、以てデバイスをターンオンさせる。このとき、各n型ソース層10からn型ターンオフチャネル及び反転層形成により現われるn型チャネルを介してn型ベース層1に電子が注入される。ターンオフ動作は、トレンチゲート電極7に負極性電圧を与えることにより、図96〜図100の実施例200 と同様なマナーで行われる。本実施例のIEGTによっても、図96〜図100の実施例と同様な効果が得られる。
最後に、図60〜図83に開示された横型IGBTの2つの変形例を、図107〜図202に提示する。図107〜図109の横型IGBT及び図110〜図112のIGBTの先の例との特徴的違いは、セル構造パラメータ“C”及び“W”の異なりが基板の厚さ方向に沿って設定された点にある。
図108および図109に示されているように、中間絶縁層21上のn- 型上方基板の表面に、全体的に均一の矩形断面形状をもつトレンチ222 が形成されている。導電層224 はトレンチ222 内に絶縁的に埋め込まれている。導電層224 の厚さはトレンチ222 の深さより大きく、従って、導電層224 の上半分は上方基板の表面からはみ出ている。導電層224 は、トレンチゲート電極として機能する。上方基板の厚さはCである。情報基板のトレンチ部の厚さ、即ちトレンチ222 の底部と中間絶縁層21とにサンドウイッチされた活性層の厚さは、図108に示されているように、Wである。このトレンチゲート電極224 の底部に接する部分に、電子注入用またはターンオフ用のチャネル領域が形成される。
このような横型IGBTでは、ターンオフ制御電極がMOSコントロールサイリスタ(MCT)構造となっている。図31〜図33の実施例でのように、p型ドレイン層幅Dp及びn型ソース層幅Dnを、もしDp<Dnとすればオン特性が強化され、Dp>Dnとすればターンオフ特性が強化される。これらの層の幅関係を最適にアレンジすれば、望まれるIGBTオン/オフ特性が容易に実現できる。このIGBTの可能制御最大電流を増すためには、幅Dnをキャリア拡散長程度もしくはそれ以下に形成することが望ましい。オン電圧を下げるには、可能制御最大電流の最小要求レベルを保証できる範囲で幅Dnを大きくすることが望ましい。
このIGBTによれば、トレンチゲート電極構造224 と中間絶縁膜21とによって挟まれた幅狭な(W)正孔電流通路を広げられた間隔で形成された構造、及び注入効率が低く抑制されたカソードエミッタ構造の組み合わせによって、抑制されたラッチアップを達成しつつ現行のGTOサイリスタ並にオン電圧が低められた電圧駆動型パワースイッチデバイスを実現することができる。
図110〜図112の横型IGBTは、n型ホールバイパス抵抗層226 が追加されている点を除いて図107〜図109のそれと似ている。ホールバイパス抵抗層226 は、トレンチゲート電極224 の底部に形成されており、図112に示されているように、n+ 型層10と接している。ホールバイパス抵抗層226 の不純物濃度が(例えば1016〜1021cm-3程度に)高ければ、IGBTのオン特性は改善される。もしホールバイパス抵抗層226 の不純物濃度が(例えば1013〜1018cm-3程度に)低ければ、IGBTのオフ特性を高く維持しつつオン特性の中程度の改善が期待できる。
その他本発明は、その趣旨を逸脱しない範囲で種々変形して実施することができる。
1…n型ベース層、
2…n型バッファ層、
3…p型エミッタ層、
4…p型ベース層、
5…溝、
6…ゲート酸化膜、
7…ゲート電極、
8…n型ターンオフチャネル層、
9…p型ドレイン層、
10…n型ソース層、
11…カソード電極、
12…アノード電極。
2…n型バッファ層、
3…p型エミッタ層、
4…p型ベース層、
5…溝、
6…ゲート酸化膜、
7…ゲート電極、
8…n型ターンオフチャネル層、
9…p型ドレイン層、
10…n型ソース層、
11…カソード電極、
12…アノード電極。
Claims (1)
- 第2導電型エミッタ層と、
前記第2導電型エミッタ層に接して形成された第1導電型ベース層と、
前記第1導電型ベース層内に形成された複数の溝にゲート絶縁膜を介して埋込み形成されたゲート電極と、
前記第1導電型ベース層表面部に前記溝の側面に接して形成された第1導電型のターンオフ用チャネル層と、
前記溝の側面に接して前記ターンオフ用チャネル層表面に形成された第2導電型ドレイン層と、
前記第1導電型ベース層の表面部に前記ターンオフ用チャネル層を越えない深さに拡散形成された第1導電型ソース層と、
前記第2導電型ドレイン層および第1導電型ソース層に同時にコンタクトして形成された第1の主電極と、
前記第2導電型エミッタ層に形成された第2の主電極と、
を備えたことを特徴とする電力用半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004116886A JP2004247751A (ja) | 1991-08-08 | 2004-04-12 | 半導体素子 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19934391 | 1991-08-08 | ||
JP35430391 | 1991-12-20 | ||
JP2004116886A JP2004247751A (ja) | 1991-08-08 | 2004-04-12 | 半導体素子 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22514699A Division JP3617938B2 (ja) | 1991-08-08 | 1999-08-09 | 半導体素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004247751A true JP2004247751A (ja) | 2004-09-02 |
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Family Applications (1)
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---|---|---|---|
JP2004116886A Pending JP2004247751A (ja) | 1991-08-08 | 2004-04-12 | 半導体素子 |
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JP (1) | JP2004247751A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258513A (ja) * | 2006-03-24 | 2007-10-04 | Fuji Film Microdevices Co Ltd | 絶縁ゲート型サイリスタ |
US7385250B2 (en) | 2005-06-20 | 2008-06-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2004
- 2004-04-12 JP JP2004116886A patent/JP2004247751A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007258513A (ja) * | 2006-03-24 | 2007-10-04 | Fuji Film Microdevices Co Ltd | 絶縁ゲート型サイリスタ |
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