JP2004266298A - 縦型半導体装置 - Google Patents

Abstract

【課題】 縦型ＩＧＢＴにおいて、良好なオン電圧とターンオフ損失の低減とを共に実現し得る縦型半導体装置を提供する。
【解決手段】 第１導電型バッファ層より高抵抗の第１導電型ベース層と、第１導電型ベース層の一方の表面上に形成された第１導電型バッファ層と、第１導電型バッファ層の表面部分に選択的に形成された第２導電型ドレイン層と、第１導電型ベース層の他方の表面部分に選択的に形成された第２導電型ベース層と、第２導電型ベース層の表面部分に選択的に形成された第１導電型ソース層と、第１導電型ソース層と第１導電型ベース層の間の第２導電型ベース層上に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第２導電型ベース層上に形成されたゲート電極と、第２導電型ドレイン層と電気的に接続するように形成されたドレイン電極と、第１導電型ソース層及び第２導電型ベース層と電気的に接続するように形成されたソース電極とを備え、ドレイン電極が第１導電型バッファ層とは電気的に接続されていないことを特徴とする。
【選択図】 図９

Description

本発明は、縦型半導体装置、特に縦型絶縁ゲートトランジスタ（Insulated Gate Bipolar Transistor：以下、単にＩＧＢＴと称する）に関する。

絶縁ゲート型の高耐圧半導体装置としてのＩＧＢＴは、電圧制御であるためにゲート回路が構成しやすく、インバータやスイッチング電源等のパワーエレクトロニクス分野で広く利用されている。特に、ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えたパワーデバイスである。また、高集積化に有利な横型ＩＧＢＴは、パワーＩＣの出力デバイスとしてよく用いられる。出力デバイスを複数備えたパワーＩＣは、誘電体分離に有利なＳＯＩ(Semiconductor On Insulator)基板を用いて作られることが多い。

この種の従来の横型ＩＧＢＴについて、図２４及び図２５を用いて説明する。図２４は、そのＩＧＢＴの平面図、図２５は、図２４のＡ−Ａ'線に沿う断面図である。

ＳＯＩ基板１１０１は、支持基板１１０２と、埋め込み酸化膜１１０３と、ｎ^-型ベース層１１０４とを有している。ｎ^-型ベース層１１０４の表面内には、ｎ型バッファ層１１０５が選択的に拡散形成され、且つｎ型バッファ層１１０５は、両端部が外方に円弧状に突出したストライプ形状を有している。ｎ型バッファ層１１０５表面には、ｐ型ドレイン層１１０６が選択的に拡散形成され、ｐ型ドレイン層１１０６は、ｎ型バッファ層１１０５と同一形状を有している。

ｎ^-型ベース層１１０４表面内には、ｐ型ベース層１１０７がｎ型バッファ層１１０５を取り囲むように選択的に拡散形成され、ｐ型ベース層１１０７は、内周面がｎ型バッファ層１１０５と同一形状を有している。ｐ型ドレイン層１１０６の両側のｐ型ベース層１１０７部分には、ストライプ状のｎ⁺型ソース層１１０８が選択的に拡散形成され、ｎ⁺型ソース層１１０８は、ｐ型ドレイン層１１０６の直線部分と略同じ長さに形成されている。

そして、ｎ^-型ベース層１１０４とｎ⁺型ソース層１１０７とに挟まれたｐ型ベース層１１０７上には、ゲート絶縁膜１１０９を介してゲート電極１１１０が形成されている。ゲート電極１１１０は、ｎ型バッファ層１１０５を取り囲むように環状構造に形成され、内周面がｎ型バッファ層１１０５の外周面と同一形状を有している。さらに、ゲート電極の一部に、外部に電極を取り出すためのゲート配線１１１３が設けられている。

また、ゲート電極１１１０及びｎ⁻型ベース層１１０４の露出表面上には、絶縁膜１１１１が形成されている。絶縁膜１１１１上には、ドレイン配線１１１２及びソース配線１１１４がそれぞれ形成されている。絶縁膜１１１１には、所定の位置にコンタクトホール１１１５がそれぞれ形成され、これらのコンタクトホール１１１５を介して、ドレイン配線１１１２は、ｐ型ドレイン層１１０６にオーミック接触し、ソース配線１１１４は、ｐ型ベース層１１０７及びｎ⁺型ソース層１１０８にオーミック接触している。

このような横型ＩＧＢＴにおいて、高い降伏電圧特性を得るためには、ｎ型バッファ層１１０５の両端部における円弧状の曲率Ｒをある程度大きくしておく必要があり、このためには、ｎ型バッファ層１１０５の幅Ｌｂを大きくしておく必要がある。ｎ型バッファ層１１０５の幅Ｌｂを大きくすると、ｐ型ドレイン層１１０６幅も大きくなり、必然的にｐ型ドレイン層１１０６の面積は大きくなる。

しかし、発明者の実験からｎ型バッファ層１１０５の幅Ｌｂを大きくすることにより、ｐ型ドレイン層１１０６の面積が大きくなるとと、ＩＧＢＴのオン電圧が高くなることが分かった。図２６は、ｐ型ドレイン層の面積とＩＧＢＴのオン電圧の関係を示す図である。図２６から分かるように、従来のＩＧＢＴでは、高い降伏電圧特性を得ようとして、ｎ型バッファ層１０５の幅Ｌｂを大きくすると、ｐ型ドレイン層１０６の面積が大きくなって、オン電圧が高くなるという問題があった。

次に、従来の縦型ＩＧＢＴについて説明する。図２７に、従来の縦型ＩＧＢＴの縦断面図を示す。

このＩＧＢＴは、ドレイン電極１２０１、ｐ型ドレイン層１２０２、ｎ型バッファ層１２０３、ｎ⁻型ベース層１２０４、ｐ型ベース層１２０５、ｎ型^＋ソース層１２０６、ゲート絶縁膜１２０７、ゲート電極１２０８、ソース電極１２０９を備える。

この構造において、ソース電極１２０９に対して正の電圧をドレイン電極１２０１に印加した状態で、ゲート電極１２０８にソース電極１２０９に対して正の電圧を印加すると、ゲート電極１２０８下におけるｐ型ベース層１２０５の表面に形成されるチャネルを介して、ｎ^＋型ソース層１２０６がｎ⁻型ベース層１２０４と短絡し、ｎ⁻型ベース層１２０４内に電子が注入される。ｐ型ドレイン層１２０２からは、注入された電子に見合った量の正孔がｎ⁻型ベース層１２０４内に注入される。

これにより高抵抗のｎ⁻型ベース層１２０４は伝導度変調されて低抵抗となり、同じ順方向阻止特性を有するＭＯＳＦＥＴよりもオン電圧を低くすることができる。

このＩＧＢＴをオフするには、ゲート電極１２０８への正電圧の印加を停止すればよい。これにより、ｎ⁻型ベース層１２０４への電子の注入は止まり、それに伴い正孔の注入も止まる。しかし、ｎ⁻型ベース層１２０４中に残った電子および正孔は、電圧上昇に伴う空乏層の広がりによるドリフト電流とｎ⁻型ベース層１２０４のライフタイムに依存する再結合電流となって、しばらく流れ続ける。

よってオン電圧を低くしたままでＩＧＢＴのターンオフ時の損失を低減するには、図２８に示すように、オン状態ではソース電極１２０９側のキャリア量を増やして、ドレイン電極１２０１側のキャリア量を減らす事が必要である。これは、空乏層はソース側から広がり、ドレイン側のキャリアが最後まで残留することによる。

ドレイン側のキャリア量を減らす手法としては、低濃度のｐ型ドレイン層１２０２を用いる方法が、以下の文献に提案されている。

J.Fugger et al., "Optimizing the vertical IGBT structure - The NPT concept as the most economic and electrically ideal solution for a 1200V IGBT", Proceedings of the 8th ISPSD, pp.１69-１7２, 1996
この手法では、ｎ型バッファ層１２０３は、順方向阻止電圧を保持するために必要最小限の濃度で形成し、ｐ型ドレイン層１２０２は正孔の注入を抑えるために低濃度で形成する必要がある。

ｐ型ドレイン層１２０２の形成方法は、ボロンのイオン注入から高温アニールによる拡散を用いる。しかし、拡散による表面だれのためボロンの表面濃度が低くなり、ドレイン電極１２０１に対してオーミック接合を実現することができなくなり、正孔の注入が起こりにくくなる。また、ボロンの注入ドーズ量が少ないため、少しでもドーズ量がバラつくと素子特性も大きく変わり、プロセスマージンが少ないという問題があった。

また、縦型半導体装置における他の問題について述べる。ＩＧＢＴは低損失の半導体装置であるが、近年より低損失化を図るために、基板の厚さを薄くする試みがなされている。例えば、耐圧が６００Ｖ級のＩＧＢＴでは、基板の厚さは５０μｍまでに薄くされている。

しかし、基板を薄くしてｎ⁻型ベース層を薄くすると、素子の製造工程において基板が割れるという問題があった。

上述したように、従来の縦型半導体装置には、良好なオン電圧とターンオフ損失のトレードオフ関係を得ようとすると、非常に低濃度のｐ型コレクタ層１２０２を形成する必要があるが、その形成方法であるイオン注入から高温アニールによる拡散は、表面濃度の制御が困難で、素子特性のバラツキの原因となった。

本発明は、良好なオン電圧とターンオフ損失の低減とを共に実現し得る縦型半導体装置を提供することを第１の目的とする。

さらに従来は、基板を薄くし、ｎ型ベース層を薄くすることによって低損失化を図ろうとすると、素子の製造工程において基板が割れるという問題があった。

そこで本発明は、基板を薄くすることなく低損失化を実現することができる縦型半導体装置を提供することを第２の目的とする。

本発明の一態様による縦型半導体装置は、第１導電型バッファ層より高抵抗の第１導電型ベース層と、前記第１導電型ベース層の一方の表面上に形成された前記第１導電型バッファ層と、前記第１導電型バッファ層の表面部分に選択的に形成された第２導電型ドレイン層と、前記第１導電型ベース層の他方の表面部分に選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面部分に選択的に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層の間の前記第２導電型ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２導電型ベース層上に形成されたゲート電極と、前記第２導電型ドレイン層と電気的に接続するように形成されたドレイン電極と、前記第１導電型ソース層及び前記第２導電型ベース層と電気的に接続するように形成されたソース電極とを備え、前記ドレイン電極が前記第１導電型バッファ層とは電気的に接続されていないことを特徴としている。

また本発明の一態様による縦型半導体装置は、第１導電型バッファ層より高抵抗の第１導電型ベース層と、前記第１導電型ベース層の一方の表面上に形成された前記第１導電型バッファ層と、前記第１導電型ベース層の他方の表面部分に形成された複数の溝と、前記第１導電型ベース層の他方の表面部分に前記溝より浅く形成された第２導電型ベース層と、前記第２導電型ベース層の表面部分に各々の前記溝の両側に形成された第１導電型ソース層と、前記溝の側壁及び底面に形成されたゲート絶縁膜と、前記溝の内部を埋めるように前記ゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型ソース層及び前記第２導電型ベース層に電気的に接続するように形成されたソース電極と、前記第１導電型バッファ層の表面部分に選択的に形成された第２導電型ドレイン層と、前記第２導電型ドレイン層と電気的に接続されたドレイン電極とを備え、前記ドレイン電極が前記第１導電型バッファ層とは電気的に接続されていないことを特徴とする。

ここで、前記第２導電型ドレイン層の表面不純物濃度Ｃｓが、
Ｃｓ＞１×１０^１９ ｃｍ^−３
を満たしてもよい。

また、前記第１の主電極と前記第２導電型ドレイン層の間にバリアメタル層が形成されていてもよい。

本発明の一態様による縦型半導体装置は、第１導電型バッファ層より高抵抗の第１導電型半導体基板と、前記第１導電型半導体基板の一方の表面上に形成された前記第１導電型バッファ層と、前記第１導電型半導体基板の他方の表面部分に形成された複数の第１の溝と、前記第１導電型半導体基板の他方の表面部分において前記第１の溝より浅く形成された第２導電型ベース層と、前記第２導電型ベース層の表面部分において各々の前記第１の溝の両側に形成された第１導電型ソース層と、前記第１の溝の側壁及び底面に形成された第１の絶縁膜と、前記第１の溝の内部に前記第１の絶縁膜を介して埋め込むように形成されたゲート電極と、前記第１導電型ソース層及び前記第２導電型ベース層に接続するように形成されたソース電極と、前記第１導電型バッファ層に形成された第２の溝と、
前記第２の溝の側壁に形成した第２の絶縁膜と、前記第２の溝の底面部分に形成された第２導電型第１ドレイン層と、前記第１導電型バッファ層の表面部分において前記前記第２の溝より浅く形成された第２導電型第２ドレイン層と、前記第２の溝の内部に前記第２の絶縁膜を介して埋め込むように形成され、前記第２導電型第１ドレイン層に接続する埋め込みドレイン電極と、前記第２導電型第２ドレイン層及び前記埋め込みドレイン電極と接続するドレイン電極とを備えることを特徴としている。

また、本発明の一態様による縦型半導体装置は、第１導電型バッファ層より高抵抗の第１導電型半導体基板と、前記第１導電型半導体基板の一方の表面上に形成された前記第１導電型バッファ層と、前記第１導電型半導体基板の他方の表面部分に選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面部分に選択的に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型半導体基板との間の前記第２導電型ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２導電型ベース層上に形成されたゲート電極と、前記第１導電型ソース層及び前記第２導電型ベース層に接続するように形成されたソース電極と、前記第１導電型バッファ層に形成された溝と、前記溝の側壁に形成した絶縁膜と、前記溝の底面部分に形成された第２導電型第１ドレイン層と、前記第１導電型バッファ層の表面部分において前記前記溝より浅く形成された第２導電型第２ドレイン層と、前記溝の内部に前記絶縁膜を介して埋め込むように形成され、前記第２導電型第１ドレイン層に接続する埋め込みドレイン電極と、前記第２導電型第２ドレイン層及び前記埋め込みドレイン電極と接続するドレイン電極とを備えることを特徴とする。

本発明の縦型半導体装置によれば、ドレイン層において面積比で正孔の注入を制御することにより、ドレイン層の表面濃度を高く形成することができるため、プロセスのバラつきに影響されずに縦型ＩＧＢＴのターンオフ特性を改善する事ができる。

さらに本発明の縦型半導体装置によれば、溝の底面に形成したドレイン層からソース側の基板までの厚さを薄くして低損失化を実現すると共に、基板全体の厚さを厚くして強度性を高めることができるので、製造工程等において基板の割れを防止することができる。

以下、本発明の実施の形態について、図面を用いて説明する。各実施の形態において、第１導電型をｎ型、第２導電型をｐ型とするｎチャンネル型ＩＧＢＴを示す。また、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合のみ行う。

（第１の参考例）
図１は、本発明の第１の参考例に係わる横型ＩＧＢＴを模式的に示す平面図、図２は、図１のＡ−Ａ’線に沿う断面図である。

ＳＯＩ基板１は、シリコンの支持基板２と、埋め込み酸化膜３と、高抵抗(低濃度)のｎ^-型シリコン活性層４とを有している。本参考例のＩＧＢＴでは、ｎ^-型シリコン活性層４をｎ^-型ベース層１４として用い、ｎ^-型ベース層１４の表面内には、ｎ型バッファ層１５が選択的に拡散形成され、且つｎ型バッファ層１５は、上下両端部が外方に曲率Ｒの円弧状に突出したストライプ形状を有している。ｎ型バッファ層１５表面には、ｐ型ドレイン層１６が選択的に拡散形成されている。

本参考例では、ｐ型ドレイン層１６は、ｎ型バッファ層１５と相似形状で、且つ環状構造を有している。

ｎ⁻型ベース層１４の表面内には、ｐ型ベース層１７がｎ型バッファ層１５と離間して、且つ該ｎ型バッファ層１５を取り囲むように選択的に拡散形成され、ｐ型ベース層１７は、内周面がｎ型バッファ層１５と相似形状を有している。

ｐ型ドレイン層１６の両側のｐ型ベース層１７の部分には、ストライプ状のｎ⁺型ソース層１８が選択的に拡散形成され、ｎ⁺型ソース層１８は、ｐ型ドレイン層１６の直線部分と略同じ長さに形成されている。

そして、ｎ^-型ベース層１４とｎ⁺型ソース層１８とに挟まれたｐ型ベース層１７の表面上には、ゲート絶縁膜１９を介してゲート電極２０が形成されている。ゲート電極２０は、ｎ型バッファ層１５を取り囲むように環状構造に形成され、内外周面がｎ型バッファ層１５と相似形状を有している。さらに、ゲート電極の一部に、外部に電極を取り出すためのゲート配線２３が設けられている。

また、ゲート電極２０及びｎ⁻型ベース層１４の露出表面上には、絶縁膜２１が形成されている。絶縁膜２１上には、ドレイン配線２２及びソース配線２４がそれぞれ形成されている。

絶縁膜２１には、所定の位置にコンタクトホール２５がそれぞれ形成され、これらのコンタクトホール２５を介して、ドレイン配線２２は、ｐ型ドレイン層１６にオーミック接触し、ソース配線２４は、ｐ型ベース層１７及びｎ^＋型ソース層１８にオーミック接触している。

本参考例の横型ＩＧＢＴによれば、ｐ型ドレイン層１６が、環状構造を有しており、ｐ型ドレイン層１６の面積が小さく形成されている。

従って、ｐ型ドレイン層の面積の縮少分、ｎ型バッファ層１５の幅Ｌｂを大きくして降伏電圧の高電圧化を図っても、オン電圧が上昇することはない。

（第２の参考例）
図３は、本発明の第２の参考例に係わる横型ＩＧＢＴの平面図である。このＡ−Ａ'断面は、図２と同じであるので省略する。

本参考例が上記第１の参考例と異なる点は、上記第１の参考例では、ｐ型ドレイン層１６が環状構造であるのに対して、本参考例では、ｐ型ドレイン層３６は、上記第１の参考例における環状構造のｐ型ドレイン層１６の上下端部の一方、例えば下端部を水平方向（紙面上において、左右方向）に切除してなる馬蹄構造、又は逆Ｕ字構造を有する点である。なお、その他の構成については、上記第１の参考例と同じである。

本参考例の横型ＩＧＢＴにおいても、ｐ型ドレイン層３６の面積が小さく形成されており、上記第１の参考例と同様に、オン電圧を上昇させることなく、降伏電圧の高電圧化を図ることができる。

また、ｐ型ドレイン層３６の円弧状端部に電流集中し、この部分において素子が破壊する恐れがあるが、上記第１の参考例においては、上下、２個所、存在するのに対して、本参考例では、１個所であり、素子の破壊の虞れが少ない。

ここで、上記第１の参考例におけるｐ型ドレイン層１６は、図４に示されたように、複数個の短冊状のドレイン層部分１６ａの集合体であってもよい。

同様に、上記第２の参考例におけるｐ型ドレイン層３６は、図５に示されたように、複数個の短冊状のドレイン層部分３６ａの集合体であってもよい。

（第３の参考例）
図６は、本発明の第３の参考例に係わる横型ＩＧＢＴの平面図である。このＡ−Ａ'断面は、図２と同じであるので省略する。

本参考例が上記第１の参考例と異なる点は、上記第１の参考例では、ｐ型ドレイン層１６が環状構造であるのに対して、本参考例では、ｐ型ドレイン層４６は、上記第１の参考例の環状構造のｐ型ドレイン層１６の上下端部を水平方向に切除して２個のストライプ構造に形成した点である。

なお、その他の構成については、上記第１の参考例と同じである。

本参考例ＩＧＢＴにおいても、ｐ型ドレイン層４６の面積が小さくなっており、上記第１の参考例と同様に、オン電圧を上昇させることなく、降伏電圧の高電圧化を図ることができる。

また、ｐ型ドレイン層の上下端部に、円弧状部を有しないため、上記第１及び第２の参考例のように、円弧状部への電流集中による素子破壊の虞れがない。

(第４の参考例)
図７は、本発明の第４の参考例に係わる横型ＩＧＢＴの平面図である。このＡ−Ａ'断面は、図２と同じであるので省略する。

本参考例が上記第１の参考例と異なる点は、上記第１の参考例では、ｐ型ドレイン層１６が環状構造であるのに対して、本参考例では、ｐ型ドレイン層５６は、上記第１の参考例の環状構造のｐ型ドレイン層１６の上下端部を水平方向に切除して２個のストライプ状に形成し、更に、各ストライプ状のｐ型ドレイン層を水平方向に切除し、複数のｐ型ドレイン層部分５６ａに分割してなる点である。換言すれば、上記第３の参考例におけるｐ型ドレイン層４６をメッシュ状に分割してなるものである。なお、その他の構成については、上記第１の参考例と同じである。

本参考例の横型ＩＧＢＴにおいては、上記第１乃至第３の参考例におけるｐ型ドレイン層１６、３６、４６よりもｐ型ドレイン層５６の面積が小さくなっており、上記第１乃至第３の参考例に比べて、降伏電圧の高電圧化を図ることができる。

また、ｐ型ドレイン層５６の上下端部に、円弧状部を有しないため、上記第１及び第２の参考例のように、円弧状部への電流集中による素子破壊の恐れがない。

(第５の参考例)
図８は、本発明の第５の参考例に係わる横型ＩＧＢＴの平面図である。このＡ−Ａ'断面は、図２５と同じであるので省略する。

本参考例が上記第１の参考例と異なる点は、上記第１の参考例では、ｐ型ドレイン層１６が環状構造であるのに対して、本参考例では、ｐ型ドレイン層６６は、ｐ型ドレイン層をストライプ状に形成し、更に、このｐ型ドレイン層を水平方向に複数のｐ型ドレイン層部分６６ａに分割してなる。即ち、短冊状のｐ型ドレイン層部分６６ａを梯子状に配列した点である。なお、その他の構成については、上記第１の参考例と同じである。

本参考例の横型ＩＧＢＴにおいても、ｐ型ドレイン層６６の面積が小さく形成されており、上記参考例と同様に、オン電圧を上昇させることなく、降伏電圧の高電圧化を図ることができる。

また、ｐ型ドレイン層６６の上下端部に、円弧状部を有しないため、上記第１及び第２の参考例のように、円弧状部への電流集中による素子破壊の恐れがない。

なお、上記第１の参考例〜第５の参考例に限定されず、種々に変更して実施することができる。

例えば、上記参考例では、第１導電型をｎ型、第２導電型をｐ型とするｎチャンネル型の横型ＩＧＢＴについて例示したが、本発明は、ｐチャンネル型の横型ＩＧＢＴにも適用できる。この場合には、第１導電型をｐ型とし、第２導電型をｎ型とすればよい。

また、本発明は、上記参考例のドレイン層の構造に限定されず、組み合わせてもよい。例えば、図４、図５を用いて説明したように、第１及び第２の参考例に第４の参考例をそれぞれ組み合わせて、環状構造のドレイン層及び馬蹄形（逆Ｕ字）構造のドレイン層を複数に分割し、複数の分割ドレイン層で構成された環状構造、或いは馬蹄形構造のドレイン層としてもよい。

更に、上記参考例のＩＧＢＴに限定されず、例えばｎｐｎ、ｐｎｐ型トランジスタやＧＴＯ、ＥＳＴのような他のバイポーラ素子にも適用可能である。

次に、本発明の第１〜第５の実施の形態による縦型ＩＧＢＴについて説明する。

(第１の実施の形態)
本発明の第１の実施の形態による縦型ＩＧＢＴについて、図９を用いて説明する。

図２７に示された縦型ＩＧＢＴでは、ｐ型ドレイン層１２０２が素子のドレイン側全面に形成されている。これに対し本実施の形態では、ｐ型ドレイン層１１０は、ドレイン側の全面ではなく、ｎ型バッファ層１０３における一部部分に形成されている。これに伴い、ドレイン電極１１１は、コレクタ側の全面ではなくｐ型ドレイン層１１０上に形成されている。他のｎ⁻型ベース層１０４、ｐ型ベース層１０５、ｎ^＋型ソース層１０６、ゲート絶縁膜１０７、ゲート電極１０８、ソース電極１０９は、図２７に示されたｎ⁻型ベース層１２０４、ｐ型ベース層１２０５、ｎ^＋型ソース層１２０６、ゲート絶縁膜１２０７、ゲート電極１２０８、ソース電極１２０９と同様であり、説明を省略する。

ここで、ｐ型ドレイン層１１０の表面濃度（Ｃｐ）は、ドレイン電極１１１と完全にオーミック接合が取れるように、
Ｃｐ＞１×１０^１９ ｃｍ^−３
を満たす様に形成する。この数値は、以下の文献の記載に基づいている。

S.M.Sze, ｐhysics of Semiconductor Devices ２nd Edition, ｐ.305, 1981
ｐ型ドレイン層１１０を以上のような構造とすることで、ドレイン電極１１１からの正孔の注入効率を、ｐ型ドレイン層１１０の濃度ではなく、面積比で調節する事が可能となり、図２６に示されたＩＧＢＴにおけるオーミック接合や、ドーズ量のバラつきに関するプロセスマージンの問題を解決する事が出来る。

（第２の実施の形態）
図１０に、本発明の第２の実施の形態に係る縦型ＩＧＢＴの断面を示す。上記第１の実施の形態と比較し、第１の実施の形態ではゲート電極１０８がプレーナ型であるのに対し、第１の実施の形態ではゲート電極１１８がトレンチ型である点で相違する。ソース側におけるゲート電極１１８をこのようなトレンチ型とすることで、ＭＯＳのチャネル密度を増やして、ソース電極１１９側のキャリア量を増やすことができる。ドレイン側におけるｐ型ドレイン層１１０、ドレイン電極１１１の構造は上記第１の実施の形態と同一であり、説明を省略する。

（第３の実施の形態）
図１１に、本発明の第３の実施の形態に係る縦型ＩＧＢＴの縦断面を示す。本実施の形態は、ソース側において、ゲート電極１１８を上記第７の実施の形態と同様なトレンチ型とするが、ｐ型ベース層１１５およびｎ^＋型ソース層１２６と接続するソース電極１２９を一定の割合で間引いてその数を減らしている点で相違する。これにより、正孔の排出抵抗を大きくして電子注入を促進させることができる。このようなソース側の構造は、ソース側のキャリア量を増やすために以下の文献において提案されている。

M.Kitagawa et al., "A 4500V Injection Enhanced Insulated Gate Biｐolar Transistor (IEGT) in a Mode Similar to a Thyristor", IEDM'93, ｐｐ.679-68２, １993
ドレイン側におけるｐ型ドレイン層１１０、ドレイン電極１１１の構造は、上記第１、第２の実施の形態と同一であり、説明を省略する。

（第４の実施の形態）
図１２に、本発明の第４の実施の形態に係る縦型ＩＧＢＴの縦断面を示す。

図９に示された上記第１の実施の形態と比較し、ドレイン電極１１１とｐ型ドレイン層１１０との間にバリアメタル層１１２が形成されている点が相違する。他の構成は上記第１の実施の形態と同様であり、説明を省略する。

ドレイン側からの正孔の注入を抑制するために、ｐ型ドレイン層１１０の表面濃度を高くし、かつｎ型バッファ層１０３の表面において浅く拡散して形成する必要がある。しかし、ドレイン電極１１１を、通常用いられているアルミニウムにより形成すると、アルミニウムがシリコンを吸い出して突き抜けが生じ、正孔の注入量を制御することができない。そこで、本実施の形態では、ドレイン電極１１１とｐ型ドレイン層１１０との間に、バリアメタル層１１２（例えば、TiN,TiW,Ti）を挿入する事により、ドレイン電極１１１におけるアルミニウムがシリコンを吸い出して突き抜ける減少を防止する事ができる。

ここで、バリアメタル層１１２は、上記第２の実施の形態、あるいは上記第３の実施の形態におけるドレイン電極１１１とｐ型ドレイン層１１０との間に設けても同様な効果が得られる。

（第５の実施の形態）
図１３に、本発明の第５の実施の形態に係る縦型半導体装置の縦断面構造を示す。

本実施の形態は、ｎ⁻型基板２０１の一方の面（図中、下面側）に、比較的深くｎ型バッファ層２０２を形成した点と、ｐ型ドレイン層２０９をこのｎ型バッファ層２０２に形成したトレンチ型の溝２０７の底面部分に不純物を導入して形成した点に特徴がある。この場合の深さ方向の不純物プロファイルを、図１４に示す。

先ず、本実施の形態によれば、深いｎ型バッファ層２０２を形成したことで、基板全体を厚くして十分な強度性を有することができる。

また本実施の形態によれば、ｎ型バッファ層２０２に形成した溝２０７の底面部分にｐ型ドレイン層２０９を形成したことで、ｎ型バッファ層２０２からｎ⁻型基板２０１の上面までの厚さを十分に薄くすることができる。

具体的には、例えば厚さ１５０〜４００μｍのｎ⁻型基板２０１の図中下面側に不純物を拡散して１００〜３５０μｍのｎ型バッファ層２０２を形成し、このｎ型バッファ層２０２に深さ９０〜３４０μｍの溝２０７を形成する。この溝２０７の底面に不純物を導入してｐ型ドレイン層２０９を形成すると、ｎ型バッファ層２０２からｎ⁻型基板２０１の上面までは約５０〜６０μｍというように十分薄くなる。

また、ドレイン層２０９がそれぞれ分離されて形成されるため、より低損失化を実現することができる。

次に、本実施の形態による縦型半導体装置の製造方法を工程別に簡単に説明する。ただし、ソース側の工程は従来と同様であるので、この部分の説明は省略する。

図１５に示すように、例えば厚さ１５０〜４００μｍのｎ⁻型基板２０１を用意し、図中下方の面から不純物を拡散してｎ型バッファ層２０２を形成する。次に、図１６に示すように、ｎ型バッファ層２０２の表面を酸化し、シリコン酸化膜２０３を形成する。そして、シリコン酸化膜２０３にエッチングを行って、溝を形成する箇所を選択的に除去する。

図１７に示すように、残ったシリコン酸化膜２０３をマスクとして異方性エッチングを行い、トレンチ型の溝２０７を形成する。

図１８に示すように、ｎ型バッファ層２０２側の表面全体を酸化し、シリコン酸化膜２０８を形成する。このシリコン酸化膜２０８にエッチバックを行うと、図１９に示すように溝２０７の側壁にシリコン酸化膜２０８が残り、溝２０７の底部及びｎ型バッファ層２０２の表面のシリコン酸化膜２０８は除去される。

このような状態からボロンをイオン注入してアニールすると、図２０に示すように溝２０７の底部にｐ型ドレイン層２０９が形成され、同時にｎ型バッファ層２０２の表面にｐ型ドレイン層２１０が形成される。この後、図１３に示すように、溝２０７の中に埋め込みドレイン電極２１１を形成し、表面全体にドレイン電極２１２を形成する。

尚、ｎ型バッファ層２０２の形成に関してであるが、例えば６５０μｍというように厚いｎ⁻型基板２０１に不純物を拡散して厚く形成しておき、この後所望の厚さになるように研削してもよい。

あるいは、図２１に示すように、ｎ型バッファ層２０２の表面上に高抵抗のエピタキシャル層２２１を形成してもよい。この場合の不純物プロファイルを図２２に示す。

また、本実施の形態ではゲート構造をトレンチ型としたが、図２３に示すように、ｐ型ベース層２３１、ｎ^＋型ソース層２３２、ソース電極２３５、ゲート絶縁膜２３３、ゲート電極２３４を備えたプレーナ型としてもよい。

上述した実施の形態はいずれも一例であり、本発明の技術的範囲を超えない範囲内において、様々に変形することが可能である。

本発明の第１の参考例に係わる横型ＩＧＢＴの平面図。 図１のＡ−Ａ’線に沿った横型ＩＧＢＴの縦断面図。 本発明の第２の参考例に係わる横型ＩＧＢＴの平面図。 上記第１の参考例に係わる横型ＩＧＢＴの変形例を示した平面図。 上記第２の参考例に係わる横型ＩＧＢＴの変形例を示した平面図。 本発明の第３の参考例に係わる横型ＩＧＢＴの平面図。 本発明の第４の参考例に係わる横型ＩＧＢＴの平面図。 本発明の第５の参考例に係わる横型ＩＧＢＴの平面図。 本発明の第１の実施の形態に係わる縦型ＩＧＢＴの縦断面図。 本発明の第２の実施の形態に係わる縦型ＩＧＢＴの縦断面図。 本発明の第３の実施の形態に係わる縦型ＩＧＢＴの縦断面図。 本発明の第４の実施の形態に係わる縦型ＩＧＢＴの縦断面図。 本発明の第５の実施の形態に係わる縦型ＩＧＢＴの縦断面図。 同縦型ＩＧＢＴの濃度プロファイルを示した説明図。 上記第５の実施の形態に係わる縦型ＩＧＢＴを製造する工程を示した縦断面図。 同第５の実施の形態に係わる縦型ＩＧＢＴを製造する工程を示した縦断面図。 同第５の実施の形態に係わる縦型ＩＧＢＴを製造する工程を示した縦断面図。 同第５の実施の形態に係わる縦型ＩＧＢＴを製造する工程を示した縦断面図。 同第５の実施の形態に係わる縦型ＩＧＢＴを製造する工程を示した縦断面図。 同第５の実施の形態に係わる縦型ＩＧＢＴを製造する工程を示した縦断面図。 同第５の実施の形態に係わる縦型ＩＧＢＴの変形例を示した縦断面図。 同縦型ＩＧＢＴの濃度プロファイルを示した説明図。 同第５の実施の形態に係わる縦型ＩＧＢＴの他の変形例を示した縦断面図。 従来の横型ＩＧＢＴの平面図。 図２４のＡ−Ａ’線に沿う横型ＩＧＢＴの断面図。 実験により得られた、ドレイン層の面積とＩＧＢＴのオン電圧の関係を示すグラフ。 従来の縦型ＩＧＢＴの平面図。 同縦型ＩＧＢＴの濃度プロファイルを示した説明図。

符号の説明

１ ＳＯＩ基板
２ 支持基板（シリコン）
３ 埋め込み酸化膜
４ シリコン活性層
１４ ｎ⁻型ベース層
１５ ｎ型バッファ層
１６、１６ａ、３６、３６ａ、４６、５６、６６、１０６ ｐ型ドレイン層
１７ ｐ型ベース層
１８ ｎ^＋型ソース層
１９ ゲート絶縁膜
２０ ゲート電極
２１ 絶縁膜
２２ ドレイン配線
２３ ゲート配線
２４ ソース配線
２５ コンタクトホール
Ｌｂ ｎ型バッファ層の幅（１／２幅）
５６ａ、６６ａ ｐ型ドレイン層部分
１０３ ｎ型バッファ層
１０４ ｎ型ベース層
１０５、１１５ ｐ型ベース層
１０６、１１６、１２６ ｎ型ソース層
１０７、１１７ ゲート絶縁膜
１０８、１１８ ゲート電極
１０９、１１９、１２９ ソース電極
１１０ ｐ型ドレイン層
１１１ ドレイン電極
１１２ バリアメタル
２０１ ｎ⁻型半導体基板
２０２ ｎ型バッファ層
２０３、２０８ シリコン酸化膜
２０７ 溝
２０９、２１０ ｐ型ドレイン層
２１１ 埋め込みドレイン電極
２１２ ドレイン電極
２２１ ｎ⁻型エピタキシャル層
２３１ ｐ型ベース層２３１
２３２ ｎ型ソース層
２３３ ゲート絶縁膜
２３４ ゲート電極
２３５ ソース電極

Claims (6)

1. 第１導電型バッファ層より高抵抗の第１導電型ベース層と、
   前記第１導電型ベース層の一方の表面上に形成された前記第１導電型バッファ層と、
   前記第１導電型バッファ層の表面部分に選択的に形成された第２導電型ドレイン層と、
   前記第１導電型ベース層の他方の表面部分に選択的に形成された第２導電型ベース層と、
   前記第２導電型ベース層の表面部分に選択的に形成された第１導電型ソース層と、
   前記第１導電型ソース層と前記第１導電型ベース層の間の前記第２導電型ベース層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記第２導電型ベース層上に形成されたゲート電極と、
   前記第２導電型ドレイン層と電気的に接続するように形成されたドレイン電極と、
   前記第１導電型ソース層及び前記第２導電型ベース層と電気的に接続するように形成されたソース電極と、
   を備え、
   前記ドレイン電極が前記第１導電型バッファ層とは電気的に接続されていないことを特徴とする縦型半導体装置。
2. 第１導電型バッファ層より高抵抗の第１導電型ベース層と、
   前記第１導電型ベース層の一方の表面上に形成された前記第１導電型バッファ層と、
   前記第１導電型ベース層の他方の表面部分に形成された複数の溝と、
   前記第１導電型ベース層の他方の表面部分に前記溝より浅く形成された第２導電型ベース層と、
   前記第２導電型ベース層の表面部分に各々の前記溝の両側に形成された第１導電型ソース層と、
   前記溝の側壁及び底面に形成されたゲート絶縁膜と、
   前記溝の内部を埋めるように前記ゲート絶縁膜を介して形成されたゲート電極と、
   前記第１導電型ソース層及び前記第２導電型ベース層に電気的に接続するように形成されたソース電極と、
   前記第１導電型バッファ層の表面部分に選択的に形成された第２導電型ドレイン層と、
   前記第２導電型ドレイン層と電気的に接続されたドレイン電極と、
   を備え、
   前記ドレイン電極が前記第１導電型バッファ層とは電気的に接続されていないことを特徴とする縦型半導体装置。
3. 前記第２導電型ドレイン層の表面不純物濃度Ｃｓが、
   Ｃｓ＞１×１０^１９ ｃｍ^−３
   を満たす請求項１又は２記載の縦型半導体装置。
4. 前記第１の主電極と前記第２導電型ドレイン層の間にバリアメタル層が形成されていることを特徴とする請求項１乃至３のいずれかに記載の縦型半導体装置。
5. 第１導電型バッファ層より高抵抗の第１導電型半導体基板と、
   前記第１導電型半導体基板の一方の表面上に形成された前記第１導電型バッファ層と、
   前記第１導電型半導体基板の他方の表面部分に形成された複数の第１の溝と、
   前記第１導電型半導体基板の他方の表面部分において前記第１の溝より浅く形成された第２導電型ベース層と、
   前記第２導電型ベース層の表面部分において各々の前記第１の溝の両側に形成された第１導電型ソース層と、
   前記第１の溝の側壁及び底面に形成された第１の絶縁膜と、
   前記第１の溝の内部に前記第１の絶縁膜を介して埋め込むように形成されたゲート電極と、
   前記第１導電型ソース層及び前記第２導電型ベース層に接続するように形成されたソース電極と、
   前記第１導電型バッファ層に形成された第２の溝と、
   前記第２の溝の側壁に形成した第２の絶縁膜と、
   前記第２の溝の底面部分に形成された第２導電型第１ドレイン層と、
   前記第１導電型バッファ層の表面部分において前記前記第２の溝より浅く形成された第２導電型第２ドレイン層と、
   前記第２の溝の内部に前記第２の絶縁膜を介して埋め込むように形成され、前記第２導電型第１ドレイン層に接続する埋め込みドレイン電極と、
   前記第２導電型第２ドレイン層及び前記埋め込みドレイン電極と接続するドレイン電極とを備えることを特徴とする縦型半導体装置。
6. 第１導電型バッファ層より高抵抗の第１導電型半導体基板と、
   前記第１導電型半導体基板の一方の表面上に形成された前記第１導電型バッファ層と、
   前記第１導電型半導体基板の他方の表面部分に選択的に形成された第２導電型ベース層と、
   前記第２導電型ベース層の表面部分に選択的に形成された第１導電型ソース層と、
   前記第１導電型ソース層と前記第１導電型半導体基板との間の前記第２導電型ベース層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記第２導電型ベース層上に形成されたゲート電極と、
   前記第１導電型ソース層及び前記第２導電型ベース層に接続するように形成されたソース電極と、
   前記第１導電型バッファ層に形成された溝と、
   前記溝の側壁に形成した絶縁膜と、
   前記溝の底面部分に形成された第２導電型第１ドレイン層と、
   前記第１導電型バッファ層の表面部分において前記前記溝より浅く形成された第２導電型第２ドレイン層と、
   前記溝の内部に前記絶縁膜を介して埋め込むように形成され、前記第２導電型第１ドレイン層に接続する埋め込みドレイン電極と、
   前記第２導電型第２ドレイン層及び前記埋め込みドレイン電極と接続するドレイン電極とを備えることを特徴とする縦型半導体装置。

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