KR100759284B1 - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000003071 parasitic effect Effects 0.000 abstract description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
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- Computer Hardware Design (AREA)
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Abstract
컬렉터·이미터 전류특성을 향상시키고, 하강 시간을 단축하여, 더욱 기생 사이리스터의 래치업 내량을 향상시킨 반도체 장치를 제공한다. 반도체 장치는, 제1도전형의 반도체 기판과, 반도체 기판에 설치된 제2도전형의 반도체 영역과, 반도체 영역 안에 설치된 제1도전형의 컬렉터층과, 반도체 영역 안에, 컬렉터층으로부터 간격을 두고 컬렉터층을 둘러싸도록 설치된 단이 없는 형태의 제1도전형의 베이스층과, 베이스층 안에 설치된 제2도전형의 제1이미터층을 구비하고, 제1이미터층과 컬렉터층 사이의 캐리어의 이동을, 베이스층에 형성되는 채널 영역으로 제어하는 횡형의 단위 반도체 소자를 포함한다. 제1이미터층은, 베이스층을 따라 설치된 복수의 단위 이미터층으로 이루어진다.
래치업 내량, 컬렉터층, 베이스층, 단위 이미터층, 반도체 소자
Description
도 1은 본 발명의 실시예 1에 따른 IGBT의 상면도,
도 2는 본 발명의 실시예 1에 따른 IGBT의 단면도,
도 3은 본 발명의 실시예 1에 따른 IGBT의 단면도,
도 4는 본 발명의 실시예 1에 따른 IGBT의 이미터 전극근방의 정공의 움직임을 나타내는 개략도,
도 5는 본 실시예 1에 따른 다른 IGBT의 상면도,
도 6은 본 발명의 실시예 1에 따른 다른 IGBT의 단면도,
도 7은 본 발명의 실시예 1에 따른 다른 IGBT의 단면도,
도 8은 본 발명의 실시예 1에 따른 IGBT의 부분 상면도,
도 9는 본 발명의 실시예 1에 따른 다른 IGBT의 부분 상면도,
도 10은 본 발명의 실시예 1에 따른 다른 IGBT의 상면도,
도 11은 본 발명의 실시예 1에 따른 다른 IGBT의 상면도,
도 12는 본 발명의 실시예 1에 따른 다른 IGBT의 상면도,
도 13은 본 발명의 실시예 1에 따른 다른 IGBT의 상면도,
도 14는 본 발명의 실시예 2에 따른 IGBT의 단면도,
도 15는 본 발명의 실시예 2에 따른 다른 IGBT의 단면도,
도 16은 본 발명의 실시예 2에 따른 다른 IGBT의 단면도,
도 17은 본 발명의 실시예 2에 따른 다른 IGBT의 단면도,
도 18은 본 발명의 실시예 3에 따른 IGBT의 단면도,
도 19는 본 발명의 실시예 3에 따른 다른 IGBT의 단면도,
도 20은 본 발명의 실시예 4에 따른 IGBT의 상면도,
도 21은 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 22는 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 23은 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 24는 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 25는 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 26은 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 27은 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 28은 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 29는 본 발명의 실시예 4에 따른 다른 IGBT의 상면도,
도 30은 종래의 IGBT의 상면도,
도 31은 종래의 IGBT의 단면도,
도 32는 종래의 IGBT의, 컬렉터·이미터 전압(VCE)과 컬렉터·이미터 전류(ICE)의 관계를 도시하는 도면,
도 33은 종래의 IGBT의 턴오프 파형을 도시한다.
[도면의 주요부분에 대한 부호의 설명]
1 : p형 기판 2 : n-층
3 : 버퍼층 4 : p형 컬렉터층
5 : p형 베이스층 6 : n형 이미터층
7 : p형 이미터층 8 : 필드 산화막
9 : 게이트 산화막 10 : 게이트 배선
11 : 보호막 12 : 게이트 전극
13 : 이미터 전극 14 : 컬렉터 전극
15 : 채널 영역 100 : IGBT
본 발명은 반도체 장치에 관한 것으로서, 특히, 고내압의 전력용 반도체 장치에 관한 것이다.
도 30은, 전체가 1000으로 나타내는, 종래의 횡형 n채널 IGBT(Insulated Gate Bipolar Transistor)의 상면도이다. 또한 도 31은, 도 30을 Ⅹ-Ⅹ방향으로 본 경우의 단면도이다.
도 31에 나타나 있는 바와 같이, IGBT(1000)는, p형 기판(1)을 포함한다. p형 기판(1)에는 n- 층(2)이 설치되고, 또한 n-층(2)안에는 n형 버퍼층(3)이 형성되어 있다. 또한 n형 버퍼층(3)안에는, p형 컬렉터층(4)이 형성되어 있다.
한편, n-층(2) 안에는, p형 컬렉터층(4)으로부터 소정의 거리를 두고, p형 베이스층(5)이 형성되어 있다. p형 베이스층(5)안에는, n형 이미터층(n+)(6)이, p형 베이스층(5)의 주변부에서 내측으로 p형 베이스층(5)보다 얕게 형성되어 있다. 또한 p형 베이스층(5)안에는, p형 이미터층(p+)(7)도 형성되어 있다.
n형 버퍼층(3)과 p형 베이스층(5)에 끼워진 n-층(2)의 표면상에는, 필드 산화막(8)이 형성되어 있다. 또한 이미터층(6)과 n-층(2)과의 사이의, p형 베이스층(5)에 형성되는 채널 영역(15) 위에는, 게이트 산화막(9)을 통해 게이트 배선(10)이 설치되어 있다. 또한 필드 산화막(8)등을 덮도록 보호막(11)이 설치되어 있다.
게이트 배선(10)에 전기적으로 접속되도록, 게이트 전극(12)이 설치된다. 또한 n형 이미터층(6), p형 이미터층(7)의 쌍방에 전기적으로 접속되도록, 이미터 전극(13)이 형성되어 있다. 또한 p형 컬렉터층(4)에 전기적으로 접속되도록, 컬렉터 전극(14)이 형성되어 있다. 이미터 전극(13) 및 컬렉터 전극(14)과 게이트 전극(12)은, 서로 전기적으로 분리되어 있다.
도 30에 나타나 있는 바와 같이, IGBT(1000)는, 중앙에 p형 컬렉터층(4)이 있고, 그 주위를, n형 버퍼층(3), n-층(2), p형 베이스층(5), n형 이미터층(6), p형 이미터층(7)이 순서대로 둘러싸는 구조를 가지고, 2개의 반원부가 직선부로 묶인 단이 없는 형태로 되어 있다. 또한, 도 30에서는, 이해하기 쉽도록, 필드 산화막(8), 게이트 산화막(9), 게이트 배선(10), 게이트 전극(12), 보호막(11), 이미터 전극(13) 및 컬렉터 전극(14)은 생략되고 있다.
[특허문헌 1] 특허 제3647802호 공보
도 32는, IGBT(1000)에 일정한 게이트·이미터간 전압(VGE)을 인가한 상태에서, 컬렉터·이미터 전류(VCE)를 인가했을 때, 컬렉터·이미터 전류(ICE)를 나타낸다. 가로축에 컬렉터·이미터간 전압(VCE), 세로축에 컬렉터·이미터 전류(ICE)를 나타낸다. 측정 온도는 실온이다.
도 32에서 알 수 있는 바와 같이, VCE를 점차 크게 한 경우, VCE가 6V근방에서 ICE는 약 0.2A가 되고, 이 부근에서 포화 경향을 나타낸다. 이 때문에, VCE를 크게 해도 ICE가 충분하게 커질 수 없다는 문제가 있었다.
또한 VCE가 OV에서 6V에 이를 때까지의 동안에, ICE는 완만한 기울기를 나타 내고 있으며, 온 저항(VCE /ICE)이 높다는 문제도 있었다.
도 33은, IGBT(1000)의 턴오프 파형을 나타내는 것이다. 가로축에 턴오프 시간, 세로축에 컬렉터·이미터간 전압(VCE) 또는 컬렉터·이미터 전류(ICE)를 나타낸다. 도 33중, (AV)는 VCE값의 변화, (AI)는 ICE값의 변화를 각각 나타낸다.
도 33에서 알 수 있는 바와 같이, 하강 시간(ICE가 최대값의 90％에서 10％가 되는 데 필요한 시간)은 1㎲를 넘는 큰 값으로 되어 있다. 이와 같이, p형 기판(1)상의 n-층(2)에 IGBT를 형성한 접합 분리(JI) 횡형IGBT(1000)는, 스위칭 속도가 느리고, 스위칭 손실이 크다는 문제가 있었다.
또한 횡형IGBT(1000)에서는, 인버터 회로에 있어서의 단락시 등에 p형 컬렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 사이리스터가 래치업하여 IGBT(1000)의 전류 밀도가 커지고, 파괴되기 쉽다는 문제도 있었다.
본 발명은, 이러한 문제점을 해결하기 위해 행해진 것으로, 컬렉터·이미터 전류특성을 향상시켜, 하강 시간을 단축하고, 또한 기생 사이리스터의 래치업 내량을 향상시킨 반도체 장치의 제공을 목적으로 한다.
본 발명은, 제1도전형의 반도체 기판과, 반도체 기판에 설치된 제2도전형의 반도체 영역과, 반도체 영역안에 설치된 제1도전형의 컬렉터층과, 반도체 영역안에, 컬렉터층으로부터 간격을 사이에 두고 컬렉터층을 둘러싸도록 설치된 단이 없는 형태의 제1도전형의 베이스층과, 베이스층 안에 설치된 제2도전형의 제1이미터층을 구비하고, 제1이미터층과 컬렉터층 사이의 캐리어의 이동을, 베이스층에 형성되는 채널 영역으로 제어하는 횡형의 단위 반도체 소자를 포함하고, 제1이미터층이, 베이스층을 따라 설치된 복수의 단위 이미터층으로 이루어지는 것을 특징으로 하는 반도체 장치이다.
실시예
1
도 1은, 전체가 100으로 나타나는, 본 발명의 실시예 1에 따른 횡형 n채널 IGBT(Insulated Gate Bipolar Transistor)의 상면도이다. 또한 도 2는, 도 1을 A-A방향으로 보았을 경우의 단면도, 도 3은, 도 1을 B-B방향으로 보았을 경우의 단면도이다.
도 1에 나타나 있는 바와 같이, IGBT(100)에서는, 복수의 원형형상의 단위 IGBT가 나란히 설치되어 있다(도 1에서는, 3개의 단위 IGBT가 나란하게 설치되어 있다). 각 단위 IGBT에서는, 중앙에 p형 컬렉터층(4)이 있고, 그 주위에, n형 버퍼층(3), n-층(2) 및 p형 베이스층(5)이, 대략 동심원 모양으로 형성되어 있다. p형 베이스층(5)의 주위에는, 복수의 줄무늬 모양의 n형 이미터층(단위 이미터층)(6)이, 간격을 두고 대략 동심원 모양으로 설치되어 있고, n-층(2)과 n형 이미터층(6) 사이에 끼워진 p형 베이스층(5)은, 채널 영역(15)으로서 기능한다. 또한, n 형 이미터층(6)의 간격은, 등간격이 바람직하다. 또한 n형 이미터층(6)의 주위에는, p형 이미터층(7)이 형성되어 있다.
여기에서, n형 이미터층(6)은, 채널 형성 영역(15)의 주위를 불연속으로 둘러싸도록 형성되면 되고, 예를 들면 사다리꼴 형상이나 부채형 형상이어도 된다.
IGBT(100)의 A-A방향으로 보았을 경우의 단면구조에 있어서는, 도 2에 나타나 있는 바와 같이, IGBT(100)는 실리콘 등의 p형 기판(1)을 포함한다. p형 기판(1)에는, n-층(2)이 설치된다. n-층(2)안에는, n형 버퍼층(3)이 선택적으로 형성되어 있다. 또한 n형 버퍼층(3) 안에는, p형 컬렉터층(4)이 선택적으로 형성되어 있다.
또한, 버퍼층(3)을 설치하지 않는 것도 가능하다(이하의 실시예에 있어서도 동일하다).
한편, n-층(2) 안에는, p형 컬렉터층(4)으로부터 소정의 거리를 사이에 두고, p형 베이스층(5)이 선택적으로 형성되어 있다. p형 베이스층(5)안에는, n형 이미터층(n+)(6)이, p형 베이스층(5)의 주변부로부터 내측으로, p형 베이스층(5)보다 얕고, 선택적으로 형성되어 있다. 또한 p형 베이스층(5)안에는, p형 이미터층 (p+)(7)이 형성되어 있다.
n형 버퍼층(3)과 p형 베이스층(5)에 끼워진 n-층(2)의 표면상에는, 예를 들 면 실리콘 산화막 등의 필드 산화막(8)이 형성되어 있다. 또한 이미터층(6)과 n-층(2) 사이의, p형 베이스층(5)에 형성되는 채널 영역(15) 위에는, 실리콘 산화막 등의 게이트 산화막(9)을 통해, 게이트 배선(10)이 설치된다. 게이트 배선(10)은, 예를 들면 폴리실리콘으로 이루어진다. 또한 필드 산화막(8)등을 덮도록, 예를 들면 실리콘 질화막 등의 보호막(11)이 설치된다.
게이트 배선(10)에 전기적으로 접속되도록, 게이트 전극(12)이 설치된다. 게이트 전극(12)은, 예를 들면 알루미늄으로 이루어진다.
또한 n형 이미터층(6), p형 이미터층(7)의 쌍방에 전기적으로 접속되도록, 이미터 전극(13)이 형성되어 있다. 또한 p형 컬렉터층(4)에 전기적으로 접속되도록, 컬렉터 전극(14)이 형성되어 있다. 이미터 전극(13), 컬렉터 전극(14)은, 예를 들면 알루미늄으로 이루어진다. 이미터 전극(13), 컬렉터 전극(14), 게이트 전극(12)은, 서로 전기적으로 분리되어 있다.
IGBT(100)의 B-B방향으로 보았을 경우의 단면구조에 있어서는, 도 3에 나타나 있는 바와 같이, p형 베이스층(5) 안에 n형 이미터층(6)은 없고, p형 이미터층(7)이 이미터 전극(13)의 저면 전체에 닿도록 연장하고 있다. 다른 구조는, 도 2에 나타내는 단면도와 같다.
도 4는, IGBT(100)의 이미터 전극 근방의 정공(홀)의 움직임을 도시한 개략도이다. 도 4중, 도 1과 동일한 부호는, 동일 또는 상당 개소를 나타낸다. IGBT(100)에서는, 줄무늬 모양의 n형 이미터층(단위 이미터층)(6)이, 채널 형성 영 역(15)의 주위를 불연속으로 둘러싸도록, 소정의 간격을 두고 배치되고 있다. 이러한 구조에서는, 턴오프 시나 정상상태의 온 시에, 정공은, n형 이미터층(6)바로 아래 보다도, 불연속으로 배치된 n형 이미터층(6) 사이에 있는 p형 이미터층(7)(또는 그 아래쪽의 p형 베이스층(5))을 경유하여 이미터 전극으로 흐르기 쉽다. 다시 말해, n형 이미터층(6)의 바로 아래로 흘러들어 오는 정공은, 매우 작아진다.
이 결과, n-층(2)/p형 베이스 영역(5)/n형 이미터층(6)으로 형성되는 기생 npn바이폴러 트랜지스터의 동작이 억제되고, 최종적으로 p형 컬렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 사이리스터의 래치업을 방지할 수 있다.
이와 같이, 본 실시예 1에 따른 IGBT(100)에서는, IGBT(100)의 턴오프 시나 정상상태의 온 시에 있어서의 기생 사이리스터의 래치업 내량을 향상시킬 수 있다.
또한, IGBT(100)와 같이 p형 이미터층(p+)(7)을 가지는 구조에서는, 이미터 전극이 p형 이미터층(7)과 닿기 때문에, 후술하는 IGBT(150)와 같이 p형 이미터층(7)이 없고, 이미터 전극이 직접 p형 베이스층(5)에 닿는 구조에 비해, 이미터 콘택 영역에서의 콘택 저항이 작아진다.
이 때문에, 턴오프 시나 정상상태의 온 시에 있어서의 정공은, n형 이미터층(6) 바로 아래가 아니고, n형 이미터층(6) 사이에 있는 p형 이미터층(7)(또는 그 아래쪽의 p형 베이스층(5))을 경유하여 이미터 전극으로 보다 쉽게 흐르게 된다. 이 결과, p형 컬렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 사이리스터의 래치업을 효과적으로 방지할 수 있다.
도 5는, 전체가 150으로 나타내는, 본 발명의 실시예 1에 따른 다른 횡형 n채널 IGBT의 상면도이다. 또한 도 6은, 도 5를 A-A방향으로 보았을 경우의 단면도, 도 7은, 도 5를 B-B방향으로 보았을 경우의 단면도이다.
도 5∼도 7중, 도 1∼도 3과 동일한 부호는, 동일 또는 상당하는 개소를 나타낸다.
도 5∼ 도 7에서 알 수 있는 바와 같이, IGBT(150)에서는, IGBT(100)에 비해 p형 이미터(7)를 설치하지 않는 구조로 되어 있다. 다른 구조는, IGBT(100)와 같다.
이러한 구조에 있어서도, 상기의 IGBT(100)와 마찬가지로, 턴 오프시나 정상상태의 온 시에 있어서의 정공은, n형 이미터층(6) 바로 아래가 아닌, n형 이미터층(6) 사이에 있는 p형 베이스층(5)을 경유하여 이미터 전극으로 흐르기 쉽다. 이 결과, p형 컬렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)에서 형성되는 기생 사이리스터의 래치업을 방지할 수 있다.
또한, IGBT(150)에서는, p형 이미터층(7)을 설치하지 않기 때문에, p형 이미터층(7)을 가지는 IGBT(100)에 비해, 제조 공정이 간소화된다.
도 8은 IGBT(100)의 부분 상면도이며, 도 9는 IGBT(150)의 부분 상면도이다. 도 1, 도 5와 동일한 부호는 동일 또는 상당히 개소를 나타낸다.
도 8, 9에서는, 사각형 형상의 n형 이미터층(6)이, n-층(2)의 엣지부를 따라 등간격으로 배치되어 있다. n-층(2)의 엣지부 방향(도 8, 도 9에서는 상하 방향)의 n형 이미터층(6)의 폭을 a, 인접하는 n형 이미터층(6)의 간격을 b로 규정하고 있다.
도 8, 도 9에서는 a>b의 구조로 되어 있다. 이와 같이, a > b의 구조로 함으로써, a < b의 구조에 의해, IGBT(100, 150)의 채널 폭(n-층(2)과 n형 이미터층(6)에 끼워진 영역의, n-층(2)의 엣지부 방향의 길이)을 길게할 수 있다. 이에 따라 IGBT(100,150)의 이미터·컬렉터 전류(ICE)특성을 향상시킬 수 있고, n-층(2)/p형 베이스 영역(5)/n형 이미터층(6)으로 형성되는 기생 npn바이폴러 트랜지스터의 동작도 억제할 수 있다. 그리고, p형 컬렉터층(4)/n형 버퍼층(3)/n층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 사이리스터의 래치업을 방지할 수 있다.
또한, IGBT(100,150)와 같이 , p형 베이스층(5)을 고리 모양으로 함으로써, 종래 구조의 IGBT(1000)와 같이 p형 베이스층(5)을 타원형상으로 하는 경우에 비해, 채널 폭을 길게 할 수 있기 때문에, 이미터·컬렉터 전류(ICE)특성이 향상된다. 여기에서는, 단위 IGBT는 원형형상으로 했지만, 원형에 가까운 타원형이나, 원형에 가까운 다각형이어도 된다(이하의 실시예에 있어서도 동일).
도 10은, 전체가 200으로 나타내는, 본 실시예 1에 따른 다른 IGBT의 상면도이다. 인접한 원형형상의 단위 IGBT의 p형 이미터층(7)이 부분적으로 겹치는 이외는, IGBT(100)와 같은 구조이다. 또한 A-A방향으로 보았을 경우의 단면도, B-B방향으로 보았을 경우의 단면도도, 각각 도 2, 도 3에 나타내는 단면도와 같다.
또한 도 11은, 전체가 250으로 나타내는, 본 실시예 1에 따른 다른 IGBT의 상면도이다. IGBT(250)는, p형 이미터층(7)을 포함하지 않는 이외는, IGBT(200)와 동일한 구조이며, 인접한 원형형상의 단위 IGBT의 p형 베이스층(5)이 부분적으로 겹치도록 되어 있다. A-A방향으로 보았을 경우의 단면도, B-B방향으로 보았을 경우의 단면, 각각 도 6, 도 7에 나타내는 단면도와 같다.
이와 같이, IGBT(200,250)에 있어서도, IGBT(100,150)와 마찬가지로, 이미터·컬렉터 전류(ICE)특성을 향상시킴과 동시에, 기생 npn 바이폴러트랜지스터의 동작을 제압하고, p형 컬렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 사이리스터의 래치업을 방지할 수 있다.
또한 도 12는, 전체가 300으로 나타내는, 본 실시예 1에 따른 다른 IGBT의 상면도이다. IGBT(300)는, 도 30에 나타내는 종래 구조의 IGBT(100O)에 대하여, n형 이미터층(6)을 줄무늬모양으로 하고(단위 이미터층), 채널 형성 영역(15)의 주위를 불연속으로 둘러싸도록 배치한 것이다. n형 베이스층(6)은, 예를 들면 사다리꼴 형상이나 부채 형상이어도 된다.
IGBT(300)에 있어서, A-A방향으로 보았을 경우의 단면도, B-B방향으로 보았 을 경우의 단면도도, 각각 도 2, 도 3에 나타내는 단면도와 같다.
또한 도 13은, 전체가 350으로 나타내는, 본 실시예 1에 따른 다른 IGBT의 상면도이다. IGBT(350)는, p형 이미터층(7)을 포함하지 않는 이외는, IGBT(300)와 같은 구조이다. IGBT(350)에 있어서, A-A방향으로 보았을 경우의 단면도, B-B방향으로 보았을 경우의 단면도도, 각각 도 6, 도 7에 나타내는 단면도와 같다.
이와 같이, 종래 구조의 IGBT(1000)에 대해서도, 본 실시예 1에 따른 n형 이미터(6)의 구조를 적용함으로써, 이미터·컬렉터 전류(ICE)특성을 향상시키고, 기생npn바이폴러 트랜지스터의 동작을 억제하여, p형 컬렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 사이리스터의 래치업을 방지할 수 있다.
실시예
2
도 14, 도 15는, 전체가 400으로 나타내는, 본 발명의 실시예 2에 따른 IGBT의 단면도이며, 각각 도 1의 A-A방향, B-B방향으로 보았을 경우의 단면도에 해당한다.
IGBT(400)는, p형 기판(1)과 n-층(2) 사이에, 예를 들면 실리콘 산화막으 이루어지는 매립 산화막(20)이 형성된 SOI구조(유전체 분리 횡형)가 되고 있다. 다른 구조는, IGBT(l00)(접합 분리 횡형)와 같다(도 2, 도 3참조).
도 16, 도 17은, 전체가 500으로 나타내는, 본 발명의 실시예 2에 따른 다른 IGBT의 단면도이며, 각각 도 5의 A-A방향, B-B방향으로 보았을 경우의 단면도에 해 당한다.
IGBT(500)는, p형 기판(1)과 n-층(2) 사이에, 예를 들면 실리콘 산화막으로 이루어지는 매립 산화막(20)이 형성된 SOI구조로 되어 있다. 다른 구조는, IGBT(150)와 같다(도 6, 도 7참조). 즉, IGBT(500)는, p형 이미터층(7)을 포함하는지 않는 이외는, IGBT(400)와 같은 구조이다.
이러한 구조에서는, 상기의 IGBT(100, 150)와 동일한 효과를 얻을 수 있음과 동시에, n층(2)의 도전형과는 관계없이 기판(1)의 도전형을 선택할 수 있다.
또한, 이러한 매립 산화막(20)이 형성된 SOI구조는, IGBT(200, 250)(도 10, 도 11)나, IGBT(300, 350)(도 12, 도 13)에도 적용할 수 있다.
실시예
3
도 18은, 전체가 600으로 나타내는, 본 발명의 실시예 3에 따른 IGBT의 단면도이며, 도 1의 A-A방향과 같은 방향으로 보았을 경우를 나타낸다. 도 18중, 도 2와 동일한 부호는, 동일 또는 상당 개소를 나타낸다.
도 18에 나타내는 IGBT(600)에서는, 이미터측에, p형 베이스층(5)보다 폭이 좁고, p형 베이스층(5)보다도 깊어 p형 기판(1)에 도달하지 않는 깊이의 p층(30)이, p형 베이스층(5)의 저면에 닿도록 설치되어 있다. 다른 구조는, 도 2의 IGBT(100)와 같다
도 19는, 전체가 700으로 나타내는, 본 발명의 실시예 3에 따른 다른 IGBT의 단면도이며, 마찬가지로 도 1의 A-A방향과 같은 방향으로 보았을 경우를 나타낸다. IGBT(700)는, IGBT(600)의 구조에 대하여, p형 기판(1)과 n-층(2) 사이에, 예를 들면 실리콘 산화막으로 이루어지는 매립 산화막(20)을 형성하고, SOI구조(유전체 분리 횡형)로 한 것이다.
p형 베이스층의 저면에 닿도록 배치한 p형 영역은, P-나 p나 p+라도 상관없지만, P+(고전계), p, p-(저전계)의 순으로, p형 베이스층의 저면에 닿도록 배치한 p형 영역 저부가 고전계가 된다. 따라서, 홀 전류는 p+(고전계)쪽이 비교적 흘러들어오기 쉬워져, p형 베이스층의 저면에 닿도록 배치한 p형 영역저부가 p+(고전계)쪽이, 보다 기생 사이리스터의 래치업을 방지할 수 있고, 하강 시간(tf)(IGBT의 ICE 가, 최대값의 90％에서 10％가 되는 데 필요한 시간)의 단축이 가능하게 된다.
이와 같이, 본 실시예 3에 따른 IGBT(600, 700)에서는, 기생 사이리스터의 래치업을 방지하는 동시에, 하강 시간(tf)을 단축할 수 있고, 스위칭 속도를 빠르게 하는 것도 가능하게 된다.
실시예
4
도 20은, 실시예 1에 따른 IGBT(300)를 2개 조합한, 전체가 800으로 나타내는 IGBT의 상면도이다. IGBT(800)에서는 인접하는 2개의 IGBT(300)에 공통 접선(p형 이미터층(7)의 외주의 접선)과 2개의 IGBT에 끼워진 영역에, p형 이미터층(17)을 설치하고, p형 이미터층(7, 17)과 이미터 전극이 접촉하는 면적(이미터 콘택 영역의 면적)을 크게 하고 있다.
이러한 구조에서는, n형 이미터층(6)에 비해 상대적으로 p형 이미터층(7, 17)이 넓어진다. 이 결과, p형 이미터층(7, 17)과 이미터 전극과의 접촉저항을 저감할 수 있고, 정공은, n형 이미터층(6)의 바로 아래에서 정체하지 않고, 이미터 콘택 영역으로 원활하게 흐른다. 이것은, 간접적으로, n형 이미터층(6)바로 아래의 p형 베이스 영역(5)의 베이스 저항이 저감되고 있기 때문이다.
이에 따라 n-층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 npn바이폴러트랜지스터 동작이 억제되고, p형 컬렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)으로 형성되는 기생 사이리스터의 래치업을 방지할 수 있다. 이 결과, IGBT(800)에 있어서, 턴오프 시나 정상상태의 온 시에 있어서의, 기생 사이리스터의 래치업 내량이 향상한다.
도 21은, 전체가 810으로 나타내는, 본 실시예에 따른 다른 IGBT의 상면도이다. IGBT(810)에서는, 인접하는 2개의 IGBT(300)에 공통의 접선과 2개의 IGBT에 끼워진 영역에, p형 이미터층(7)에서 벗어나 부채형의 p형 이미터층(27)이 설치된다.
도 22는, 전체가 820으로 나타내는, 본 실시예에 따른 다른 IGBT의 상면도이다. IGBT(820)에서는, 인접하는 2개의 IGBT(300)에 공통인 접선과 2개의 IGBT에 끼워진 영역에, p형 이미터층(7)에서 벗어나 사각형의 p형 이미터층(37)이 설치된다.
IGBT(810, 820)에서도, IGBT(800)와 마찬가지로, 턴오프 시나 정상상태의 온 시에 있어서의, 기생 사이리스터의 래치업 내량을 향상시킬 수 있다.
도 23, 도 24 및 도 25는, 본 실시예에 따른 다른 IGBT(850, 860, 870)의 상면도이다. 이들은, IGBT(800, 810, 820)의 구조를, p형 이미터층(7)을 포함하지 않는 IGBT(350)에 적용한 것이다.
도 26, 도 27은, 본 실시예에 따른 다른 IGBT(900, 910)의 상면도이다. IGBT(900, 910))에서는, 인접하는 2개의 단위 IGBT에 공통의 접선과 2개의 IGBT에 끼워진 영역이나, 서로 인접하는(접할 경우와, 일정한 거리를 둔 경우의 쌍방을 포함한다) 3개의 단위 IGBT에 끼워진 영역에, p형 이미터층(17, 37)을 설치하고, p형 이미터층과 이미터 전극이 접촉하는 면적(이미터 콘택 영역의 면적)을 크게 하고 있다.
IGBT(900)는, 세로방향으로 나열한 3개의 단위 IGBT의 p형 이미터층(7)의 일부가 겹쳤을 경우이며, IGBT(910)는, 단위 IGBT가 분리하여 배치된 경우이다.
도 28, 도 29는, 본 실시예에 따른 다른 IGBT(950, 960)의 상면도이다. IGBT(950,960)는, IGBT(900,910)의 구조를 단위 IGBT가 p형 이미터층(7)을 포함하지 않는 구조에 적용한 것이며, p형 베이스층(5)이 외주를 형성하고 있다.
이러한 IGBT 900, 910, 950 및 960에 있어서도, p형 이미터층(7,17,37)(또는 p형 베이스 층(5)과 이미터 전극 배선이 접촉하는 면적이 커지고, 턴오프 시나 정상 상태의 온 시에 있어서의 기생 사이리스터의 래치 업 내량을 향상시킬 수 있다.
또, 본 실시예 4에서 설명한 p형 이미터층 17,27 및 37은, IGBT에 포함되는 p형 베이스층(5)이나 p형 이미터층(7)에 접속되지만, 접속하지 않는 경우도 있을 수 있다.
이상의 설명에서는, 횡형 n채널 IGBT에 대해서 설명하지만, 본 발명은, 횡형 MOSFET 등의 MOS게이트 구조를 가지는 다른 횡형 디바이스에도 적용할 수 있다.
본 발명에서는, 컬렉터·이미터 전류특성이 양호하여, 하강 시간이 짧고, 기생 사이리스터의 래치업 내량이 높은 반도체 장치를 얻을 수 있다.
Claims (12)
- 제1도전형의 반도체 기판과,상기 반도체 기판에 설치된 제2도전형의 반도체 영역과,상기 반도체 영역안에 설치된 제1도전형의 컬렉터층과,상기 반도체 영역안에, 상기 컬렉터층으로부터 간격을 사이에 두고 상기 컬렉터층을 둘러싸도록 설치된 단이 없는 형태의 제1도전형의 베이스층과,상기 베이스층 안에 설치된 제2도전형의 제1이미터층을 포함하고, 제1이미터층과 상기 컬렉터층 사이의 캐리어의 이동을, 상기 베이스층에 형성되는 채널 영역으로 제어하는 횡형의 단위 반도체 소자를 구비하고,상기 제1이미터층이, 상기 베이스층을 따라 설치된 복수의 단위 이미터층으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 제1이미터층이, 대략 등간격으로 배치된 복수의 사각형 형상의 단위 이미터층으로 이루어지고, 상기 단위 이미터층의 폭 a이 상기 단위 이미터층의 간격 b보다 큰 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 베이스층이, 또한 상기 제1이미터층을 둘러싸도록 설치된, 제1도전형의 제2이미터층을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 반도체 영역안에, 상기 베이스층의 저면에 닿도록, 제1도전형의 영역을 배치한 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서상기 반도체 소자를 2이상 포함하는 반도체 장치이며,인접하는 2개의 상기 반도체 소자의 외주와, 이들의 상기 반도체 소자의 외주에 공통 접선으로 둘러싸인 영역에, 제1도전형의 영역이 설치된 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 반도체 소자를 3이상 포함하는 반도체 장치이며,서로 인접하는 3개의 상기 반도체 소자의 외주에 둘러싸인 영역에, 제1도전 형의 영역이 설치된 것을 특징으로 하는 반도체 장치.
- 반도체 기판과,상기 반도체 기판에 설치된 제2도전형의 반도체 영역과,상기 반도체 기판과 상기 반도체 영역 사이에 설치된 절연막과,상기 반도체 영역 안에 설치된 제1도전형의 컬렉터층과,상기 반도체 영역안에, 상기 컬렉터층으로부터 간격을 두고 상기 컬렉터층을 둘러싸도록 설치된 단이 없는 형태의 제1도전형의 베이스층과,상기 베이스층 안에 설치된 제2도전형의 제1이미터층을 포함하고, 상기 제1이미터층과 상기 컬렉터층 사이의 캐리어의 이동을, 상기 베이스층에 형성되는 채널 영역으로 제어하는 횡형의 단위 반도체 소자를 구비하고,상기 제1이미터층이, 상기 베이스층을 따라 설치된 복수의 단위 이미터층으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 7항에 있어서,상기 제1이미터층이, 대략 등간격으로 배치된 복수의 사각형 형상의 단위 이미터 층으로 이루어지고, 상기 단위 이미터층의 폭 a이 상기 단위 이미터층의 간격 b보다 큰 것을 특징으로 하는 반도체 장치.
- 제 7항에 있어서,상기 베이스층이, 상기 제1이미터층을 둘러싸도록 설치된, 제1도전형의 제2이미터층을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 7항에 있어서,상기 반도체 영역 안에, 상기 베이스층의 저면에 닿도록, 제1도전형의 영역을 설치한 것을 특징으로 하는 반도체 장치.
- 제 7항에 있어서,상기 반도체 소자를 2이상 포함하는 반도체 장치이며,인접하는 2개의 상기 반도체 소자의 외주와, 이들의 상기 반도체 소자의 외주에 공통 접선으로 둘러싸인 영역에, 제1도전형의 영역이 설치된 것을 특징으로 하는 반도체 장치.
- 제 7항에 있어서,상기 반도체 소자를 3이상 포함하는 반도체 장치이며,서로 인접하는 3개의 상기 반도체 소자의 외주로 둘러싸인 영역에, 제1도전형의 영역이 설치된 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2006-00022721 | 2006-01-31 | ||
| JP2006022721A JP2007207862A (ja) | 2006-01-31 | 2006-01-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070079291A KR20070079291A (ko) | 2007-08-06 |
| KR100759284B1 true KR100759284B1 (ko) | 2007-09-17 |
Family
ID=38282328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060097010A KR100759284B1 (ko) | 2006-01-31 | 2006-10-02 | 반도체 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7652350B2 (ko) |
| JP (1) | JP2007207862A (ko) |
| KR (1) | KR100759284B1 (ko) |
| CN (1) | CN100481492C (ko) |
| DE (1) | DE102006043990B4 (ko) |
| TW (1) | TWI307167B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007194575A (ja) * | 2005-12-21 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置 |
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- 2006-01-31 JP JP2006022721A patent/JP2007207862A/ja active Pending
- 2006-08-01 US US11/461,598 patent/US7652350B2/en not_active Expired - Fee Related
- 2006-08-18 TW TW095130402A patent/TWI307167B/zh not_active IP Right Cessation
- 2006-09-19 DE DE102006043990A patent/DE102006043990B4/de not_active Expired - Fee Related
- 2006-09-28 CN CNB2006101421624A patent/CN100481492C/zh not_active Expired - Fee Related
- 2006-10-02 KR KR1020060097010A patent/KR100759284B1/ko active IP Right Grant
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| JP2004266298A (ja) | 2001-01-25 | 2004-09-24 | Toshiba Corp | 縦型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102006043990A1 (de) | 2007-08-09 |
| CN100481492C (zh) | 2009-04-22 |
| TW200729495A (en) | 2007-08-01 |
| CN101013721A (zh) | 2007-08-08 |
| TWI307167B (en) | 2009-03-01 |
| JP2007207862A (ja) | 2007-08-16 |
| DE102006043990B4 (de) | 2013-07-04 |
| KR20070079291A (ko) | 2007-08-06 |
| US7652350B2 (en) | 2010-01-26 |
| US20070176205A1 (en) | 2007-08-02 |
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Legal Events
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