JP3488797B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3488797B2 JP3488797B2 JP03481897A JP3481897A JP3488797B2 JP 3488797 B2 JP3488797 B2 JP 3488797B2 JP 03481897 A JP03481897 A JP 03481897A JP 3481897 A JP3481897 A JP 3481897A JP 3488797 B2 JP3488797 B2 JP 3488797B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- region
- branch
- diffusion region
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 95
- 239000012535 impurity Substances 0.000 claims description 179
- 239000000758 substrate Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 description 165
- 230000015556 catabolic process Effects 0.000 description 16
- 238000011156 evaluation Methods 0.000 description 9
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 4
- 241000905137 Veronica schmidtiana Species 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Description
特に、ゲート電極の電圧によって電流導通状態と電流遮
断状態とが実現される半導体装置に関するものである。
のIGBT(Insulated Gate BipolarTransistor )に
ついて図を用いて説明する。IGBTは、高電圧高電流
を必要とする電動機等の制御などに用いられる。図19
は従来のIGBTの一例を示す鳥瞰断面図である。図2
0は、図19中A−A線における断面図を示す。
板1上に埋込酸化膜2が形成されている。この埋込酸化
膜2上にn- 層3が形成されている。n- 層3の表面に
は、pチャネルMOSトランジスタ5が形成されてい
る。pチャネルMOSトランジスタ5は、p- 拡散領域
7、p+ 拡散領域9およびゲート電極11を有してい
る。
3が形成されている。p+ 拡散領域9およびn+ 拡散領
域13を取囲むようにnウェル15が形成されている。
p+拡散領域9とn+ 拡散領域13とに電気的に接続さ
れるようにソース電極17が形成されている。ソース電
極17は、酸化膜19を介在して、ゲート電極19およ
びp- 拡散領域7上に延在する。
にp+ 拡散領域23が形成されている。p+ 拡散領域2
3によって取囲まれるようにn+ 拡散領域21が形成さ
れている。n+ 拡散領域21とp+ 拡散領域23とに電
気的に接続されるドレイン電極25が形成されている。
一方、半導体基板1の裏面には基板電極(裏面電極)2
7が形成されている。
まず、オフ動作について説明する。図21および図22
は、IGBTのオフ動作時の空乏層の状態を段階的に示
す図である。図21および図22を参照して、ドレイン
電極25と基板電極27の電位を0Vとし、ゲート電極
11とソース電極17とに正電位(+V)を印加する。
の界面のpn接合部J1およびp+拡散領域23とn-
層3との界面J2のpn接合部から主に空乏層が延び
る。pn接合部J1から延びる空乏層は、p- 拡散領域
7が低濃度領域であるため、n - 層3側に延びると同時
にp- 拡散領域7側にも延びる。このため、p- 拡散領
域7も一部空乏化する。p- 拡散領域7の上にオーバラ
ップして形成されたソース電極17は、フィールドプレ
ートを形成する。これにより、p- 拡散領域7の空乏化
が促進され、pn接合部J1のゲート電極11近傍の電
界が緩和される。
界面J3からも空乏層が延び始める。この空乏層の延び
によって各pn接合部近傍の電界が緩和される。さらに
高い正電位を印加することによって、n- 層3とp- 拡
散領域7の一部とが空乏化される。このようにしてオフ
状態を保つことが可能となる。
を参照して、ゲート電極11の電位をソース電極17の
電位よりも低くする。これにより、ゲート電極11直下
のn - 層3の表面がp型に反転して、チャネル領域が形
成される。これにより、ホール電流28aがp+ 拡散領
域9からチャネル領域、p- 拡散領域7を通ってp+拡
散領域23へ流れる。
aは、n+ 拡散領域21とp+ 拡散領域23との界面に
生じるピンチ抵抗部分を通ってドレイン電極25に流れ
る。ピンチ抵抗による電圧降下により、n+ 拡散領域2
1とp+ 拡散領域23との間に電位差が生じる。ホール
電流が増加し、この電位差がある一定の電位差に達する
と導電率変調が起こる。その結果、n+ 拡散領域21か
ら電子電流28bがp + 拡散領域7とn- 層3に流れ出
す。これにより、オン状態が実現される。
特開平4−2169号公報に開示されたIGBTについ
て図を用いて説明する。図24はIGBTの断面図であ
り、図25は図24に示すドレイン電極近傍の平面図を
示す。
導体基板111上にn- 型半導体層112がエピタキシ
ャル成長により形成されている。n- 型半導体層112
にはp+ 型埋込層113、分離領域114が形成されて
いる。n- 型半導体層112の表面の一部にp型ベース
領域115が形成されている。
ス領域116が選択的に形成されている。n+ 型ソース
領域116とn- 型半導体層112とに挟まれたp型ベ
ース領域115の表面にゲート絶縁膜118を介在させ
てゲート電極117が形成されている。n+ 型ソース領
域116の表面にソース電極119が形成されている。
型ベース領域115から間隔を隔てて一連に屈曲する形
状を有するn型バッファ領域120が形成されている。
n型バッファ領域120内には、p+ 型ドレイン領域1
21が形成されている。p+型ドレイン領域121の両
側部はその屈曲形状に倣うように形成されている。
並列する領域121a、121aを有する。並列する領
域121a、121aの間には、n+ 型コンタクト領域
122が形成されている。領域121aとn+ コンタク
ト領域122に電気的に接続されるドレイン電極123
が形成されている。
17に対して、そのしきい値以上の電圧を印加すること
により、p型ベース領域115の表面に反転層が形成さ
れる。n+ 型ソース領域116からこの反転層を経て、
n- 型半導体層112に電子電流が流れる。
抵抗とされたn型バッファ領域120内を流れる。この
とき、n型バッファ領域120およびp+ ドレイン領域
121は屈曲形状を有するため、直線の場合よりも長い
距離を電子が流れる。このため、少ない電流でより大き
な電圧降下が得られる。その結果、比較的低電流でも導
電率変調が起こりIGBTをオン状態にすることができ
る。
けるIGBTでは、p- 拡散領域7の抵抗値がオン動作
に移行する時のIGBTの抵抗値をほぼ決定する要因と
なる。このため、オン動作時により多くの電流を流すた
めには、このp- 拡散領域7の低抵抗化が望まれる。p
- 拡散領域7の抵抗を下げる手段としては、p型の不純
物濃度を上げる方法が一般的に考えられる。
領域が高くなると、pn接合部J1から空乏層がp- 拡
散領域7へ向かって延びるのが抑制されてしまう。この
ため、図22に示すドレイン電極25側の空乏層端E
が、ソース電極17側により近いところに位置するよう
になる。その結果、ソース電極17とドレイン電極25
間の耐圧が低下する問題が生じた。
+ 拡散領域9からチャネル領域を通ってp- 拡散領域7
へ流れる。p- 拡散領域7へ流れたホール電流はn+ 拡
散領域21下のp+ 拡散領域23を通ってドレイン電極
25へ達する。p- 拡散領域7、n+ 拡散領域21、ド
レイン電極との短絡面26は、図19または図26に示
す平面構造を有している。
うに、ほぼ直線的に短絡面26まで流れる。すなわち、
図26および図27に示すように、n+ 拡散領域21と
p+拡散領域23との界面で生じるピンチ抵抗30によ
って生じる電圧降下がより小さくなるようにホール電流
が流れる。
域23との電位差が十分に取れず、電子電流がn+ 拡散
領域21からp+ 拡散領域23へ多く流れない。その結
果、オン状態での電流(オン駆動電流)を上げるのが困
難であった。
MOSトランジスタが適用されている。この構成のIG
BTにp−chMOSトランジスタを適用させる場合を
考える。この場合、n- 層3をp- 層に置き換え、所定
の拡散領域を形成することが容易に想定される。しか
し、p- 層にn型の不純物領域を形成することは、拡散
に非常に時間を要するなどの製造上の理由のため容易に
達成することができない。
12の表面に所定の拡散領域がそれぞれ形成される。特
に、n型ベース領域215から間隔を隔てて一連に屈曲
する形状を有するp型バッファ領域220が形成され
る。そのp型バッファ領域220内に、n+ 型ドレイン
領域221が形成される。n+ 型ドレイン領域221
は、相互に並列する領域221aを有する。並列する領
域221aには、p+ 型コンタクト領域222が形成さ
れている。この場合、pチャネルの長さが所定の長さを
有するように、屈曲形状のp型バッファ領域220はよ
りソース側に接近させて形成される。このため、pn接
合J4から延びる空乏層の端とpn接合J5から延びる
空乏層の端との距離がより短くなる。その結果、IGB
Tの耐圧が低下するという問題が生じた。
ァ領域により広がりやすくするために、p型バッファ領
域の不純物濃度を下げる手法が採られることがある。し
かしながら、p型バッファ領域へ向かって伸びる空乏層
がn型ドレイン領域と接触してパンチスルーを起こし、
結局IGBTの耐圧改善を図ることができないという問
題が生じた。
いてはオフ動作時の耐圧を上げ、しかも、オン動作時の
オン駆動電流を上げることが困難であった。
めになされたものであり、一つの目的は、オフ動作時の
耐圧の向上が図られる半導体装置を提供することであ
る。もう一つの目的は、オフ動作時の耐圧を向上すると
ともに、オン動作時の電流向上も図られる半導体装置を
提供することである。
ける半導体装置は、半導体基板上に形成された絶縁膜
と、半導体層と、第2導電型の第1不純物領域と、第1
導電型の第2不純物領域と、第1導電型の第3不純物領
域と、第2導電型の第4不純物領域と、第2導電型の第
5不純物領域と、第1電極と、第2電極と、第3電極と
を備えている。第1導電型の半導体層は、絶縁膜上に形
成されている。第2導電型の第1不純物領域は、半導体
層の主表面に形成されている。第1導電型の第2不純物
領域は、半導体層の主表面に形成され、第1不純物領域
によって囲まれている。第1導電型の第3不純物領域
は、半導体層の主表面に、第1不純物領域と距離を隔て
られて形成されている。第2導電型の第4不純物領域
は、半導体層の主表面に形成され、第3不純物領域によ
って囲まれている。第2導電型の第5不純物領域は、第
1不純物領域と電気的に接続され、主表面において、第
4不純物領域と所定の間隔を有して半導体層に形成され
ている。第1電極は、第5不純物領域と第4不純物領域
とによって挟まれた半導体層および第3不純物領域の表
面上に絶縁膜を介在させて形成されている。第2電極
は、第4不純物領域に電気的に接続されている。第3電
極は、第2不純物領域と電気的に接続され、かつ、第1
不純物領域と短絡面において電気的に接続されている。
また第5不純物領域は、複数の枝状領域を備えている。
主表面において各枝状領域の先端部と第4不純物領域と
の距離が所定の間隔となる。
を所定の同電位に設定することによってオフ動作が行な
われる。オフ動作時において、第1導電型の半導体層と
第2導電型の第1不純物領域との接合面、第1導電型の
半導体層と第2導電型の第5不純物領域の枝状領域との
接合面、および、第1導電型の半導体層と絶縁膜との接
合面から空乏層が広がる。このようにして、第2電極側
近傍と第3電極側近傍とに空乏層端を有する空乏層が形
成され両電極が絶縁される。第5不純物領域の各枝状領
域の間には半導体層が位置している。このため、半導体
層側に伸びる空乏層が、より第1不純物領域に近い位置
まで広がることができる。この空乏層によって、空乏層
全体が第1不純物領域の近傍まで広がる。その結果、第
2電極と第3電極とを絶縁する空乏層の長さが長くなり
耐圧が向上する。
域をそれぞれ基端として第3不純物領域に向かって形成
され、短絡面は、隣合う枝状領域の間の半導体層が位置
する側とは反対側の第1不純物領域と第2不純物領域と
の境界近傍に形成されている。
を所定の電位差に設定することによってオン動作が行な
われる。オン動作時において第1電極下の第1導電型の
半導体層の表面に第2導電型の反転層が形成される。第
4不純物領域からこの反転層を通ってホール電流が第5
不純物領域へ流れる。第5不純物領域に流れたホール電
流は第1不純物領域へ流れ、短絡面にて第3電極へ流れ
込む。
する側とは反対側の第1不純物領域と第2不純物領域と
の境界近傍に形成された短絡面までより長い距離を流れ
る。これにより、第2不純物領域の伸延部と第1不純物
領域との界面で生じるピンチ抵抗が大きくなり、より大
きな電圧降下が得られる。このようにして、第2不純物
領域と第1不純物領域との電位差が大きくなり、第2不
純物領域から第1不純物領域へ向かってより多くの電子
電流が流れる。その結果、オン動作時におけるオン駆動
電流の向上を図ることができる。
不純物領域の表面近傍を除く第1不純物領域の内部にお
いて、第5不純物領域が位置する側と反対の方向に延び
る伸延部を有する。
ール電流は、第2不純物領域の伸延部に沿うように流れ
る。これにより、第2不純物領域の伸延部と第1不純物
領域との界面で生じるピンチ抵抗が大きくなり、さらに
大きな電圧降下が得られる。その結果、オン動作時にお
けるオン駆動電流の向上をさらに図ることができる。
状領域のうちの第1不純物領域の一方側を基端として第
3不純物領域へ向かって延びる1つの枝状領域から枝分
かれするようにそれぞれ形成され、短絡面は、第1不純
物領域の他方側近傍に形成されている。
ール電流が第4不純物領域から反転層を通って第5不純
物領域の枝状領域へ流れる。各枝状領域を流れるホール
電流は合流して1つの枝状領域を流れ第1不純物領域の
一方側に達する。第1不純物領域の一方側に達したホー
ル電流は、第1不純物領域の他方側に形成された短絡面
へ向かってより長い距離を流れる。
域との界面で生じるピンチ抵抗が大きくなり、より大き
な電圧降下が得られる。このため、第2不純物領域から
第1不純物領域へ向かってより多くの電子電流が流れ
る。その結果、オン駆動電流の向上を図ることができ
る。
純物領域から第3不純物領域に向かう方向成分を有して
それぞれ延びる。
ホール電流が第4不純物領域から反転層を通って第5不
純物領域の各枝状領域へ流れる。各枝状領域を流れるホ
ール電流は、合流して1つの枝状領域を流れ第1不純物
領域に達する。
を流れる総距離がより短くなる。これにより、ピンチ抵
抗が寄与しない第5不純物領域における抵抗が減少す
る。その結果、より低い電圧で半導体装置をオンさせる
ことができる。
不純物領域の枝状領域の先端部近傍を取囲むように形成
されている。
領域の先端部近傍とによって挟まれるチャネル領域の長
さがより長くなる。これにより、オン動作においてより
多くのホール電流を第4不純物領域から枝状領域へ流す
ことができる。その結果、オン駆動電流の向上を図るこ
とができる。
先端部近傍の間に、隣り合う枝状領域をそれぞれ電気的
に接続する第2導電型の第6不純物領域を有する。
ル電流は第4不純物領域から第6不純物領域をも通って
第5不純物領域へ流れる。これにより、より多くのホー
ル電流が流れることができ、結果としてオン駆動電流の
向上を図ることができる。
と間隔とを有して次の条件を有するように形成されてい
る。各枝状領域の幅をWSD、隣り合う枝状領域の間隔を
WSSとしたときに、WSD≦3.0μmであり、α=WSD
/(WSD+WSS)×100で与えられるαが、75≦α
<100%である。
を有する半導体装置を得ることができる。
る。図1はIGBTの鳥瞰断面図である。図1を参照し
て、半導体基板1上に絶縁膜としての埋込酸化膜2が形
成されている。埋込酸化膜2上に半導体層としてのn-
層3が形成されている。n- 層3の表面には、pチャネ
ルMOSトランジスタ5が形成されている。pチャネル
MOSトランジスタ5は、第5不純物領域としてのp-
拡散領域7、第4不純物領域としてのp+ 拡散領域9お
よび第1電極としてのゲート電極11を有している。
している。ゲート電極11は、枝状領域8の一方の端と
p+ 拡散領域9とによって挟まれるn- 層3とnウェル
15の表面上にゲート酸化膜を介在させて形成されてい
る。p+ 拡散領域9に隣接してn+ 拡散領域13が形成
されている。p+ 拡散領域9およびn+ 拡散領域13を
取囲むように第3不純物領域としてのnウェル15が形
成されている。p+ 拡散領域9とn+ 拡散領域13とに
電気的に接続されるように第2電極としてのソース電極
17が形成されている。ソース電極17は、酸化膜19
を介在してゲート電極11およびp- 拡散領域7上に延
在する。
うに第1不純物領域としてのp+ 拡散領域23が形成さ
れている。p+ 拡散領域23によって取込まれるように
第2不純物領域としてのn+ 拡散領域21が形成されて
いる。p+ 拡散領域23と短絡面26にて電気的に接続
され、かつ、n+ 拡散領域21と電気的に接続される第
3電極としてのドレイン電極25が形成されている。一
方、半導体基板1の裏面には基板電極(裏面電極)27
が形成されている。したがって、p- 拡散領域7が枝状
領域8を有している点を除けば、本IGBTは従来のI
GBTと同様の構造を有している。
極17とドレイン電極25との間の酸化膜19上は、酸
化膜19下の電界集中を緩和するためのマルチフィール
ドプレート構造が採用される。
する。図2は、図1に示すp- 拡散領域7の枝状領域8
とp+ 拡散領域23の平面図である。図1および図2を
参照して、ドレイン電極25と基板電極27の電位を0
Vとし、ゲート電極11とソース電極17とに正電位を
印加する。これにより、従来の技術の項の第1の例にお
いて説明したように、p- 拡散領域7とn- 層3との界
面のpn接合部J1およびp+ 拡散領域23とn- 層3
との界面のpn接合面J2、n- 層3と埋込酸化膜2と
の界面J3から空乏層が広がり始める。
p- 拡散領域7側とに空乏層が広がる。この場合、p-
拡散領域7は枝状領域8を有し、その各枝状領域8の間
にはn- 層3が存在する。このため、空乏層はよりp+
拡散領域23の近傍まで広がる。したがって、この空乏
層の影響を受けて、空乏層全体がよりp+ 拡散領域23
へ広がる。
面線B−Bにおいて、空乏層は図3に示すプロファイル
D2を有する。この影響を受けて、断面線A−Aにおけ
る空乏層は、従来のIGBTの場合のプロファイルRよ
りもさらにp+ 拡散領域23まで広がる。その結果、空
乏層は図3に示すプロファイルD1を示す。これによ
り、ソース電極17とドレイン電極15とを絶縁する空
乏層が、従来のIGBTの場合よりも広がり、ソース電
極17とドレイン電極15間の耐圧が向上する。
結果を図4に示す。図4を参照して、このグラフの横軸
はp- 拡散領域を形成するときのp型不純物のドーズ量
を示し、縦軸は耐圧を示す。本構造を有するIGBTと
従来のIGBTとについてそれぞれ評価した。
が高くなるにつれて、耐圧が低下する傾向を示してい
る。これは、不純物濃度が高くなればp- 拡散領域に広
がる空乏層の広がり方が抑制されるためである。しかし
ながら、p- 拡散領域の不純物濃度が同じであれば、本
IGBTの耐圧が従来のIGBTよりも100V以上向
上していることがわかる。たとえば、注入量が1.0×
1013cm-2の場合では、耐圧は250V以上向上する
ことが判明した。
る。図5は、図1に示す短絡面26近傍の平面図であ
る。図1および図5を参照して、短絡面26は、n+ 拡
散領域21を介し、枝状領域8、8の間のn- 層3と反
対側のp+ 拡散領域23の表面に形成されている。この
短絡面26において、p+ 拡散領域23とドレイン電極
25とが電気的に接続される。これ以外の構成について
は、実施の形態1で説明した構成と同じなので詳しい説
明は省略する。
する。図1および図5を参照して、ゲート電極11の電
位をソース電極17の電位よりも低くする。ゲート電極
11直下のnウェル15およびn- 層3の表面がp型に
反転し、チャネル領域が形成される。これにより、ホー
ル電流28aがp+ 拡散領域9からチャネル領域を通っ
て各枝状領域8へ流れる。
は、p+ 拡散領域23へ入り短絡面26へ向かって流れ
る。このとき、p+ 拡散領域23とn+ 拡散領域21と
の界面に生ずるピンチ抵抗30aにより電圧が降下す
る。これにより、p+ 拡散領域23とn+ 拡散領域21
との接合電位が所定の電位(ビルトイン電圧)を超え
る。n+ 拡散領域21からp+ 拡散領域23へ電子電流
が注入され、IGBTがオン動作する。
することの優位性は、短絡面26が図6に示す位置に存
在する場合と比較すると明らかになる。すなわち、p+
拡散領域23へ入ったホール電流が、短絡面26に達す
るまでに進む距離は、図5に示す構成の場合の方が図6
に示す構成の場合よりも長くなる。このため、ピンチ抵
抗30aによる電圧降下がピンチ抵抗31による電圧降
下よりも大きくなる。これにより、n+ 拡散領域21か
らp+ 拡散領域23へより多くの電子電流が注入され
る。その結果、より多くのオン駆動電流を流すことが可
能となる。
る。本IGBTは、図1に示すn+ 拡散領域21が図7
に示す断面構造を有する。すなわち、図7を参照して、
n+ 拡散領域21は、p+ 拡散領域23の表面下におい
て、枝状領域8の位置する側と反対の側に延びる伸延部
21aを有する。これ以外の構成については、実施の形
態1において構成と同じなので詳しい説明は省略する。
る。オン動作は実施の形態2において説明した動作と同
様である。本IGBTの場合、枝状領域8からp+ 拡散
領域23へ入ったホール電流28aは、伸延部21aの
下部とp+ 拡散領域23との界面近傍から伸延部21a
の上部とp+ 拡散領域23との界面近傍に沿って流れ
る。このとき、主にピンチ抵抗30b、30cによる電
圧降下が生じる。
域23との接合電位が所定の電位を超える。n+ 拡散領
域21からp+ 拡散領域23へ電子電流が注入され、I
GBTがオン動作する。本IGBTの場合、伸延部21
aの上部とp+ 拡散領域23との界面に生じるピンチ抵
抗30cによてさらに大きな電圧降下が得られる。その
結果、より多くのオン駆動電流を流すことができる。
る。本IGBTは、図1に示す枝状領域8とp+ 拡散領
域9が図8に示す平面構造を有する。すなわち、図8を
参照して、p+ 拡散領域9が枝状領域8の先端近傍領域
を部分的に取囲むように形成されている。図8中断面線
A−Aにおける断面を図9に示す。これ以外の構成につ
いては、実施の形態1において説明した構成と同じなの
で詳しい説明は省略する。
る。オン動作は実施の形態2において説明した動作と同
様である。図1および図8を参照して、ゲート電極11
の電位をソース電極17の電位よりも低くする。ゲート
電極11直下のnウェル15およびn- 層3の表面にp
型のチャネル領域が形成される。これにより、ホール電
流28aがp+ 拡散領域9からチャネル領域を通って枝
状領域8へ流れる。
領域8の先端近傍領域を部分的に取囲むように形成され
ている。このため、ホール電流28aが通過する実効的
なゲート長(チャネル長)がより長くなる。これによ
り、p+ 拡散領域9から枝状領域8へより多くのホール
電流28aを流すことができる。枝状領域8へ流れたホ
ール電流は、p+ 拡散領域23へ流れ、短絡面26へ達
する。
により電圧が降下する。このとき、ホール電流の電流値
が高いほど電圧降下は大きくなる。したがってより多く
のホール電流を流すことによってp+ 拡散領域23とn
+ 拡散領域21との接合電位が大きくなる。その結果、
実施の形態2において説明したようにより多くの駆動電
流を流すことが可能となる。
る。本IGBTは、図1に示す枝状領域8が図10に示
す平面構造を有する。すなわち、図10を参照して、隣
り合う枝状領域8、8の先端領域近傍の間にp- 横断領
域8aが形成されている。この構造によると、ゲート長
は、実施の形態4において説明した構造よりさらに長く
なる。なお、図10中断面線A−Aにおける断面を図1
1に示す。これ以外の構成については、実施の形態1に
おいて説明した構成と同じなので詳しい説明は省略す
る。
る。本IGBTのオン動作も実施の形態4で説明した動
作と同様である。特にこの場合、ホール電流が通過する
ゲート長(チャネル長)が実施の形態4の場合よりもさ
らに長くなる。このため、さらに多くのホール電流が流
れる。その結果、オン駆動電流をさらに向上させること
が可能となる。
る。本IGBTは、図12に示すように、枝状領域8と
p+ 拡散領域9が実施の形態4および5においてそれぞ
れ説明した平面構造を併せた平面構造を有する。この場
合、ゲート長は実施の形態5で説明した構造よりもさら
に長くなる。その結果、既に説明したように、オン駆動
電流をさらに向上することができる。
る。本IGBTは、図1に示すp- 拡散領域7が図13
に示す平面構造を有する。すなわち、図13を参照し
て、p- 拡散領域7の各枝状領域8はp+ 拡散領域23
に電気的に接続される直前でp- 横断領域8bにより隣
り合う枝状領域と電気的に接続されている。そして各枝
状領域8は、p+ 拡散領域23に電気的に接続された枝
状領域8cに電気的に接続される。
域のうちのp+ 拡散領域23から延びる1本の枝状領域
がさらに枝分かれした形状を有している。枝状領域8c
は、p+ 拡散領域23の一方側の位置にて電気的に接続
されている。短絡面26がp + 拡散領域23の他方側の
位置に形成されている。これ以外の構成については実施
の形態1において説明した構成と同じなので詳しい説明
は省略する。
る。オン動作は実施の形態2において説明した動作と同
様である。図1および図13を参照して、ゲート電極1
1およびソース電極17に所定の電位を印加することに
より、ホール電流がp+ 拡散領域9からチャネル領域を
通って各枝状領域8へ流れる。各枝状領域8へ流れたホ
ール電流は、p- 横断領域8b、枝状領域8cを通って
p+ 拡散領域23に達する。さらに、ホール電流はp+
拡散領域23を通って短絡面26に達する。
の一方側から他方側まで流れる。その間に、ピンチ抵抗
30bによってより大きな電圧降下が生じる。その結
果、実施の形態2で説明したように、オン駆動電流を向
上することができる。また、本IGBTでは大きな電圧
降下を得るためのピンチ抵抗を新たに形成する必要がな
いため、デバイスの面積を増加させることなくオン駆動
電流の向上を図ることが可能となる。
る。本IGBTは、図1に示すp- 拡散領域7が図14
に示す平面構造を有する。すなわち、図14を参照し
て、各枝状領域8は、p- 横断領域8bにより隣り合う
枝状領域と順次電気的に接続され、p+ 拡散領域23の
一方側の位置にてこのp+ 拡散領域23と電気的に接続
されている。すなわち、p- 拡散領域7は、複数の枝状
領域のうちのp+ 拡散領域23から延びる1本の枝状領
域がさらに枝分かれした形状を有し、しかも、枝分かれ
する各枝状領域は、p+ 拡散領域23からnウェル15
へ向かう方向成分を有して延びる。短絡面26がp+ 拡
散領域23の他方側の位置に形成されている。これ以外
の構成については、実施の形態1において説明した構成
と同じなので詳しい説明は省略する。
る。オン動作は実施の形態7において説明した動作と同
様である。各枝状領域8へ流れ込んだホール電流は、p
+ 拡散領域23へ達する。実施の形態7に示された構造
と比較すると、本IGBTでは、ホール電流が各枝状領
域8からp+ 拡散領域23に達するまでの全距離がより
短くなる。このため、p+ 拡散領域23のようにピンチ
抵抗として寄与する領域以外の領域において、抵抗成分
が減少する。その結果、より低い電圧でIGBTをオン
動作させることができる。
構造とを比較すると、図14に示す構造の方がn- 層3
が表面に露出している面積の割合が高い。このため、各
枝状領域8とn- 層3との接触面積が減少し、オフ動作
において空乏層がより広がりやすくなる。その結果、I
GBTの耐圧がさらに向上する。
ついて説明する。まず第1の評価として枝状領域の幅と
オン駆動電流との関係について評価した。評価の対象と
したIGBTとして、図1に示すように枝状領域の幅を
WSD、隣り合う枝状領域の間隔をWSSとしたときに、次
の式、 α=WSD/(WSD+WSS)×100 (%) で与えられるαが50%、75%の2種類のIGBTを
用いた。ここで、WSDとして3〜18μmの範囲の値を
採用した。また、n- 層3としてSOI(Silicon On I
nsulator)基板を用いた。SOI基板の厚さを8.0μ
m、比抵抗を10Ωcmとした。また、埋込酸化膜の厚
さを8.3μmとした。p- 拡散領域を形成する際のド
ーズ量を7.0×1012cm-2とした。
%のIGBT、すなわち、従来の技術の項において説明
した第1の例のIGBTを用いた。なお、電流値の目標
レベルとして最も高いオン駆動電流が得られるようにド
レイン電極直下に短絡面を有しない構造のものを用い
た。評価結果を図15に示す。オン駆動電流は、ゲート
電極11の電位Vg、ドレイン電極25の電位VdをV
g=Vd=−5.0Vに設定したときのドレイン駆動電
流で定義されている。図15に示すように、αの値が一
定であっても、WSDの値が小さくなるに従ってオン駆動
電流は増加する。そして、α=75%、WSD=3.0μ
mの場合に目標レベルと同程度のオン駆動電流を得るこ
とができた。WSDの値が小さくなるに従ってオン駆動電
流が増加するのは、たとえば図5に示すピンチ抵抗30
aに相当する距離がより長くなるためであると考えられ
る。これにより、ピンチ抵抗30aによる電圧降下が大
きくなりオン駆動電流が増加すると考えられる。この結
果より、幅WSDとしては3.0μm以下であることが望
好ましい。また、αの値としては、75%以上100%
未満であることが好ましいことが判明した。
圧との関係を評価した。評価結果を図16に示す。図1
6に示すように、本IGBTでは、従来の構造のIGB
Tと同程度のオン駆動電流に対して、耐圧が300V以
上向上していることがわかる。
てIGBTの場合について説明した。この他、BRT
(Base Resisitance Thyrister )やEST(Emitter
Switched Thyrister )などのパワーデバイスにもこの
構造を適用することができる。そこで、実施の形態10
に係る半導体装置として、まずBRTについて図を用い
て説明する。
上には埋込酸化膜2を介してn- 層3が形成されてい
る。n- 層3の表面にはp- 拡散領域7が形成されてい
る。このp- 拡散領域7の表面にはnウェル15a、1
5bとn+ 拡散領域21とが間隔をあけて設けられてい
る。nウェル15aの表面にはn+ 拡散領域13、p+
拡散領域9aがそれぞれ形成されている。
双方に接触するようにソース電極17aが形成され、p
+ 拡散領域9bと接触してソース電極17bが形成され
ている。nウェル15aとnウェル15bの間に位置す
るnウェル15a,15bおよびp- 拡散領域7の表面
上には、酸化膜10を介在してゲート電極11が形成さ
れている。また、n+ 拡散領域21の表面と接触してド
レイン電極25が形成されている。
とn+ 拡散領域21の間に位置するp- 拡散領域7が枝
状領域を形成している。したがって、枝状領域と枝状領
域との間では、n- 層3が位置しており、図17(b)
に示す断面構造を有している。
n- 層3とp- 拡散領域7の接合面からn- 層3へ向か
ってより空乏層が広がりやすくなる。その結果、BRT
の耐圧を向上することができる。
図18を参照して、ESTの構造も、図17(a)に示
すp+ 拡散領域9bがn+ 拡散領域14に置き換えられ
ている点を除けばBRTの構造と同じである。したがっ
て、この場合もBRTと同様に耐圧の向上を図ることが
できる。
T等では、MOSトランジスタとしてはp−chMOS
トランジスタを示したが、各拡散領域の導電型を反転さ
せることによりn−chMOSトランジスタを形成して
も同様の効果を得ることができる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
によれば、第1電極と第2電極とを所定の同電位に設定
することによってオフ動作が行なわれる。オフ動作時に
おいて、第1導電型の半導体層と第2導電型の第1不純
物領域との接合面、第1導電型の半導体層と第2導電型
の第5不純物領域の枝状領域との接合面、および、第1
導電型の半導体層と絶縁膜との接合面から空乏層が広が
る。このようにして、第2電極側近傍と第3電極側近傍
とに空乏層端を有する空乏層が形成され両電極が絶縁さ
れる。第5不純物領域の各枝状領域の間には半導体層が
位置している。このため、半導体層側に伸びる空乏層
が、より第1不純物領域に近い位置まで広がることがで
きる。この空乏層によって、空乏層全体が第1不純物領
域の近傍まで広がる。その結果、第2電極と第3電極と
を絶縁する空乏層の長さが長くなり耐圧が向上する。
域をそれぞれ基端として第3不純物領域に向かって形成
され、短絡面は、隣合う枝状領域の間の半導体層が位置
する側とは反対側の第1不純物領域と第2不純物領域と
の境界近傍に形成されている。
ール電流が、半導体層が位置する側とは反対側の第1不
純物領域と第2不純物領域との境界近傍に形成された短
絡面までより長い距離を流れる。これにより、第2不純
物領域の伸延部と第1不純物領域との界面で生じるピン
チ抵抗が大きくなり、より大きな電圧降下が得られる。
このようにして、第2不純物領域と第1不純物領域との
電位差が大きくなり、第2不純物領域から第1不純物領
域へ向かってより多くの電子電流が流れる。その結果、
オン動作時におけるオン駆動電流の向上を図ることがで
きる。
不純物領域の表面近傍を除く第1不純物領域の内部にお
いて、第5不純物領域が位置する側と反対の方向に延び
る伸延部を有する。
ール電流は、第2不純物領域の伸延部に沿うように流れ
る。これにより、第2不純物領域の伸延部と第1不純物
領域との界面で生じるピンチ抵抗が大きくなり、さらに
大きな電圧降下が得られる。その結果、オン動作時にお
けるオン駆動電流の向上をさらに図ることができる。
物領域の一方側を基端として第3不純物領域へ向かって
延びる1つの枝状領域から枝分かれするようにそれぞれ
形成され、短絡面は、第1不純物領域の他方側近傍に形
成されている。
ール電流が第4不純物領域から反転層を通って第5不純
物領域の枝状領域へ流れる。各枝状領域を流れるホール
電流は合流して1つの枝状領域を流れ第1不純物領域の
一方側に達する。第1不純物領域の一方側に達したホー
ル電流は、第1不純物領域の他方側に形成された短絡面
へ向かってより長い距離を流れる。このとき、第1不純
物領域と第2不純物領域との界面で生じるピンチ抵抗が
大きくなり、より大きな電圧降下が得られる。このた
め、第2不純物領域から第1不純物領域へ向かってより
多くの電子電流が流れる。その結果、オン駆動電流の向
上を図ることができる。
純物領域から第3不純物領域に向かう方向成分を有して
それぞれ延びる。
ホール電流が第4不純物領域から反転層を通って第5不
純物領域の各枝状領域へ流れる。各枝状領域を流れるホ
ール電流は、合流して1つの枝状領域を流れ第1不純物
領域に達する。このとき、ホール電流が第5不純物領域
内を流れる総距離がより短くなる。これにより、ピンチ
抵抗が寄与しない第5不純物領域における抵抗が減少す
る。その結果、より低い電圧で半導体装置をオンさせる
ことができる。
不純物領域の枝状領域の先端部近傍を取囲むように形成
されている。
り多くのホール電流を第4不純物領域から枝状領域へ流
すことができる。その結果、オン駆動電流の向上を図る
ことができる。
先端部近傍の間に、隣り合う枝状領域をそれぞれ電気的
に接続する第2導電型の第6不純物領域を有する。
ール電流は第4不純物領域から第6不純物領域をも通っ
て第5不純物領域へ流れる。これにより、より多くのホ
ール電流が流れることができ、結果としてオン駆動電流
の向上を図ることができる。
と間隔とを有して次の条件を有するように形成されてい
る。各枝状領域の幅をWSD、隣り合う枝状領域の間隔を
WSSとしたときに、WSD≦3.0μmであり、α=WSD
/(WSD+WSS)×100で与えられるαが、75≦α
<100%である。
を有する半導体装置を得ることができる。
瞰部分断面図である。
した断面図である。
ラフである。
分平面図である。
体装置の利点を説明するための他の半導体装置の平面図
である。
分断面図である。
分平面図である。
る。
部分平面図である。
である。
部分平面図である。
部分平面図である。
部分平面図である。
第1の評価結果を示すグラフである。
すグラフである。
第1の半導体装置を1つの断面線で切断した断面図であ
り、(b)は、他の断面線で切断した断面図である。
断面図である。
分断面図である。
る断面図である。
するための第1の断面図である。
するための第2の断面図である。
するための断面図である。
である。
る。
の部分平面図である。
の部分断面図である。
の断面図である。
チャネルMOSトランジスタ、7 p- 拡散領域、8
p- 枝状領域、9 p+ 拡散領域、11 ゲート電極、
13 n+ 拡散領域、15 nウェル、17 ソース電
極、21 n+拡散領域、23 p+ 拡散領域、25
ドレイン電極、26 短絡面。
Claims (8)
- 【請求項1】 半導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成された第1導電型の半導体層と、 前記半導体層の主表面に形成された第2導電型の第1不
純物領域と、 前記半導体層の主表面に形成され、前記第1不純物領域
によって囲まれた、第1導電型の第2不純物領域と、 前記半導体層の主表面に、前記第1不純物領域と距離を
隔てられ形成された第1導電型の第3不純物領域と、 前記半導体層の主表面に形成され、前記第3不純物領域
によって囲まれた第2導電型の第4不純物領域と、 前記第1不純物領域と電気的に接続され、前記主表面に
おいて前記第4不純物領域と所定の間隔を有して前記半
導体層に形成された第2導電型の第5不純物領域と、 前記第5不純物領域と前記第4不純物領域とによって挟
まれた前記半導体層および前記第3不純物領域の表面上
に絶縁膜を介在させて形成された第1電極と、 前記第4不純物領域に電気的に接続された第2電極と、 前記第2不純物領域と電気的に接続され、かつ、前記第
1不純物領域と短絡面において電気的に接続された第3
電極とを備え、 前記第5不純物領域は、複数の枝状領域を有し、 前記主表面において、各前記枝状領域の先端部と前記第
4不純物領域との距離が前記所定の間隔である、半導体
装置。 - 【請求項2】 各前記枝状領域は、前記第1不純物領域
をそれぞれ基端として前記第3不純物領域に向かって形
成され、 前記短絡面は、隣合う前記枝状領域の間の前記半導体層
が位置する側とは反対側の前記第1不純物領域と前記第
2不純物領域との境界近傍に形成されている、請求項1
記載の半導体装置。 - 【請求項3】 前記第2不純物領域は、前記第1不純
物領域の表面近傍を除く前記第1不純物領域の内部にお
いて、前記第5不純物領域が位置する側と反対の方向に
延びる伸延部を有する、請求項1または2に記載の半導
体装置。 - 【請求項4】 各前記枝状領域は、前記複数の枝状領域
のうちの前記第1不純物領域の一方側を基端として前記
第3不純物領域に向かって延びる1つの枝状領域から枝
分かれするようにそれぞれ形成され、 前記短絡面は、前記第1不純物領域の他方側近傍に形成
されている、請求項1記載の半導体装置。 - 【請求項5】 前記各枝状領域は、前記第1不純物領域
から第3不純物領域へ向かう方向成分を有してそれぞれ
延びている、請求項4記載の半導体装置。 - 【請求項6】 前記第4不純物領域は、前記第5不純物
領域の各前記枝状領域の先端部領域を取囲むように形成
されている、請求項1〜5のいずれかに記載の半導体装
置。 - 【請求項7】 前記半導体層の主表面の隣り合う各前記
枝状領域の先端部近傍の間に、前記隣り合う枝状領域を
それぞれ電気的に接続する第2導電型の第6不純物領域
を有する、請求項1〜6のいずれかに記載の半導体装
置。 - 【請求項8】 前記各枝状領域は、所定の幅と間隔とを
有して形成され、 前記各枝状領域の幅をWSD、隣り合う枝状領域の間隔を
WSSとしたときに、 WSD≦3.0μm であり、 α=WSD/(WSD+WSS)×100 (%) で与えられるαが、 75%≦α<100% である、請求項1〜7のいずれかに記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03481897A JP3488797B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
US08/895,982 US6049095A (en) | 1997-02-19 | 1997-07-17 | Semiconductor device |
DE19730957A DE19730957B4 (de) | 1997-02-19 | 1997-07-18 | Halbleitereinrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03481897A JP3488797B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10233502A JPH10233502A (ja) | 1998-09-02 |
JP3488797B2 true JP3488797B2 (ja) | 2004-01-19 |
Family
ID=12424794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03481897A Expired - Fee Related JP3488797B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6049095A (ja) |
JP (1) | JP3488797B2 (ja) |
DE (1) | DE19730957B4 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5936513B2 (ja) * | 2012-10-12 | 2016-06-22 | 三菱電機株式会社 | 横型高耐圧トランジスタの製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH042169A (ja) * | 1990-04-19 | 1992-01-07 | Fuji Electric Co Ltd | 横形伝導度変調型半導体装置 |
US5294824A (en) * | 1992-07-31 | 1994-03-15 | Motorola, Inc. | High voltage transistor having reduced on-resistance |
JP3802935B2 (ja) * | 1993-07-16 | 2006-08-02 | 三菱電機株式会社 | 高耐圧型半導体装置 |
-
1997
- 1997-02-19 JP JP03481897A patent/JP3488797B2/ja not_active Expired - Fee Related
- 1997-07-17 US US08/895,982 patent/US6049095A/en not_active Expired - Lifetime
- 1997-07-18 DE DE19730957A patent/DE19730957B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6049095A (en) | 2000-04-11 |
DE19730957A1 (de) | 1998-08-20 |
JPH10233502A (ja) | 1998-09-02 |
DE19730957B4 (de) | 2005-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100398532B1 (ko) | 절연 게이트 트랜지스터 | |
US8120098B2 (en) | Semiconductor device and power converter using the same | |
US6262470B1 (en) | Trench-type insulated gate bipolar transistor and method for making the same | |
JP2942732B2 (ja) | 短絡アノード水平型絶縁ゲートバイポーラトランジスタ | |
EP0865085A1 (en) | Insulated gate bipolar transistor with high dynamic ruggedness | |
US6914298B1 (en) | Double diffusion MOSFET with N+ and P+ type regions at an equal potential | |
US20030141542A1 (en) | Insulated gate semiconductor device and method of manufacturing the same | |
US6133607A (en) | Semiconductor device | |
JP2000228519A (ja) | トレンチ型絶縁ゲートバイポーラトランジスタ | |
JP7250473B2 (ja) | 半導体装置 | |
US20120119318A1 (en) | Semiconductor device with lateral element | |
US20040256659A1 (en) | MOS-gated transistor with improved UIS capability | |
JPH10294461A (ja) | 絶縁ゲート形半導体素子 | |
US6404037B1 (en) | Insulated gate bipolar transistor | |
JPH07109882B2 (ja) | バイポーラ型半導体スイッチング装置 | |
JP4852188B2 (ja) | 半導体装置 | |
US20130248926A1 (en) | Semiconductor device | |
KR100759284B1 (ko) | 반도체 장치 | |
JP3488797B2 (ja) | 半導体装置 | |
KR0163928B1 (ko) | 이미터 스위치 사이리스터 | |
KR100463028B1 (ko) | 베이스 저항제어 사이리스터 | |
TWI788726B (zh) | 半導體裝置 | |
JPH11330453A (ja) | 横形絶縁ゲート型トランジスタ | |
JPH1140818A (ja) | 半導体装置 | |
KR100505563B1 (ko) | 에미터 저항이 증가된 절연 게이트 바이폴라 트랜지스터 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031021 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071031 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |