JP2004193486A - 横型半導体装置 - Google Patents
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Abstract
【課題】トレードオフ特性及び高い降伏電圧特性に優れた横型半導体装置を提供する。
【解決手段】半導体基板上に形成された絶縁膜によって誘電体分離された半導体層を有するSOI基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも1つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝を形成する。
【選択図】 図2
【解決手段】半導体基板上に形成された絶縁膜によって誘電体分離された半導体層を有するSOI基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも1つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝を形成する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、横型半導体装置に関し、特に横型絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)に関する。
【0002】
【従来の技術】
絶縁ゲートを有する高耐圧半導体装置であるIGBTは、MOSFETの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えており、また、電圧制御型でゲート回路を構成しやすいため、インバータやスイッチング電源等のパワーエレクトロニクス分野で広く用いられている。そして、このIGBTの中でも特に高集積化に有利な横型IGBTは、例えばパワーICの出力デバイスとしてよく用いられる。一般に、出力デバイスを複数備えたパワーICは、高い素子分離性能が要求され、誘電体分離に有効なSOI(Semiconductor On
Insulator)基板を用いて作製されることが多い。
【0003】
このSOI基板を用いて作製された従来の横型IGBTの構造について、図14及び図15を用いて説明する。
【0004】
図14は、従来のIGBTの平面図を、図15は、図14のE−E’線に沿った断面図を示す。
【0005】
図15に示すように、SOI基板101は、p型あるいはn型の支持基板102と、この支持基板102上に形成された埋め込み酸化膜103と、この埋め込み酸化膜103上に形成されたn−型ベース層104とを備えたものとして構成されている。
【0006】
このn−型ベース層104の表面領域にはn型バッファ層105が選択的に拡散形成されており、このn型バッファ層105は、平面的に見ると、図14に示すように、縦方向に帯状に形成されている。この帯状に形成されたn型バッファ層105の図中上下の両端部は、エッジ部での電界の集中を防ぐべく、曲率半径Rの円弧状とされている。このn型バッファ層105の表面には、図15に示すように、p型ドレイン層106が選択的に拡散形成され、このp型ドレイン層106は、平面的に見ると、図14に示すように、n型バッファ層105と同様に、縦方向に帯状に形成され、上下両端部は円弧状とされている。
【0007】
また、図15に示すように、n−型ベース層104の表面領域には、n型バッファ層105から図中左右方向に所定距離(=LDR)離れた所に、p型ベース層107が選択的に拡散形成されている。このp型ベース層107は、平面的に見ると、図14にも示すように、n型バッファ層105を取り囲むように形成されている。そして、図15に示すように、このp型ベース層107とn型バッファ層105とが対向する部分は、それぞれほぼ同一形状に形成されている。このようなp型ベース層107の表面領域にはn+型ソース層108が選択的に拡散形成されており、このn+型ソース層108は、平面的に見ると、図14に示すように、n+型ソース層108の内側のp型ドレイン層106の直線部分とほぼ同じ長さの帯状に形成されている。
【0008】
図15に示すように、n−型ベース層104とn+型ソース層108に挟まれたp型ベース層107上、及びn−型ベース層104の一部上にはゲート絶縁膜(酸化膜)109bが形成されている。また、ゲート絶縁膜109bの形成されていないn−型ベース層104上には厚い酸化膜109aが形成されている。この厚い酸化膜109aの一部及びゲート絶縁膜109b上にはゲート電極110が形成されている。図14に示すように、このゲート電極110は、n型ドレイン層106を取り囲むよう環状に形成され、全周に亘ってほぼ同一の幅を有する。
【0009】
図15に示すように、このゲート電極110を覆うように層間絶縁膜111が形成されている。この層間絶縁膜111には、p型ドレイン層106に通ずるコンタクトホール115(1)、n+型ソース層108及びp型ベース層107に通ずるコンタクトホール115(2)が形成されている。このp型ドレイン層106にコンタクトホール115(1)を介してつながるドレイン配線112がオーミック接触して形成されている。また、n+型ソース層108及びp型ベース層107にコンタクトホール115(2)を介してつながるソース配線114がオーミック接触して形成されている。又、図14に示すように、環状のゲート電極110には電気的に接続されて電圧を供給するためのゲート配線113が形成されている。
【0010】
なお、上述したIGBTとは異なる平面パターンを有する横型IGBTを示したものとして特許文献1〜4を、また、横型IGBTのキャリアライフタイムコントロールについて示した文献として特許文献5〜7を、その他、参考文献として特許文献8〜10を以下に示す。
【0011】
【特許文献1】
特開2001−274406号公報
【特許文献2】
特開2000−22175号公報
【特許文献3】
特開平10−229194号公報
【特許文献4】
特開平9−148574号公報
【特許文献5】
特許第3302725号公報
【特許文献6】
特開平8−340101号公報
【特許文献7】
特開平6−85248号公報
【特許文献8】
特開2001−135818号公報
【特許文献9】
特開2002−26324号公報
【特許文献10】
特開平11−111983号公報
【0012】
【発明が解決しようとする課題】
上述の図14及び図15に示したような横型IGBTにおいて、より高い降伏電圧特性を得るためには、例えば、図14に示すように、帯状に形成されたn型バッファ層105の上下両端円弧部の曲率半径Rを大きくして電界の集中をさらに抑える必要がある。ここで、このn型バッファ層105の上下両端円弧部の曲率半径Rと、図中に示す中心軸C−Cからn型バッファ層105の長辺までの距離Ldとは等しく、このためn型バッファ層105の上下両端円弧部の曲率半径Rを大きくすることは、中心軸C−Cからn型バッファ層105の長辺までの距離Ldも大きくすることにつながる。ここで、素子の耐圧維持の観点からドリフト長LDR(図15参照)を短くするのは困難である。従って、曲率半径Rを大きくするに当たっては、ドリフト長LDRを保ちつつ素子長LSを大きくして、中心軸からn型バッファ層105の長辺までの距離Ldを大きくする。
【0013】
しかし、本発明者らの実験によれば、中心軸C−Cからn型バッファ層105の長辺までの距離Ldを大きくすると、素子のオン電圧とフォール時間(ターンオフ時にコレクタ電流が減衰するまでの時間)との関係を示すトレードオフ特性が悪くなることが分かった。以下、これについてより詳しく説明する。
【0014】
図16は、オン電圧とフォール時間との関係を示すトレードオフ特性のグラフであり、本発明者らの独自の実験結果に基づき作成したものである。図16中の実線で示される曲線G1は、上述の従来技術で説明したIGBTのトレードオフ特性を示し、他方の破線で示される曲線G2は、この従来のIGBTにおいて中心軸C−Cからn型バッファ層105の長辺までの距離Ld(図15参照)を大きくしたもののトレードオフ特性を示す。図16に示すように、IGBT素子の降伏電圧特性を高くしようとして中心軸C−Cからn型バッファ層105の長辺までの距離Ldを大きくすると曲線G1から曲線G2へと特性が変化し、トレードオフ特性が悪くなる。
【0015】
本発明は、上記問題点に鑑みなされたもので、その目的は、オン電圧とフォール電流との関係を示すトレードオフ特性と降伏電圧特性との両方に優れた横型半導体装置を提供することにある。
【0016】
【課題を解決するための手段】
本発明の第1の横型半導体装置は、半導体基板上に形成された絶縁層によって誘電体分離された半導体層を有するSOI基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも1つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝が形成されていることを特徴として構成される。
【0017】
本発明の第2の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層と離間して選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面領域に選択的に形成された第1導電型ソース層と、前記第1導電型ベース層と前記第1導電型ソース層との間における前記第2導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記第2導電型ベース層及び前記第1導電型ソース上に形成されたソース電極と、前記第2導電型ドレイン層上に形成されたドレイン電極と、前記ドレイン電極及び前記ソース電極間における主電流経路領域以外の前記第1導電型ベース層の一領域へ、前記第2導電型ドレイン層から供給されたキャリアが移動及び蓄積することを軽減する溝と、を備えるものとして構成される。
【0018】
本発明の第3の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層と離間して選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面領域に選択的に形成された第1導電型ソース層と、前記第1導電型ベース層と前記第1導電型ソース層との間における前記第2導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記第2導電型ベース層及び前記第1導電型ソース上に形成されたソース電極と、前記第2導電型ドレイン層上に形成されたドレイン電極と、を備え、前記第1導電型バッファ層と前記絶縁層との間における前記第1導電型ベース層のキャリアライフタイムは、前記第1導電型バッファ層と前記第2導電型ベース層との間における前記第1導電型ベース層のキャリアライフタイムより短いライフタイムに設定されるものとして構成される。
【0019】
本発明の第4の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層の両側において前記第1導電型バッファ層と離間して選択的に形成された第1及び第2の第2導電型ベース層と、前記第1及び第2の第2導電型ベース層の表面領域に選択的に形成された第1及び第2の第1導電型ソース層と、前記第1導電型ベース層と、前記第1及び第2の第1導電型ソース層との間における前記第1及び第2の第2導電型ベース層の上に、ゲート絶縁膜を介して形成された第1及び第2のゲート電極と、前記第1及び第2のゲート電極を互いに電気的に接続するゲート接続電極と、前記第1の第2導電型ベース層及び前記第1の第1導電型ソース上、並びに、前記第2の第2導電型ベース層及び前記第2の第1導電型ソース上に形成され、互いに共通の電極で構成された第1及び第2のソース電極と、前記第2導電型ドレイン層上に形成されたドレイン電極と、を備えるものとして構成される。
【0020】
【発明の実施の形態】
以下、図面を参照しながら、本発明の第1〜8の実施の形態を、nチャンネル型の横型IGBT(Insulated Gate Bipolar Transistor)を例にとって説明する。但し、各第1〜8の実施の形態で参照する図1〜図14中、同一の構成要素については同一符号を付し、重複する説明は省略する。
【0021】
(第1の実施の形態)
図1は、本発明の第1の実施の形態としての横型IGBTを模式的に示す平面図、図2は、図1のA−A’線に沿った断面図である。
【0022】
以下、この横型IGBTの構造について詳しく説明する。
【0023】
図2に示すように、このIGBTは、p型あるいはn型の支持基板2と、この支持基板2上に形成された埋め込み酸化膜3と、この埋め込み酸化膜3上に形成されたn−型ベース層4とからなるSOI(Silicon On Insulator)基板1を備える。
【0024】
このn−型ベース層4の表面領域にはn型バッファ層5が選択的に拡散形成されており、このn型バッファ層5は、図1に示すように、平面的に縦方向に帯状に形成されている。このn型バッファ層5の長辺は図中の中心軸C−Cに対して距離Ldを有し、このn型バッファ層5の上下の両端部は、この中心軸C−Cからn型バッファ層5の長辺までの距離Ldと同一長の曲率半径Rによって円弧状に形成されている。このようにn型バッファ層5の上下両端部が円弧状に形成されているのは、n型バッファ層5の両端部のエッジ部に電界が集中するのを防いで高い降伏電圧特性を得るためである。この降伏電圧特性は、n型バッファ層5の上下両端部の曲率半径Rが大きい程、より高いものとして得られるため、この曲率半径Rを所望の降伏電圧特性を得られる程度の長さとしてある。
【0025】
図2に示すように、上下両端部が円弧状に形成されたn型バッファ層5の表面領域には、p型ドレイン層6が選択的に拡散形成されている。このp型ドレイン層6は、図1に示すように、平面的に見て、縦方向に帯状に形成されており、上述のn型バッファ層5と同様に、両端部が円弧状に形成されている。
【0026】
図2に示すように、n型バッファ層5から図中左右方向に離れた所に、p型ベース層7がn−型ベース層4の表面領域に選択的に拡散形成されている。このp型ベース層7の表面領域の一部は、後述するソース配線14とのオーミック接触を可能にすべく高濃度になっている。このp型ベース層7は、図1に示すように、平面的に見て、n型バッファ層5を取り囲むように形成されている。そして、このp型ベース層7とn型バッファ層5とが互いに向かい合う部分は、図2に示すように、それぞれほぼ同一形状を有するものとして構成されている。
【0027】
このp型ベース層7の表面領域の一部にはn+型ソース層8が選択的に拡散形成されている。このn+型ソース層8は、図1に示すように、縦方向に帯状に形成され、このn+型ソース層8の長手方向の長さは、n+型ソース層8の内側に形成されているp型ドレイン層6の直線部分とほぼ同じ長さを有している。
【0028】
図2に示すように、n−型ベース層4とn+型ソース層8とに挟まれたp型ベース層7の表面上、及びn−型ベース層4の一部表面上にはゲート絶縁膜(酸化膜)9bが形成されている。また、n−型ベース層4の表面のうち、ゲート絶縁膜9bが形成されていない部分には厚い酸化膜9aが形成されている。この厚い酸化膜9aの一部及びゲート絶縁膜9b上にはゲート電極10が形成されている。このゲート電極10は、図1に示すように、n型ドレイン層6を取り囲む環状の構造を有し、全周に亘ってほぼ同一幅を有する。
【0029】
図2に示すように、このゲート電極10を覆うように層間絶縁膜11が形成されている。この層間絶縁膜11には、p型ドレイン層6に通ずるコンタクトホール15(1)と、n+型ソース層8及びp型ベース層7に通ずるコンタクトホール15(2)とがエッチング形成されている。このp型ドレイン層6の表面にコンタクトホール15(1)を介してつながるドレイン配線12がオーミック接触して形成されている。また、p型ベース層7及びn+型ソース層8の表面にコンタクトホール15(2)を介してつながるソース配線14がオーミック接触して形成されている。ゲート電極10には、図1に示すように、ゲート電極10と電気的に接続されて電圧を供給するためのゲート配線13が形成されている。
【0030】
さて、図2に示すように、p型ドレイン層6の表面から、n型バッファ層5及びn−型ベース層4を貫通し、埋め込み酸化膜3の表面に達する溝16が形成されている。この溝16の内壁には酸化膜17が形成されており、この酸化膜17を介して溝16の内部にはポリシリコンによる充填材18が充填されている。充填材18としては、ポリシリコンの他、酸化物等の絶縁物を用いても良い。この溝16は、図1に示すように、平面的にp型ドレイン層6の内側にて環状に形成されている。
【0031】
このようなn−型ベース層4を貫通する環状の溝16構造により、n−型ベース層4の内部は内側と外側とに電気的に分離される。このとき、図2から分かるように、p型ドレイン層6−n型バッファ層5−p型ベース層7による電流の主経路が阻害されることはない。このように電流の主経路が阻害されることなくn−型ベース層4が溝16の内外に分離されるため、ターンオン時にn−型ベース層4に注入されたキャリアが、溝16の内側に進入して蓄積することは、溝16により阻止される。これは、n−型バッファ層5に形成した環状の溝16によって、キャリアの蓄積領域が溝16の内側の領域分だけ狭められたことを意味する。
【0032】
従って、n−型ベース層4におけるキャリアの蓄積量は溝16を設けない場合と比べて全体として減少し、キャリアの蓄積量に依存する素子のフォール時間も短くなる。このようにして、フォール時間を短くした好適なトレードオフ特性を有するIGBT素子を、n型バッファ層の両端部の電界集中を抑えた高い降伏電圧特性を有するものとして得ることができる。
【0033】
以上に述べたことを別の観点から説明すれば以下の通りである。
【0034】
前述したように、図1にも示すように、n型バッファ5層の上下両端部における電界の集中を抑えるべく、n型バッファ層5の上下両端部における曲率半径Rつまり中心軸C−Cからn型バッファ層5の長辺までの距離Ldを従来(図14、図15参照)よりも大きくしてある。このように本実施の形態では、中心軸C−Cからn型バッファ層5の長辺までの距離Ldを従来より大きくしたため、これに従ってn−型ベース層4の領域も大きくなる。しかし、上述のように、n−型ベース層4に環状の溝16を形成して、溝16の内側のn−型ベース層4の領域をキャリアの未蓄積領域としたので、距離Ldの増大に伴うキャリアの蓄積量を増加を抑えることができる。このようにして、中心軸C−Cからn型バッファ層の長辺までの距離の短い従来のIGBTと比べてもトレードオフ特性を悪化させることなく、降伏電圧特性の高いIGBTを得ることができる。
【0035】
また、より一層にIGBTの降伏電圧特性を高くするため、n型バッファ層5の上下両端部の曲率半径R、つまり中心軸C−Cからn型バッファ層5の長辺までの距離Ldをさらに大きくしてもよい。このように中心軸C−Cからn型バッファ層5の長辺までの距離Ldをさらに大きくした場合でも、溝16をさらに外側に形成してキャリアの未蓄積領域をより大きくすることで、トレードオフ特性を劣化させることなくさらに電界集中の抑えられた降伏電圧特性の高いIGBT素子を得ることができる。
【0036】
(第2の実施の形態)
図3は、本発明の第2の実施の形態としての横型IGBTの縦断面図を示す。
【0037】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0038】
即ち、第1の実施の形態では、図2に示すように、p型ドレイン層6の表面から内部に向けて形成した環状の溝16は埋め込み酸化膜3の表面まで達していたのに対し、本実施の形態では、図3にも示すように、n−型ベース層4の途中まで形成され、n−型ベース層4の下地層としての埋め込み酸化膜3の表面には達していない。
【0039】
このようにp型ドレイン層6の表面から内部へ向けて形成した環状の溝16が、n−型ベース層4の下地層としての埋め込み酸化膜3まで達していなくとも、溝16の内側にキャリアが移動及び蓄積することを抑えることができる。
【0040】
(第3の実施の形態)
図4は、本発明の第3の実施の形態としての横型IGBTの縦断面図を示す。
【0041】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0042】
即ち、第1の実施の形態では、図2に示すように、環状の溝16がp型ドレイン層6の表面から形成されているのに対し、本実施の形態では、図4にも示すように、環状の溝16が、p型ドレイン層6とn−型ベース層4との界面から形成されている。このような構造は、例えばp型ドレイン層6をエピタキシャル成長法により形成することで実現できる。
【0043】
このように環状の溝16がp型ドレイン層6の表面からでなく、p型ドレイン層6とn−型ベース層4との界面から形成されていても、ターンオン時に溝16の内側にキャリアが移動及び蓄積することを軽減できる。
【0044】
(第4の実施の形態)
図5は、本発明の第4の実施の形態としての横型IGBTの縦断面図を示す。
【0045】
図6は、図5に示す横型IGBTの一部を示す平面図である。
【0046】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0047】
即ち、第1の実施の形態では、図2に示すように、p型ドレイン層6の表面から環状の溝16形成したのに対し、本実施の形態では、次のようにして溝16を形成している。即ち、図5に示すように、p型ドレイン層6及びn型バッファ層5の占める領域を外側方向に縮めて小さくし、つまり図6に示すようにp型ドレイン層6及びn型バッファ層5を平面的に見て環状に形成してp型ドレイン層6及びn型バッファ層5の内側にn−型ベース層4の表面を露出させる。そして、露出させられたn−型ベース層4の表面から環状の溝16を形成する。
【0048】
別の言い方をすれば、第1の実施の形態では、環状の溝16の中の充填材18はp型ドレイン層6上のドレイン配線12と電気的に接続していたが、本実の施形態では、環状の溝16の中の充填材18は溝16上に形成した厚い酸化膜9aに接触し、ドレイン配線12とは電気的に分離されている。
【0049】
このように本実施の形態によれば、p型ドレイン層6の占める領域を小さくしたので素子のオン電圧を小さくさせることが可能となる。また、溝16の内部の充填材18をドレイン配線12と電気的に接続させないようにしたので充填材18がドレイン配線12電圧によって受ける影響を可及的に少なくすることができる。また、n−型ベース層4の内部に溝16を形成してキャリアの蓄積領域を小さくしたので、トレードオフ特性を劣化させることなく、降伏電圧特性を高くすることができる。
【0050】
(第5の実施の形態)
図7は、本発明の第5の実施の形態としての横型IGBTの縦断面図である。
【0051】
本実施の形態が上述の第4の実施の形態と異なる点は以下の点にある。
【0052】
即ち、第4の実施の形態では、図5に示すように、n−型ベース層4の表面から内部へ向けて形成した環状の溝16は、n−型ベース層4の下地層としての埋め込み酸化膜3の表面に達していた。これに対し、本実施の形態では、図7に示すように、環状の溝16はn−型ベース層4の表面からn−型ベース層4の途中まで形成され、n−型ベース層4の下地層としての埋め込み酸化膜3の表面には達していない。
【0053】
このようにn−型ベース層4の表面から内部へ向けて形成した環状の溝16が、n−型ベース層4の下地層としての埋め込み酸化膜3まで達していなくとも、溝16の内側にキャリアが入り込むのを軽減することができる。このようにしてキャリアの蓄積領域、つまり、キャリアの蓄積量を小さくし、トレードオフ特性を劣化させることなく、降伏電圧特性を高くすることができる。
【0054】
(第6の実施の形態)
図8は、本発明の第6の実施の形態としての横型IGBTを模式的に示す平面図、図9は、図8のB−B’線に沿った断面図、図10は、図8における溝の一部Fを拡大した平面図である。
【0055】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0056】
即ち、第1の実施の形態では、図1に示すように、n−型ベース層4を内側と外側とに電気的に分離する分離溝16を環状に形成したのに対し、本実施の形態では、図8及び図10に示すように、特に図10に示すように、分離溝16をメッシュ状に形成した。つまり、縦方向の溝16(1)、16(2)、16(3)・・・と、横方向の溝16(1)’、16(2)’・・・とによりメッシュ状に溝を形成した。
【0057】
このように本実施の形態によれば、n−型ベース層4の内側に進入及び蓄積するのを防ぐ分離溝をメッシュ構造としたので、図9に示すように、例えば、縦方向の溝16(4)(図9参照)が破損したとしても残りの縦方向の溝16(3)等によってキャリアの蓄積を防ぐことができる。これにより、キャリア蓄積によるトレードオフ特性の劣化を確実に防ぎつつ、距離Ldを大きくして電界集中を抑えた降伏電圧特性の高いIGBTを得ることができる。
【0058】
なお、上述のように溝16をメッシュ状に形成したが、縦方向の溝16(1)、16(2)、16(3)・・・のみを形成するだけでも上述の効果を得ることができる。
【0059】
(第7の実施の形態)
図11は、本発明の第7の実施の形態としての横型IGBTの縦断面図である。
【0060】
上述のした第1〜6の実施の形態ではn−型ベース層4でのキャリアの蓄積量低減させるためにn−型ベース層4に溝を形成したのに対し、本実施の形態では、n−型ベース層4にキャリアキラーを注入等しキャリアのライフタイムを短く制御することによってキャリアの蓄積量を全体として低減させるようにした。つまり、図11に示すように、p型ドレイン層6の下方に斜線で示した部分のn−型ベース層4(1)のキャリア・ライフタイムを、n−型ベース層4(1)の外側のn−型ベース層4(2)のキャリア・ライフタイムよりも短く設定することでキャリアの蓄積量を全体として低減させた。これにより、n−型ベース層4(1)へ進入したキャリアは、このn−型ベース層4(1)に注入されたキャリアキラーによって蓄積が阻止されるため、キャリアの蓄積量は全体として低減される。n−型ベース層4(1)のキャリア・ライフタイムを短くする方法としては、金(Au)、白金(Pt)等の重金属を選択的に拡散する方法や、プロトンやヘリウムおよび電子線などの荷電粒子を選択的に照射する方法等がある。
【0061】
このように本実施の形態によれば、n−型ベース層4に、工程数の必要な溝をあえて形成せずともn−型ベース層4のキャリア・ライフタイムを制御するだけでキャリアの蓄積量を低減できるので、容易に、トレードオフ特性に優れた、高い降伏電圧特性を有する横型半導体装置を実現できる。
【0062】
(第8の実施の形態)
図12は、本発明の第8の実施の形態としての横型IGBTを模式的に示す平面図、図13は、図13のD−D’線に沿った断面図である。
【0063】
本実施の形態は、中心軸C−Cからn型バッファ層5の長辺までの距離Ldを小さくしつつも、n型バッファ層5の上下両端部の曲率半径Rを大きくして電界集中を抑えようとするものである。
【0064】
このために本実施の形態が採用した構造を、上述の第1〜7の実施の形態で採用した構造と比較しつつ以下に説明する。
【0065】
即ち、上述の第1〜7の実施の形態では、IGBT素子の構造として、例えば図1に示すように、p型ドレイン層6の周りをn+型ソース層8が囲むドレイン−ソース構造を採用していた。これに対し、本実施の形態のIGBT素子は、図13に示すように、p型ドレイン層6の内側に新たにn+型ソース層8Bを形成することによって、n+型ソース層8B周りのp型ドレイン層6をさらにn+型ソース層8が囲んだ、ソース−ドレイン−ソース構造を採用した。このようなソース−ドレイン−ソース構造の採用に伴い、図13に示すように、内部にn+型ソース層8を含むpベース層7、及び内部にn+型ソース層8Bを含むp型ベース層7Bに対応して2つのゲート電極10、10Bが形成される。そして、図12に示すように、これらのゲート電極10、10Bを電気的に接続するアルミニウム配線19が形成される。
【0066】
上述のようにnバッファ層5の内側にソース層8B等を形成したことにより、ソース層8B等を形成するのに要した領域の分だけ、図13に示すように、このnバッファ層5の位置は外側に移動させられる。nバッファ層5が外側に移動させられた結果、図12に示すように、nバッファ層5の上下両端の円弧部における曲率半径Rは大きくなる。つまり、上述の第1〜7の実施の形態のように中心軸C−Cからn型バッファ層5の長辺までの距離Ldを大きくしなくとも、nバッファ層5の上下両端の円弧部における曲率半径Rを大きくすることができる。
【0067】
以上のように、本実施の形態によれば、n型バッファ層5の内側にn+ソース領域8Bを形成してn型バッファ層5を外側に移動させ、これによりn型バッファ層5の両端円弧部の曲率半径Rを大きくしたので、中心軸C−Cからn型バッファ層5の長辺までの距離Ldを大きくさせずとも、エッジ部の電界集中を抑えた高い降伏電圧特性を有するIGBTを得ることができる。このとき、図13に示すように、距離Ldを小さくしてn型バッファ層5の下側におけるn−型ベース層4のキャリアの蓄積領域を狭めることで、さらにキャリアの蓄積量を全体として少なくすることができる。これにより、一層トレードオフ特性に優れたIGBT素子を得ることができる。
【0068】
【発明の効果】
本発明によれば、基板上の半導体層に形成した半導体素子における複数の主電極間に主電流を流したときに、この半導体層における主電流の経路領域以外の領域にキャリアが移動及び蓄積することを、溝等のキャリア蓄積阻止手段により軽減するようにしたので、トレードオフ特性及び降伏電圧特性の両方に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態としての横型IGBTを示す平面図である。
【図2】図1のA−A’線に沿った横型IGBTの断面を示す断面図である。
【図3】本発明の第2の実施の形態としての横型IGBTを示す断面図である。
【図4】本発明の第3の実施の形態としての横型IGBTを示す断面図である。
【図5】本発明の第4の実施の形態としての横型IGBTの断面図である。
【図6】図5の横型IGBTの一部を示す平面図である。
【図7】本発明の第5の実施の形態としての横型IGBTの断面図である。
【図8】本発明の第6の実施の形態としての横型IGBTを示す平面図である。
【図9】図8のB−B’線に沿った断面図である。
【図10】図8における溝の一部Fを拡大した平面図である。
【図11】本発明の第7の実施の形態としての横型IGBTの断面図である。
【図12】本発明の第8の実施の形態としての横型IGBTを示す平面図である。
【図13】図12のD−D’線に沿った断面図である。
【図14】従来の横型IGBTの平面図である。
【図15】図14のE−E’線に沿った断面図である。
【図16】従来の横型IGBTのトレードオフ特性の説明図である。
【符号の説明】
1 SOI基板
2 支持基板(半導体基板)
3 埋め込み酸化膜(絶縁層)
4 n−型ベース層(第1導電型ベース層)
5 n型バッファ層(第1導電型バッファ層)
6 p型ドレイン層(第2導電型ドレイン層)
7 p型ベース層(第2導電型ベース層)
8 n+型ソース層(第1導電型ソース層)
9 ゲート絶縁膜
10 ゲート電極
11 層間絶縁膜
12 ドレイン配線
13 ゲート配線
14 ソース配線
15(1)、15(2) コンタクトホール
16 溝
17 酸化膜
18 充填材
19 アルミニウム配線
【発明の属する技術分野】
本発明は、横型半導体装置に関し、特に横型絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)に関する。
【0002】
【従来の技術】
絶縁ゲートを有する高耐圧半導体装置であるIGBTは、MOSFETの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えており、また、電圧制御型でゲート回路を構成しやすいため、インバータやスイッチング電源等のパワーエレクトロニクス分野で広く用いられている。そして、このIGBTの中でも特に高集積化に有利な横型IGBTは、例えばパワーICの出力デバイスとしてよく用いられる。一般に、出力デバイスを複数備えたパワーICは、高い素子分離性能が要求され、誘電体分離に有効なSOI(Semiconductor On
Insulator)基板を用いて作製されることが多い。
【0003】
このSOI基板を用いて作製された従来の横型IGBTの構造について、図14及び図15を用いて説明する。
【0004】
図14は、従来のIGBTの平面図を、図15は、図14のE−E’線に沿った断面図を示す。
【0005】
図15に示すように、SOI基板101は、p型あるいはn型の支持基板102と、この支持基板102上に形成された埋め込み酸化膜103と、この埋め込み酸化膜103上に形成されたn−型ベース層104とを備えたものとして構成されている。
【0006】
このn−型ベース層104の表面領域にはn型バッファ層105が選択的に拡散形成されており、このn型バッファ層105は、平面的に見ると、図14に示すように、縦方向に帯状に形成されている。この帯状に形成されたn型バッファ層105の図中上下の両端部は、エッジ部での電界の集中を防ぐべく、曲率半径Rの円弧状とされている。このn型バッファ層105の表面には、図15に示すように、p型ドレイン層106が選択的に拡散形成され、このp型ドレイン層106は、平面的に見ると、図14に示すように、n型バッファ層105と同様に、縦方向に帯状に形成され、上下両端部は円弧状とされている。
【0007】
また、図15に示すように、n−型ベース層104の表面領域には、n型バッファ層105から図中左右方向に所定距離(=LDR)離れた所に、p型ベース層107が選択的に拡散形成されている。このp型ベース層107は、平面的に見ると、図14にも示すように、n型バッファ層105を取り囲むように形成されている。そして、図15に示すように、このp型ベース層107とn型バッファ層105とが対向する部分は、それぞれほぼ同一形状に形成されている。このようなp型ベース層107の表面領域にはn+型ソース層108が選択的に拡散形成されており、このn+型ソース層108は、平面的に見ると、図14に示すように、n+型ソース層108の内側のp型ドレイン層106の直線部分とほぼ同じ長さの帯状に形成されている。
【0008】
図15に示すように、n−型ベース層104とn+型ソース層108に挟まれたp型ベース層107上、及びn−型ベース層104の一部上にはゲート絶縁膜(酸化膜)109bが形成されている。また、ゲート絶縁膜109bの形成されていないn−型ベース層104上には厚い酸化膜109aが形成されている。この厚い酸化膜109aの一部及びゲート絶縁膜109b上にはゲート電極110が形成されている。図14に示すように、このゲート電極110は、n型ドレイン層106を取り囲むよう環状に形成され、全周に亘ってほぼ同一の幅を有する。
【0009】
図15に示すように、このゲート電極110を覆うように層間絶縁膜111が形成されている。この層間絶縁膜111には、p型ドレイン層106に通ずるコンタクトホール115(1)、n+型ソース層108及びp型ベース層107に通ずるコンタクトホール115(2)が形成されている。このp型ドレイン層106にコンタクトホール115(1)を介してつながるドレイン配線112がオーミック接触して形成されている。また、n+型ソース層108及びp型ベース層107にコンタクトホール115(2)を介してつながるソース配線114がオーミック接触して形成されている。又、図14に示すように、環状のゲート電極110には電気的に接続されて電圧を供給するためのゲート配線113が形成されている。
【0010】
なお、上述したIGBTとは異なる平面パターンを有する横型IGBTを示したものとして特許文献1〜4を、また、横型IGBTのキャリアライフタイムコントロールについて示した文献として特許文献5〜7を、その他、参考文献として特許文献8〜10を以下に示す。
【0011】
【特許文献1】
特開2001−274406号公報
【特許文献2】
特開2000−22175号公報
【特許文献3】
特開平10−229194号公報
【特許文献4】
特開平9−148574号公報
【特許文献5】
特許第3302725号公報
【特許文献6】
特開平8−340101号公報
【特許文献7】
特開平6−85248号公報
【特許文献8】
特開2001−135818号公報
【特許文献9】
特開2002−26324号公報
【特許文献10】
特開平11−111983号公報
【0012】
【発明が解決しようとする課題】
上述の図14及び図15に示したような横型IGBTにおいて、より高い降伏電圧特性を得るためには、例えば、図14に示すように、帯状に形成されたn型バッファ層105の上下両端円弧部の曲率半径Rを大きくして電界の集中をさらに抑える必要がある。ここで、このn型バッファ層105の上下両端円弧部の曲率半径Rと、図中に示す中心軸C−Cからn型バッファ層105の長辺までの距離Ldとは等しく、このためn型バッファ層105の上下両端円弧部の曲率半径Rを大きくすることは、中心軸C−Cからn型バッファ層105の長辺までの距離Ldも大きくすることにつながる。ここで、素子の耐圧維持の観点からドリフト長LDR(図15参照)を短くするのは困難である。従って、曲率半径Rを大きくするに当たっては、ドリフト長LDRを保ちつつ素子長LSを大きくして、中心軸からn型バッファ層105の長辺までの距離Ldを大きくする。
【0013】
しかし、本発明者らの実験によれば、中心軸C−Cからn型バッファ層105の長辺までの距離Ldを大きくすると、素子のオン電圧とフォール時間(ターンオフ時にコレクタ電流が減衰するまでの時間)との関係を示すトレードオフ特性が悪くなることが分かった。以下、これについてより詳しく説明する。
【0014】
図16は、オン電圧とフォール時間との関係を示すトレードオフ特性のグラフであり、本発明者らの独自の実験結果に基づき作成したものである。図16中の実線で示される曲線G1は、上述の従来技術で説明したIGBTのトレードオフ特性を示し、他方の破線で示される曲線G2は、この従来のIGBTにおいて中心軸C−Cからn型バッファ層105の長辺までの距離Ld(図15参照)を大きくしたもののトレードオフ特性を示す。図16に示すように、IGBT素子の降伏電圧特性を高くしようとして中心軸C−Cからn型バッファ層105の長辺までの距離Ldを大きくすると曲線G1から曲線G2へと特性が変化し、トレードオフ特性が悪くなる。
【0015】
本発明は、上記問題点に鑑みなされたもので、その目的は、オン電圧とフォール電流との関係を示すトレードオフ特性と降伏電圧特性との両方に優れた横型半導体装置を提供することにある。
【0016】
【課題を解決するための手段】
本発明の第1の横型半導体装置は、半導体基板上に形成された絶縁層によって誘電体分離された半導体層を有するSOI基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも1つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝が形成されていることを特徴として構成される。
【0017】
本発明の第2の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層と離間して選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面領域に選択的に形成された第1導電型ソース層と、前記第1導電型ベース層と前記第1導電型ソース層との間における前記第2導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記第2導電型ベース層及び前記第1導電型ソース上に形成されたソース電極と、前記第2導電型ドレイン層上に形成されたドレイン電極と、前記ドレイン電極及び前記ソース電極間における主電流経路領域以外の前記第1導電型ベース層の一領域へ、前記第2導電型ドレイン層から供給されたキャリアが移動及び蓄積することを軽減する溝と、を備えるものとして構成される。
【0018】
本発明の第3の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層と離間して選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面領域に選択的に形成された第1導電型ソース層と、前記第1導電型ベース層と前記第1導電型ソース層との間における前記第2導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記第2導電型ベース層及び前記第1導電型ソース上に形成されたソース電極と、前記第2導電型ドレイン層上に形成されたドレイン電極と、を備え、前記第1導電型バッファ層と前記絶縁層との間における前記第1導電型ベース層のキャリアライフタイムは、前記第1導電型バッファ層と前記第2導電型ベース層との間における前記第1導電型ベース層のキャリアライフタイムより短いライフタイムに設定されるものとして構成される。
【0019】
本発明の第4の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層の両側において前記第1導電型バッファ層と離間して選択的に形成された第1及び第2の第2導電型ベース層と、前記第1及び第2の第2導電型ベース層の表面領域に選択的に形成された第1及び第2の第1導電型ソース層と、前記第1導電型ベース層と、前記第1及び第2の第1導電型ソース層との間における前記第1及び第2の第2導電型ベース層の上に、ゲート絶縁膜を介して形成された第1及び第2のゲート電極と、前記第1及び第2のゲート電極を互いに電気的に接続するゲート接続電極と、前記第1の第2導電型ベース層及び前記第1の第1導電型ソース上、並びに、前記第2の第2導電型ベース層及び前記第2の第1導電型ソース上に形成され、互いに共通の電極で構成された第1及び第2のソース電極と、前記第2導電型ドレイン層上に形成されたドレイン電極と、を備えるものとして構成される。
【0020】
【発明の実施の形態】
以下、図面を参照しながら、本発明の第1〜8の実施の形態を、nチャンネル型の横型IGBT(Insulated Gate Bipolar Transistor)を例にとって説明する。但し、各第1〜8の実施の形態で参照する図1〜図14中、同一の構成要素については同一符号を付し、重複する説明は省略する。
【0021】
(第1の実施の形態)
図1は、本発明の第1の実施の形態としての横型IGBTを模式的に示す平面図、図2は、図1のA−A’線に沿った断面図である。
【0022】
以下、この横型IGBTの構造について詳しく説明する。
【0023】
図2に示すように、このIGBTは、p型あるいはn型の支持基板2と、この支持基板2上に形成された埋め込み酸化膜3と、この埋め込み酸化膜3上に形成されたn−型ベース層4とからなるSOI(Silicon On Insulator)基板1を備える。
【0024】
このn−型ベース層4の表面領域にはn型バッファ層5が選択的に拡散形成されており、このn型バッファ層5は、図1に示すように、平面的に縦方向に帯状に形成されている。このn型バッファ層5の長辺は図中の中心軸C−Cに対して距離Ldを有し、このn型バッファ層5の上下の両端部は、この中心軸C−Cからn型バッファ層5の長辺までの距離Ldと同一長の曲率半径Rによって円弧状に形成されている。このようにn型バッファ層5の上下両端部が円弧状に形成されているのは、n型バッファ層5の両端部のエッジ部に電界が集中するのを防いで高い降伏電圧特性を得るためである。この降伏電圧特性は、n型バッファ層5の上下両端部の曲率半径Rが大きい程、より高いものとして得られるため、この曲率半径Rを所望の降伏電圧特性を得られる程度の長さとしてある。
【0025】
図2に示すように、上下両端部が円弧状に形成されたn型バッファ層5の表面領域には、p型ドレイン層6が選択的に拡散形成されている。このp型ドレイン層6は、図1に示すように、平面的に見て、縦方向に帯状に形成されており、上述のn型バッファ層5と同様に、両端部が円弧状に形成されている。
【0026】
図2に示すように、n型バッファ層5から図中左右方向に離れた所に、p型ベース層7がn−型ベース層4の表面領域に選択的に拡散形成されている。このp型ベース層7の表面領域の一部は、後述するソース配線14とのオーミック接触を可能にすべく高濃度になっている。このp型ベース層7は、図1に示すように、平面的に見て、n型バッファ層5を取り囲むように形成されている。そして、このp型ベース層7とn型バッファ層5とが互いに向かい合う部分は、図2に示すように、それぞれほぼ同一形状を有するものとして構成されている。
【0027】
このp型ベース層7の表面領域の一部にはn+型ソース層8が選択的に拡散形成されている。このn+型ソース層8は、図1に示すように、縦方向に帯状に形成され、このn+型ソース層8の長手方向の長さは、n+型ソース層8の内側に形成されているp型ドレイン層6の直線部分とほぼ同じ長さを有している。
【0028】
図2に示すように、n−型ベース層4とn+型ソース層8とに挟まれたp型ベース層7の表面上、及びn−型ベース層4の一部表面上にはゲート絶縁膜(酸化膜)9bが形成されている。また、n−型ベース層4の表面のうち、ゲート絶縁膜9bが形成されていない部分には厚い酸化膜9aが形成されている。この厚い酸化膜9aの一部及びゲート絶縁膜9b上にはゲート電極10が形成されている。このゲート電極10は、図1に示すように、n型ドレイン層6を取り囲む環状の構造を有し、全周に亘ってほぼ同一幅を有する。
【0029】
図2に示すように、このゲート電極10を覆うように層間絶縁膜11が形成されている。この層間絶縁膜11には、p型ドレイン層6に通ずるコンタクトホール15(1)と、n+型ソース層8及びp型ベース層7に通ずるコンタクトホール15(2)とがエッチング形成されている。このp型ドレイン層6の表面にコンタクトホール15(1)を介してつながるドレイン配線12がオーミック接触して形成されている。また、p型ベース層7及びn+型ソース層8の表面にコンタクトホール15(2)を介してつながるソース配線14がオーミック接触して形成されている。ゲート電極10には、図1に示すように、ゲート電極10と電気的に接続されて電圧を供給するためのゲート配線13が形成されている。
【0030】
さて、図2に示すように、p型ドレイン層6の表面から、n型バッファ層5及びn−型ベース層4を貫通し、埋め込み酸化膜3の表面に達する溝16が形成されている。この溝16の内壁には酸化膜17が形成されており、この酸化膜17を介して溝16の内部にはポリシリコンによる充填材18が充填されている。充填材18としては、ポリシリコンの他、酸化物等の絶縁物を用いても良い。この溝16は、図1に示すように、平面的にp型ドレイン層6の内側にて環状に形成されている。
【0031】
このようなn−型ベース層4を貫通する環状の溝16構造により、n−型ベース層4の内部は内側と外側とに電気的に分離される。このとき、図2から分かるように、p型ドレイン層6−n型バッファ層5−p型ベース層7による電流の主経路が阻害されることはない。このように電流の主経路が阻害されることなくn−型ベース層4が溝16の内外に分離されるため、ターンオン時にn−型ベース層4に注入されたキャリアが、溝16の内側に進入して蓄積することは、溝16により阻止される。これは、n−型バッファ層5に形成した環状の溝16によって、キャリアの蓄積領域が溝16の内側の領域分だけ狭められたことを意味する。
【0032】
従って、n−型ベース層4におけるキャリアの蓄積量は溝16を設けない場合と比べて全体として減少し、キャリアの蓄積量に依存する素子のフォール時間も短くなる。このようにして、フォール時間を短くした好適なトレードオフ特性を有するIGBT素子を、n型バッファ層の両端部の電界集中を抑えた高い降伏電圧特性を有するものとして得ることができる。
【0033】
以上に述べたことを別の観点から説明すれば以下の通りである。
【0034】
前述したように、図1にも示すように、n型バッファ5層の上下両端部における電界の集中を抑えるべく、n型バッファ層5の上下両端部における曲率半径Rつまり中心軸C−Cからn型バッファ層5の長辺までの距離Ldを従来(図14、図15参照)よりも大きくしてある。このように本実施の形態では、中心軸C−Cからn型バッファ層5の長辺までの距離Ldを従来より大きくしたため、これに従ってn−型ベース層4の領域も大きくなる。しかし、上述のように、n−型ベース層4に環状の溝16を形成して、溝16の内側のn−型ベース層4の領域をキャリアの未蓄積領域としたので、距離Ldの増大に伴うキャリアの蓄積量を増加を抑えることができる。このようにして、中心軸C−Cからn型バッファ層の長辺までの距離の短い従来のIGBTと比べてもトレードオフ特性を悪化させることなく、降伏電圧特性の高いIGBTを得ることができる。
【0035】
また、より一層にIGBTの降伏電圧特性を高くするため、n型バッファ層5の上下両端部の曲率半径R、つまり中心軸C−Cからn型バッファ層5の長辺までの距離Ldをさらに大きくしてもよい。このように中心軸C−Cからn型バッファ層5の長辺までの距離Ldをさらに大きくした場合でも、溝16をさらに外側に形成してキャリアの未蓄積領域をより大きくすることで、トレードオフ特性を劣化させることなくさらに電界集中の抑えられた降伏電圧特性の高いIGBT素子を得ることができる。
【0036】
(第2の実施の形態)
図3は、本発明の第2の実施の形態としての横型IGBTの縦断面図を示す。
【0037】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0038】
即ち、第1の実施の形態では、図2に示すように、p型ドレイン層6の表面から内部に向けて形成した環状の溝16は埋め込み酸化膜3の表面まで達していたのに対し、本実施の形態では、図3にも示すように、n−型ベース層4の途中まで形成され、n−型ベース層4の下地層としての埋め込み酸化膜3の表面には達していない。
【0039】
このようにp型ドレイン層6の表面から内部へ向けて形成した環状の溝16が、n−型ベース層4の下地層としての埋め込み酸化膜3まで達していなくとも、溝16の内側にキャリアが移動及び蓄積することを抑えることができる。
【0040】
(第3の実施の形態)
図4は、本発明の第3の実施の形態としての横型IGBTの縦断面図を示す。
【0041】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0042】
即ち、第1の実施の形態では、図2に示すように、環状の溝16がp型ドレイン層6の表面から形成されているのに対し、本実施の形態では、図4にも示すように、環状の溝16が、p型ドレイン層6とn−型ベース層4との界面から形成されている。このような構造は、例えばp型ドレイン層6をエピタキシャル成長法により形成することで実現できる。
【0043】
このように環状の溝16がp型ドレイン層6の表面からでなく、p型ドレイン層6とn−型ベース層4との界面から形成されていても、ターンオン時に溝16の内側にキャリアが移動及び蓄積することを軽減できる。
【0044】
(第4の実施の形態)
図5は、本発明の第4の実施の形態としての横型IGBTの縦断面図を示す。
【0045】
図6は、図5に示す横型IGBTの一部を示す平面図である。
【0046】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0047】
即ち、第1の実施の形態では、図2に示すように、p型ドレイン層6の表面から環状の溝16形成したのに対し、本実施の形態では、次のようにして溝16を形成している。即ち、図5に示すように、p型ドレイン層6及びn型バッファ層5の占める領域を外側方向に縮めて小さくし、つまり図6に示すようにp型ドレイン層6及びn型バッファ層5を平面的に見て環状に形成してp型ドレイン層6及びn型バッファ層5の内側にn−型ベース層4の表面を露出させる。そして、露出させられたn−型ベース層4の表面から環状の溝16を形成する。
【0048】
別の言い方をすれば、第1の実施の形態では、環状の溝16の中の充填材18はp型ドレイン層6上のドレイン配線12と電気的に接続していたが、本実の施形態では、環状の溝16の中の充填材18は溝16上に形成した厚い酸化膜9aに接触し、ドレイン配線12とは電気的に分離されている。
【0049】
このように本実施の形態によれば、p型ドレイン層6の占める領域を小さくしたので素子のオン電圧を小さくさせることが可能となる。また、溝16の内部の充填材18をドレイン配線12と電気的に接続させないようにしたので充填材18がドレイン配線12電圧によって受ける影響を可及的に少なくすることができる。また、n−型ベース層4の内部に溝16を形成してキャリアの蓄積領域を小さくしたので、トレードオフ特性を劣化させることなく、降伏電圧特性を高くすることができる。
【0050】
(第5の実施の形態)
図7は、本発明の第5の実施の形態としての横型IGBTの縦断面図である。
【0051】
本実施の形態が上述の第4の実施の形態と異なる点は以下の点にある。
【0052】
即ち、第4の実施の形態では、図5に示すように、n−型ベース層4の表面から内部へ向けて形成した環状の溝16は、n−型ベース層4の下地層としての埋め込み酸化膜3の表面に達していた。これに対し、本実施の形態では、図7に示すように、環状の溝16はn−型ベース層4の表面からn−型ベース層4の途中まで形成され、n−型ベース層4の下地層としての埋め込み酸化膜3の表面には達していない。
【0053】
このようにn−型ベース層4の表面から内部へ向けて形成した環状の溝16が、n−型ベース層4の下地層としての埋め込み酸化膜3まで達していなくとも、溝16の内側にキャリアが入り込むのを軽減することができる。このようにしてキャリアの蓄積領域、つまり、キャリアの蓄積量を小さくし、トレードオフ特性を劣化させることなく、降伏電圧特性を高くすることができる。
【0054】
(第6の実施の形態)
図8は、本発明の第6の実施の形態としての横型IGBTを模式的に示す平面図、図9は、図8のB−B’線に沿った断面図、図10は、図8における溝の一部Fを拡大した平面図である。
【0055】
本実施の形態が上述の第1の実施の形態と異なる点は以下の点にある。
【0056】
即ち、第1の実施の形態では、図1に示すように、n−型ベース層4を内側と外側とに電気的に分離する分離溝16を環状に形成したのに対し、本実施の形態では、図8及び図10に示すように、特に図10に示すように、分離溝16をメッシュ状に形成した。つまり、縦方向の溝16(1)、16(2)、16(3)・・・と、横方向の溝16(1)’、16(2)’・・・とによりメッシュ状に溝を形成した。
【0057】
このように本実施の形態によれば、n−型ベース層4の内側に進入及び蓄積するのを防ぐ分離溝をメッシュ構造としたので、図9に示すように、例えば、縦方向の溝16(4)(図9参照)が破損したとしても残りの縦方向の溝16(3)等によってキャリアの蓄積を防ぐことができる。これにより、キャリア蓄積によるトレードオフ特性の劣化を確実に防ぎつつ、距離Ldを大きくして電界集中を抑えた降伏電圧特性の高いIGBTを得ることができる。
【0058】
なお、上述のように溝16をメッシュ状に形成したが、縦方向の溝16(1)、16(2)、16(3)・・・のみを形成するだけでも上述の効果を得ることができる。
【0059】
(第7の実施の形態)
図11は、本発明の第7の実施の形態としての横型IGBTの縦断面図である。
【0060】
上述のした第1〜6の実施の形態ではn−型ベース層4でのキャリアの蓄積量低減させるためにn−型ベース層4に溝を形成したのに対し、本実施の形態では、n−型ベース層4にキャリアキラーを注入等しキャリアのライフタイムを短く制御することによってキャリアの蓄積量を全体として低減させるようにした。つまり、図11に示すように、p型ドレイン層6の下方に斜線で示した部分のn−型ベース層4(1)のキャリア・ライフタイムを、n−型ベース層4(1)の外側のn−型ベース層4(2)のキャリア・ライフタイムよりも短く設定することでキャリアの蓄積量を全体として低減させた。これにより、n−型ベース層4(1)へ進入したキャリアは、このn−型ベース層4(1)に注入されたキャリアキラーによって蓄積が阻止されるため、キャリアの蓄積量は全体として低減される。n−型ベース層4(1)のキャリア・ライフタイムを短くする方法としては、金(Au)、白金(Pt)等の重金属を選択的に拡散する方法や、プロトンやヘリウムおよび電子線などの荷電粒子を選択的に照射する方法等がある。
【0061】
このように本実施の形態によれば、n−型ベース層4に、工程数の必要な溝をあえて形成せずともn−型ベース層4のキャリア・ライフタイムを制御するだけでキャリアの蓄積量を低減できるので、容易に、トレードオフ特性に優れた、高い降伏電圧特性を有する横型半導体装置を実現できる。
【0062】
(第8の実施の形態)
図12は、本発明の第8の実施の形態としての横型IGBTを模式的に示す平面図、図13は、図13のD−D’線に沿った断面図である。
【0063】
本実施の形態は、中心軸C−Cからn型バッファ層5の長辺までの距離Ldを小さくしつつも、n型バッファ層5の上下両端部の曲率半径Rを大きくして電界集中を抑えようとするものである。
【0064】
このために本実施の形態が採用した構造を、上述の第1〜7の実施の形態で採用した構造と比較しつつ以下に説明する。
【0065】
即ち、上述の第1〜7の実施の形態では、IGBT素子の構造として、例えば図1に示すように、p型ドレイン層6の周りをn+型ソース層8が囲むドレイン−ソース構造を採用していた。これに対し、本実施の形態のIGBT素子は、図13に示すように、p型ドレイン層6の内側に新たにn+型ソース層8Bを形成することによって、n+型ソース層8B周りのp型ドレイン層6をさらにn+型ソース層8が囲んだ、ソース−ドレイン−ソース構造を採用した。このようなソース−ドレイン−ソース構造の採用に伴い、図13に示すように、内部にn+型ソース層8を含むpベース層7、及び内部にn+型ソース層8Bを含むp型ベース層7Bに対応して2つのゲート電極10、10Bが形成される。そして、図12に示すように、これらのゲート電極10、10Bを電気的に接続するアルミニウム配線19が形成される。
【0066】
上述のようにnバッファ層5の内側にソース層8B等を形成したことにより、ソース層8B等を形成するのに要した領域の分だけ、図13に示すように、このnバッファ層5の位置は外側に移動させられる。nバッファ層5が外側に移動させられた結果、図12に示すように、nバッファ層5の上下両端の円弧部における曲率半径Rは大きくなる。つまり、上述の第1〜7の実施の形態のように中心軸C−Cからn型バッファ層5の長辺までの距離Ldを大きくしなくとも、nバッファ層5の上下両端の円弧部における曲率半径Rを大きくすることができる。
【0067】
以上のように、本実施の形態によれば、n型バッファ層5の内側にn+ソース領域8Bを形成してn型バッファ層5を外側に移動させ、これによりn型バッファ層5の両端円弧部の曲率半径Rを大きくしたので、中心軸C−Cからn型バッファ層5の長辺までの距離Ldを大きくさせずとも、エッジ部の電界集中を抑えた高い降伏電圧特性を有するIGBTを得ることができる。このとき、図13に示すように、距離Ldを小さくしてn型バッファ層5の下側におけるn−型ベース層4のキャリアの蓄積領域を狭めることで、さらにキャリアの蓄積量を全体として少なくすることができる。これにより、一層トレードオフ特性に優れたIGBT素子を得ることができる。
【0068】
【発明の効果】
本発明によれば、基板上の半導体層に形成した半導体素子における複数の主電極間に主電流を流したときに、この半導体層における主電流の経路領域以外の領域にキャリアが移動及び蓄積することを、溝等のキャリア蓄積阻止手段により軽減するようにしたので、トレードオフ特性及び降伏電圧特性の両方に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態としての横型IGBTを示す平面図である。
【図2】図1のA−A’線に沿った横型IGBTの断面を示す断面図である。
【図3】本発明の第2の実施の形態としての横型IGBTを示す断面図である。
【図4】本発明の第3の実施の形態としての横型IGBTを示す断面図である。
【図5】本発明の第4の実施の形態としての横型IGBTの断面図である。
【図6】図5の横型IGBTの一部を示す平面図である。
【図7】本発明の第5の実施の形態としての横型IGBTの断面図である。
【図8】本発明の第6の実施の形態としての横型IGBTを示す平面図である。
【図9】図8のB−B’線に沿った断面図である。
【図10】図8における溝の一部Fを拡大した平面図である。
【図11】本発明の第7の実施の形態としての横型IGBTの断面図である。
【図12】本発明の第8の実施の形態としての横型IGBTを示す平面図である。
【図13】図12のD−D’線に沿った断面図である。
【図14】従来の横型IGBTの平面図である。
【図15】図14のE−E’線に沿った断面図である。
【図16】従来の横型IGBTのトレードオフ特性の説明図である。
【符号の説明】
1 SOI基板
2 支持基板(半導体基板)
3 埋め込み酸化膜(絶縁層)
4 n−型ベース層(第1導電型ベース層)
5 n型バッファ層(第1導電型バッファ層)
6 p型ドレイン層(第2導電型ドレイン層)
7 p型ベース層(第2導電型ベース層)
8 n+型ソース層(第1導電型ソース層)
9 ゲート絶縁膜
10 ゲート電極
11 層間絶縁膜
12 ドレイン配線
13 ゲート配線
14 ソース配線
15(1)、15(2) コンタクトホール
16 溝
17 酸化膜
18 充填材
19 アルミニウム配線
Claims (17)
- 半導体基板上に形成された絶縁層によって誘電体分離された半導体層を有するSOI基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、
前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも1つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝が形成されていることを特徴とする横型半導体装置。 - 前記溝は、前記絶縁層の表面にまで達していることを特徴とする請求項1に記載の横型半導体装置。
- 半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、
前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、
前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、
前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層と離間して選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面領域に選択的に形成された第1導電型ソース層と、
前記第1導電型ベース層と前記第1導電型ソース層との間における前記第2導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、
前記第2導電型ベース層及び前記第1導電型ソース上に形成されたソース電極と、
前記第2導電型ドレイン層上に形成されたドレイン電極と、
前記ドレイン電極及び前記ソース電極間における主電流経路領域以外の前記第1導電型ベース層の一領域へ、前記第2導電型ドレイン層から供給されたキャリアが移動及び蓄積することを軽減する溝と、
を備えることを特徴とする横型半導体装置。 - 前記溝は、前記第1導電型ベース層の下地層としての前記絶縁層の表面まで達していることを特徴とする請求項3に記載の横型半導体装置。
- 前記溝は、複数形成されていることを特徴とする請求項3又は4に記載の横型半導体装置。
- 前記溝の内部には絶縁物が充填されていることを特徴とする請求項3乃至5のいずれかに記載の横型半導体装置。
- 前記溝の周壁には絶縁膜が形成され、前記溝の内部には充填材が充填されていることを特徴とする請求項3乃至6のいずれかに記載の横型半導体装置。
- 前記溝は、前記第2導電型ドレイン層の表面から形成されていることを特徴とする請求項3乃至7のいずれかに記載の横型半導体装置。
- 前記溝は、前記第2導電型ドレイン層と前記第1導電型バッファ層との界面から形成されていることを特徴とする請求項3乃至7のいずれかに記載の横型半導体装置。
- 前記第1導電型バッファ層は平面的に帯状に形成され且つその両端部のうちの少なくとも1つは曲線により形成されており、
前記第2導電型ドレイン層は前記第1導電型バッファ層内に平面的に帯状に形成されており、
前記第2導電型ベース層は、前記第1導電型バッファ層を外側から囲むようにして形成されており、
前記溝は、前記第2導電型ドレイン層内に平面的にほぼ環状に形成され、前記環状の溝の内側に前記キャリアが移動及び蓄積することを軽減する、
ことを特徴とする請求項3乃至9のいずれかに記載の横型半導体装置。 - 前記第1導電型バッファ層は平面的に帯状に形成され且つその両端部のうちの少なくとも1つは曲線により形成されており、
前記第2導電型ドレイン層は前記第1導電型バッファ層内に平面的に帯状に形成されており、
前記第2導電型ベース層は、前記第1導電型バッファ層を外側から囲むようにして形成されており、
前記溝は、前記第2導電型ドレイン層内に平面的にほぼメッシュ状に形成され、前記メッシュ状の溝の内側に前記キャリアが移動及び蓄積することを軽減する、
ことを特徴とする請求項3乃至9のいずれかに記載の横型半導体装置。 - 前記溝は、前記第2導電型ドレイン層を前記ソース電極が形成された側に残し、且つ、前記第2導電型ドレイン層とは分離された状態で、前記第1導電型ベース層あるいは前記第1導電型バッファ層の表面から形成されていることを特徴とする請求項3乃至7のいずれかに記載の横型半導体装置。
- 前記第1導電型ベース層の一部は平面的に帯状に形成されており、
前記第1導電型バッファ層は、前記第1導電型ベース層の一部を囲むようにして、平面的にほぼ環状に形成され、且つ、少なくとも一部分は曲線により形成されており、
前記第2導電型ドレイン層は前記第1導電型バッファ層内に平面的にほぼ環状に形成されており、
前記第2導電型ベース層は、前記第1導電型バッファ層を外側から囲むように形成されており、
前記溝は、前記第2導電型ドレイン層の内側における、前記第1導電型ベース層あるいは前記第1導電型バッファ層内に平面的にほぼ環状に形成され、前記環状の溝の内側に前記キャリアが移動及び蓄積することを軽減する、
ことを特徴とする請求項3乃至7、12のいずれかに記載の横型半導体装置。 - 半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、
前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、
前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、
前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層と離間して選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面領域に選択的に形成された第1導電型ソース層と、
前記第1導電型ベース層と前記第1導電型ソース層との間における前記第2導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、
前記第2導電型ベース層及び前記第1導電型ソース上に形成されたソース電極と、
前記第2導電型ドレイン層上に形成されたドレイン電極と、を備え、
前記第1導電型バッファ層と前記絶縁層との間における前記第1導電型ベース層のキャリアライフタイムは、前記第1導電型バッファ層と前記第2導電型ベース層との間における前記第1導電型ベース層のキャリアライフタイムより短いライフタイムに設定されていることを特徴とする横型半導体装置。 - 前記第1導電型バッファ層と前記絶縁層との間における前記第1導電型ベース層のキャリアライフタイムは、重金属拡散、プロトン照射、ヘリウム照射あるいは電子線照射によって短くされていることを特徴とする請求項14に記載の横型半導体装置。
- 半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗層としての第1導電型ベース層と、
前記第1導電型ベース層の表面領域に選択的に形成された、前記第1導電型ベース層よりも低い抵抗値を有する第1導電型バッファ層と、
前記第1導電型バッファ層の表面領域に選択的に形成された第2導電型ドレイン層と、
前記第1導電型ベース層の表面領域に、前記第1導電型バッファ層の両側において前記第1導電型バッファ層と離間して選択的に形成された第1及び第2の第2導電型ベース層と、
前記第1及び第2の第2導電型ベース層の表面領域に選択的に形成された第1及び第2の第1導電型ソース層と、
前記第1導電型ベース層と、前記第1及び第2の第1導電型ソース層との間における前記第1及び第2の第2導電型ベース層の上に、ゲート絶縁膜を介して形成された第1及び第2のゲート電極と、
前記第1及び第2のゲート電極を互いに電気的に接続するゲート接続電極と、
前記第1の第2導電型ベース層及び前記第1の第1導電型ソース上、並びに、前記第2の第2導電型ベース層及び前記第2の第1導電型ソース上に形成され、互いに共通の電極で構成された第1及び第2のソース電極と、
前記第2導電型ドレイン層上に形成されたドレイン電極と、
を備えることを特徴とする横型半導体装置。 - 前記第1の第2導電型ベース層は平面的に帯状に形成されており、
前記第2の第2導電型ベース層は、前記第1の第2導電型ベース層を外側から囲むようにして形成されており、
前記第1導電型バッファ層は、前記第1及び第2の第2導電型ベース層の間において、前記第1の第2導電型ベース層を囲むようにして、平面的にほぼ環状に形成され、且つ、少なくともその1部分は曲線により形成されており、
前記第2導電型ドレイン層は、前記第1導電型バッファ層内に平面的にほぼ環状に形成されている、
ことを特徴とする請求項16に記載の横型半導体装置。
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Cited By (1)
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CN106252400A (zh) * | 2016-09-20 | 2016-12-21 | 东南大学 | 一种厚膜soi‑ligbt器件及其抗闩锁能力的提高方法 |
-
2002
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN106252400A (zh) * | 2016-09-20 | 2016-12-21 | 东南大学 | 一种厚膜soi‑ligbt器件及其抗闩锁能力的提高方法 |
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