JP2007207862A - 半導体装置 - Google Patents

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Abstract

【課題】コレクタ・エミッタ電流特性を向上させ、下降時間を短縮し、更に寄生サイリスタのラッチアップ耐量を向上させた半導体装置を提供する。
【解決手段】 半導体装置が、第１導電型の半導体基板と、半導体基板に設けられた第２導電型の半導体領域と、半導体領域中に設けられた第１導電型のコレクタ層と、半導体領域中に、コレクタ層から間隔を隔ててコレクタ層を囲むように設けられた無端状の第１導電型のベース層と、ベース層中に設けられた第２導電型の第１エミッタ層とを備え、第１エミッタ層とコレクタ層との間のキャリアの移動を、ベース層に形成されるチャネル領域で制御する横型の単位半導体素子を含む。第１エミッタ層は、ベース層に沿って設けられた複数の単位エミッタ層からなる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、高耐圧の電力用半導体装置に関する。
図３０は、全体が１０００で表される、従来の横型ｎチャネルＩＧＢＴ（Insulated Gate Bipolar Transistor）の上面図である。また、図３１は、図３０をＸ−Ｘ方向に見た場合の断面図である。
図３１に示すように、ＩＧＢＴ１０００は、ｐ型基板１を含む。ｐ型基板１にはｎ−層２が設けられ、更にｎ−層２内にはｎ型バッファ層３が形成されている。また、ｎ型バッファ層３内には、ｐ型コレクタ層４が形成されている。
一方、ｎ−層２中には、ｐ型コレクタ層４から所定の距離を隔てて、ｐ型ベース層５が形成されている。ｐ型ベース層５内には、ｎ型エミッタ層（ｎ＋）６が、ｐ型ベース層５の周辺部より内側にｐ型ベース層５より浅く形成されている。また、ｐ型ベース層５内には、ｐ型エミッタ層（ｐ＋）７も形成されている。
ｎ型バッファ層３とｐ型ベース層５とに挟まれたｎ−層２の表面上には、フィールド酸化膜８が形成されている。また、エミッタ層６とｎ−層２との間の、ｐ型ベース層５に形成されるチャネル領域１５の上には、ゲート酸化膜９を介してゲート配線１０が設けられている。更に、フィールド酸化膜８等を覆うように保護膜１１が設けられている。
ゲート配線１０に電気的に接続されるように、ゲート電極１２が設けられている。また、ｎ型エミッタ層６、ｐ型エミッタ層７の双方に電気的に接続されるように、エミッタ電極１３が形成されている。更に、ｐ型コレクタ層４に電気的に接続されるように、コレクタ電極１４が形成されている。エミッタ電極１３およびコレクタ電極１４とゲート電極１２とは、互いに電気的に分離されている。
図３０に示すように、ＩＧＢＴ１０００は、中央にｐ型コレクタ層４があり、その周囲を、ｎ型バッファ層３、ｎ−層２、ｐ型ベース層５、ｎ型エミッタ層６、ｐ型エミッタ層７が順に囲む構造を有し、２つの半円部が直線部で結ばれた無端状となっている。なお、図３２では、理解しやすいように、フィールド酸化膜８、ゲート酸化膜９、ゲート配線１０、ゲート電極１２、保護膜１１、エミッタ電極１３、およびコレクタ電極１４は省略されている。
特許第３６４７８０２号公報
図３４は、ＩＧＢＴ１０００に一定のゲート・エミッタ間電圧（ＶＧＥ）を印加した状態で、コレクタ・エミッタ間電圧（ＶＣＥ）を印加した時の、コレクタ・エミッタ電流（ＩＣＥ）特性を示す。横軸にコレクタ・エミッタ間電圧（ＶＣＥ）、縦軸にコレクタ・エミッタ電流（ＩＣＥ）を示す。測定温度は室温である。
図３４から分かるように、ＶＣＥを次第に大きくした場合、ＶＣＥが６Ｖ近傍でＩＣＥは約０．２Ａとなり、このあたりから飽和傾向を示す。このため、ＶＣＥを大きくしてもＩＣＥが十分に大きくできないという問題があった。
また、ＶＣＥが０Ｖから６Ｖに至るまでの間においても、ＩＣＥは緩やかな勾配を示しており、オン抵抗（ＶＣＥ／ＩＣＥ）が高いという問題もあった。
図３５は、ＩＧＢＴ１０００のターンオフ波形を示したものである。横軸にターンオフ時間、縦軸にコレクタ・エミッタ間電圧（ＶＣＥ）またはコレクタ・エミッタ電流（ＩＣＥ）を示す。図３５中、（ＡＶ）はＶＣＥ値の変化、（ＡＩ）はＩＣＥ値の変化をそれぞれ示す。
図３５から分かるように、下降時間（ＩＣＥが最大値の９０％から１０％になるのに必要な時間）は１μｓを越える大きな値となっている。このように、ｐ型基板１上のｎ−層２にＩＧＢＴを形成した接合分離（ＪＩ）横型ＩＧＢＴ１０００は、スイッチングスピードが遅く、スイッチング損失が大きいという問題があった。
また、横型ＩＧＢＴ１０００では、インバータ回路における短絡時などにｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタがラッチアップしてＩＧＢＴ１０００の電流密度が大きくなり、破壊され易いという問題もあった。
本発明は、かかる問題点を解決するためになされたものであり、コレクタ・エミッタ電流特性を向上させ、下降時間を短縮し、更に寄生サイリスタのラッチアップ耐量を向上させた半導体装置の提供を目的とする。
本発明は、第１導電型の半導体基板と、半導体基板に設けられた第２導電型の半導体領域と、半導体領域中に設けられた第１導電型のコレクタ層と、半導体領域中に、コレクタ層から間隔を隔ててコレクタ層を囲むように設けられた無端状の第１導電型のベース層と、ベース層中に設けられた第２導電型の第１エミッタ層とを備え、第１エミッタ層とコレクタ層との間のキャリアの移動を、ベース層に形成されるチャネル領域で制御する横型の単位半導体素子を含み、第１エミッタ層が、ベース層に沿って設けられた複数の単位エミッタ層からなることを特徴とする半導体装置である。
本発明では、コレクタ・エミッタ電流特性が良好で、下降時間が短く、かつ寄生サイリスタのラッチアップ耐量が高い半導体装置を得ることができる。
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる横型ｎチャネルＩＧＢＴ（Insulated Gate Bipolar Transistor）の上面図である。また、図２は、図１をＡ−Ａ方向に見た場合の断面図、図３は、図１をＢ−Ｂ方向に見た場合の断面図である。
図１に示すように、ＩＧＢＴ１００では、複数の円形形状の単位ＩＧＢＴが並置されている（図１では、３つの単位ＩＧＢＴが並置されている）。各単位ＩＧＢＴでは、中央にｐ型コレクタ層４があり、その周囲に、ｎ型バッファ層３、ｎ−層２、およびｐ型ベース層５が、略同心円状に形成されている。ｐ型ベース層５の周囲には、複数の短冊状のｎ型エミッタ層（単位エミッタ層）６が、間隔を隔てて略同心円状に設けられており、ｎ−層２とｎ型エミッタ層６とに挟まれたｐ型ベース層５は、チャネル領域１５として機能する。なお、ｎ型エミッタ層６の間隔は、等間隔が好ましい。更に、ｎ型エミッタ層６の周囲には、ｐ型エミッタ層７が形成されている。
ここで、ｎ型エミッタ層６は、チャネル形成領域１５の周囲を不連続に囲むように形成されれば良く、例えば、台形形状や扇形形状であっても良い。
ＩＧＢＴ１００のＡ−Ａ方向に見た場合の断面構造においては、図２に示すように、ＩＧＢＴ１００はシリコン等のｐ型基板１を含む。ｐ型基板１には、ｎ−層２が設けられている。ｎ−層２内には、ｎ型バッファ層３が選択的に形成されている。また、ｎ型バッファ層３中には、ｐ型コレクタ層４が選択的に形成されている。
なお、バッファ層３を設けないことも可能である（以下の実施の形態においても同じ）。
一方、ｎ−層２中には、ｐ型コレクタ層４から所定の距離を隔てて、ｐ型ベース層５が選択的に形成されている。ｐ型ベース層５内には、ｎ型エミッタ層（ｎ＋）６が、ｐ型ベース層５の周辺部より内側に、ｐ型ベース層５より浅く、選択的に形成されている。また、ｐ型ベース層５内には、ｐ型エミッタ層（ｐ＋）７が形成されている。
ｎ型バッファ層３とｐ型ベース層５とに挟まれたｎ−層２の表面上には、例えばシリコン酸化膜等のフィールド酸化膜８が形成されている。また、エミッタ層６とｎ−層２との間の、ｐ型ベース層５に形成されるチャネル領域１５の上には、シリコン酸化膜等のゲート酸化膜９を介して、ゲート配線１０が設けられている。ゲート配線１０は、例えばポリシリコンからなる。更に、フィールド酸化膜８等を覆うように、例えばシリコン窒化膜等の保護膜１１が設けられている。
ゲート配線１０に電気的に接続されるように、ゲート電極１２が設けられている。ゲート電極１２は、例えばアルミニウムからなる。
また、ｎ型エミッタ層６、ｐ型エミッタ層７の双方に電気的に接続されるように、エミッタ電極１３が形成されている。更に、ｐ型コレクタ層４に電気的に接続されるように、コレクタ電極１４が形成されている。エミッタ電極１３、コレクタ電極１４は、例えばアルミニウムからなる。エミッタ電極１３、コレクタ電極１４、ゲート電極１２は、互いに電気的に分離されている。
ＩＧＢＴ１００のＢ−Ｂ方向に見た場合の断面構造においては、図３に示すように、ｐ型ベース層５の中にｎ型エミッタ層６は無く、ｐ型エミッタ層７がエミッタ電極１３の底面全体に接するように延在している。他の構造は、図２に示す断面図と同様である。
図４は、ＩＧＢＴ１００のエミッタ電極近傍の正孔（ホール）の動きを示す概略図である。図４中、図１と同一符号は、同一又は相当箇所を示す。ＩＧＢＴ１００では、短冊状のｎ型エミッタ層（単位エミッタ層）６が、チャネル形成領域１５の周囲を不連続に囲むように、所定の間隔を隔てて配置されている。かかる構造では、ターンオフ時や定常状態のオン時に、正孔は、ｎ型エミッタ層６直下よりも、不連続に配置されたｎ型エミッタ層６の間にあるｐ型エミッタ層７（又はその下方のｐ型ベース層５）を経由してエミッタ電極へ流れ易くなる。即ち、ｎ型エミッタ層６の直下に流れ込む正孔は、極めて少なくなる。
この結果、ｎ−層２／ｐ型ベース領域５／ｎ型エミッタ層６で形成される寄生ｎｐｎバイポーラトランジスタの動作が抑制され、最終的にｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタのラッチアップが防止できる。
このように、本実施の形態１にかかるＩＧＢＴ１００では、ＩＧＢＴ１００のターンオフ時や定常状態のオン時における寄生サイリスタのラッチアップ耐量を向上させることができる。
なお、ＩＧＢＴ１００のようにｐ型エミッタ層（ｐ＋）７を有する構造では、エミッタ電極がｐ型エミッタ層７と接するため、後述するＩＧＢＴ１５０のようにｐ型エミッタ層７が無く、エミッタ電極が直接ｐ型ベース層５に接する構造に比較して、エミッタコンタクト領域でのコンタクト抵抗が小さくなる。
このため、ターンオフ時や定常状態のオン時における正孔は、ｎ型エミッタ層６直下ではなく、ｎ型エミッタ層６の間にあるｐ型エミッタ層７（又はその下方のｐ型ベース層５）を経由してエミッタ電極に、より流れ易くなる。この結果、ｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタのラッチアップを効果よく防止できる。
図５は、全体が１５０で表される、本発明の実施の形態１にかかる他の横型ｎチャネルＩＧＢＴの上面図である。また、図６は、図５をＡ−Ａ方向に見た場合の断面図、図７は、図５をＢ−Ｂ方向に見た場合の断面図である。
図５〜７中、図１〜３と同一符号は、同一又は相当箇所を示す。
図５〜７から分かるように、ＩＧＢＴ１５０では、ＩＧＢＴ１００に比較してｐ型エミッタ７を設けない構造となっている。他の構造は、ＩＧＢＴ１００と同じである。
かかる構造においても、上述のＩＧＢＴ１００と同様に、ターンオフ時や定常状態のオン時における正孔は、ｎ型エミッタ層６直下ではなく、ｎ型エミッタ層６の間にあるｐ型ベース層５を経由してエミッタ電極に流れ易くなる。この結果、ｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタのラッチアップを防止できる。
なお、ＩＧＢＴ１５０では、ｐ型エミッタ層７を設けないため、ｐ型エミッタ層７を有するＩＧＢＴ１００に比較して、製造工程が簡素化される。
図８はＩＧＢＴ１００の部分上面図であり、図９はＩＧＢＴ１５０の部分上面図である。図１、５と同一符号は同一又は相当箇所を示す。
図８、９では、矩形形状のｎ型エミッタ層６が、ｎ−層２のエッジ部に沿って等間隔に配置されている。ｎ−層２のエッジ部方向（図８、９では上下方向）のｎ型エミッタ層６の幅をａ、隣接するｎ型エミッタ層６の間隔をｂと規定されている。
図８、９ではａ＞ｂとなっている。このように、ａ＞ｂの構造とすることにより、ａ＜ｂの構造より、ＩＧＢＴ１００、１５０のチャネル幅（ｎ−層２とｎ型エミッタ層６とに挟まれた領域の、ｎ−層２のエッジ部方向の長さ）を長くすることができる。これにより、ＩＧＢＴ１００、１５０のエミッタ・コレクタ電流（ＩＣＥ）特性を向上させることができ、ｎ−層２／ｐ型ベース領域５／ｎ型エミッタ層６で形成される寄生ｎｐｎバイポーラトランジスタの動作も抑制できる。そして、ｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタのラッチアップを防止できる。
なお、ＩＧＢＴ１００、１５０のように、ｐ型ベース層５を環状にすることにより、従来構造のＩＧＢＴ１０００のようにｐ型ベース層５を楕円形状とした場合に比べて、チャネル幅を長くできるため、エミッタ・コレクタ電流（ＩＣＥ）特性が向上する。ここでは、単位ＩＧＢＴは円形形状としたが、円形に近い楕円形や、円形に近い多角形であってもよい（以下の実施の形態においても同様）。
図１０は、全体が２００で表される、本実施の形態１にかかる他のＩＧＢＴの上面図である。隣り合った円形形状の単位ＩＧＢＴのｐ型エミッタ層７が部分的に重なる以外は、ＩＧＢＴ１００と同じ構造である。また、Ａ−Ａ方向に見た場合の断面図、Ｂ−Ｂ方向に見た場合の断面図も、それぞれ図２、３に示す断面図と同じである。
また、図１１は、全体が２５０で表される、本実施の形態１にかかる他のＩＧＢＴの上面図である。ＩＧＢＴ２５０は、ｐ型エミッタ層７を含まない以外は、ＩＧＢＴ２００と同じ構造であり、隣り合った円形形状の単位ＩＧＢＴのｐ型ベース層５が部分的に重なるようになっている。Ａ−Ａ方向に見た場合の断面図、Ｂ−Ｂ方向に見た場合の断面、それぞれ図６、７に示す断面図と同じである。
このように、ＩＧＢＴ２００、２５０においても、ＩＧＢＴ１００、１５０と同様に、エミッタ・コレクタ電流（ＩＣＥ）特性を向上させるとともに、寄生ｎｐｎバイポーラトランジスタの動作を抑え、ｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタのラッチアップを防止できる。
更に、図１２は、全体が３００で表される、本実施の形態１にかかる他のＩＧＢＴの上面図である。ＩＧＢＴ３００は、図３０に示す従来構造のＩＧＢＴ１０００に対して、ｎ型エミッタ層６を短冊状にし（単位エミッタ層）、チャネル形成領域１５の周囲を不連続に囲むように配置したものである。ｎ型ベース層６は、例えば、台形形状や扇形形状にしても良い。
ＩＧＢＴ３００において、Ａ−Ａ方向に見た場合の断面図、Ｂ−Ｂ方向に見た場合の断面図も、それぞれ図２、３に示す断面図と同じである。
また、図１３は、全体が３５０で表される、本実施の形態１にかかる他のＩＧＢＴの上面図である。ＩＧＢＴ３５０は、ＩＧＢＴ３５０は、ｐ型エミッタ層７を含まない以外は、ＩＧＢＴ３００と同じ構造である。ＩＧＢＴ３５０において、Ａ−Ａ方向に見た場合の断面図、Ｂ−Ｂ方向に見た場合の断面図も、それぞれ図６、７に示す断面図と同じである。
このように、従来構造のＩＧＢＴ１０００に対しても、本実施の形態１にかかるｎ型エミッタ６の構造を適用することにより、エミッタ・コレクタ電流（ＩＣＥ）特性を向上させ、寄生ｎｐｎバイポーラトランジスタの動作を抑えて、ｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタのラッチアップを防止できる。
実施の形態２．
図１４、１５は、全体が４００で表される、本発明の実施の形態２にかかるＩＧＢＴの断面図で、それぞれ図１のＡ−Ａ方向、Ｂ−Ｂ方向に見た場合の断面図に相当する。
ＩＧＢＴ４００は、ｐ型基板１とｎ−層２との間に、例えばシリコン酸化膜からなる埋め込み酸化膜２０が形成されたＳＯＩ構造（誘電体分離横型）となっている。他の構造は、ＩＧＢＴ１００（接合分離横型）と同じである（図２、３参照）。
図１６、１７は、全体が５００で表される、本発明の実施の形態２にかかる他のＩＧＢＴの断面図で、それぞれ図５のＡ−Ａ方向、Ｂ−Ｂ方向に見た場合の断面図に相当する。
ＩＧＢＴ５００は、ｐ型基板１とｎ−層２との間に、例えばシリコン酸化膜からなる埋め込み酸化膜２０が形成されたＳＯＩ構造となっている。他の構造は、ＩＧＢＴ１５０と同じである（図６、７参照）。即ち、ＩＧＢＴ５００は、ｐ型エミッタ層７を含まない以外は、ＩＧＢＴ４００と同じ構造である。
かかる構造では、上述のＩＧＢＴ１００、１５０と同様の効果を得られるとともに、ｎ−層２の導電型とは関係なく基板１の導電型を選択することができる。
なお、このような埋め込み酸化膜２０が形成されたＳＯＩ構造は、ＩＧＢＴ２００、２５０（図１０、１１）や、ＩＧＢＴ３００、３５０（図１２、１３）にも適用することができる。
実施の形態３．
図１８は、全体が６００で表される、本発明の実施の形態３にかかるＩＧＢＴの断面図であり、図１のＡ−Ａ方向と同じ方向に見た場合を示す。図１８中、図２と同一符号は、同一又は相当箇所を示す。
図１８に示すＩＧＢＴ６００では、エミッタ側に、ｐ型ベース層５より幅が狭く、かつｐ型ベース層５よりも深くｐ型基板１に到達しない深さのｐ−層３０が、ｐ型ベース層５の底面に接するように設けられている。他の構造は、図２のＩＧＢＴ１００と同じである。
図１９は、全体が７００で表される、本発明の実施の形態３にかかる他のＩＧＢＴの断面図であり、同じく図１のＡ−Ａ方向と同じ方向に見た場合を示す。ＩＧＢＴ７００は、ＩＧＢＴ６００の構造に対して、ｐ型基板１とｎ−層２との間に、例えばシリコン酸化膜からなる埋め込み酸化膜２０を形成して、ＳＯＩ構造（誘電体分離横型）としたものである。
ｐ型ベース層の底面に接するように設けたｐ型領域は、ｐ−でもｐでもｐ＋でも構わないが、ｐ＋（高電界）、ｐ、ｐ−（低電界）の順で、ｐ型ベース層の底面に接するように設けたｐ型領域底部が高電界となる。従って、ホール電流はｐ＋（高電界）の方が比較的流れ込み易くなり、ｐ型ベース層の底面に接するように設けたｐ型領域底部がｐ＋（高電界）の方が、より寄生サイリスタのラッチアップを防止でき、下降時間（ｔｆ）（ＩＧＢＴのＩＣＥが、最大値の９０％から１０％になるのに必要な時間）の短縮が可能となる。
このように、本実施の形態３にかかるＩＧＢＴ６００、７００では、寄生サイリスタのラッチアップを防止するとともに、下降時間（ｔｆ）が短縮でき、スイッチング速度を速くすることも可能となる。
実施の形態４．
図２０は、実施の形態１にかかるＩＧＢＴ３００を２つ組み合わせた、全体が８００で表されるＩＧＢＴの上面図である。ＩＧＢＴ８００では、隣接する２つのＩＧＢＴ３００に共通の接線（ｐ型エミッタ層７の外周の接線）と２つのＩＧＢＴとに挟まれた領域に、ｐ型エミッタ層１７を設け、ｐ型エミッタ層７、１７とエミッタ電極とが接触する面積（エミッタコンタクト領域の面積）を大きくしている。
かかる構造では、ｎ型エミッタ層６に比べて相対的にｐ型エミッタ層７、１７が広くなる。この結果、ｐ型エミッタ層７、１７とエミッタ電極との接触抵抗が低減でき、正孔は、ｎ型エミッタ層６の直下で停滞することなく、エミッタコンタクト領域に円滑に流れる。これは、間接的に、ｎ型エミッタ層６直下のｐ型ベース領域５のベース抵抗が低減されているためである。
これにより、ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生ｎｐｎバイポーラトランジスタ動作が抑制され、ｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタのラッチアップが防止できる。この結果、ＩＧＢＴ８００において、ターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量が向上する。
図２１は、全体が８１０で表される、本実施の形態にかかる他のＩＧＢＴの上面図である。ＩＧＢＴ８１０では、隣接する２つのＩＧＢＴ３００に共通の接線と２つのＩＧＢＴとに挟まれた領域に、ｐ型エミッタ層７から離れて扇形のｐ型エミッタ層２７が設けられている。
図２２は、全体が８２０で表される、本実施の形態にかかる他のＩＧＢＴの上面図である。ＩＧＢＴ８２０では、隣接する２つのＩＧＢＴ３００に共通の接線と２つのＩＧＢＴとに挟まれた領域に、ｐ型エミッタ層７から離れて矩形のｐ型エミッタ層３７が設けられている。
ＩＧＢＴ８１０、８２０でも、ＩＧＢＴ８００と同様に、ターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量を向上させることができる。
図２３、図２４、及び図２５は、本実施の形態にかかる他のＩＧＢＴ８５０、８６０、８７０の上面図である。こられは、ＩＧＢＴ８００、８１０、８２０の構造を、ｐ型エミッタ層７を含まないＩＧＢＴ３５０に適用したものである。
図２６、２７は、本実施の形態にかかる他のＩＧＢＴ９００、９１０の上面図である。
ＩＧＢＴ９００、９１０では、隣接する２つの単位ＩＧＢＴに共通の接線と２つのＩＧＢＴとに挟まれた領域や、隣りあう（接する場合と、一定の距離を隔てた場合の双方を含む）３つの単位ＩＧＢＴに挟まれた領域に、ｐ型エミッタ層１７、３７を設け、ｐ型エミッタ層とエミッタ電極とが接触する面積（エミッタコンタクト領域の面積）を大きくしている。
ＩＧＢＴ９００は、縦方向に並んだ３つの単位ＩＧＢＴのｐ型エミッタ層７の一部が重なった場合であり、ＩＧＢＴ９１０は、単位ＩＧＢＴが分離して配置された場合である。
図２８、２９は、本実施の形態にかかる他のＩＧＢＴ９５０、９６０の上面図である。ＩＧＢＴ９５０、９６０は、ＩＧＢＴ９００、９１０の構造を、単位ＩＧＢＴがｐ型エミッタ層７を含まない構造に適用したものであり、ｐ型ベース層５が外周を形成している。
このようなＩＧＢＴ９００、９１０、９５０、及び９６０においても、ｐ型エミッタ層７、１７、３７（又はｐ型ベース層５）とエミッタ電極配線が接触する面積が大きくなり、ターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量を向上させることができる。
なお、本実施の形態４で説明したｐ型エミッタ層１７、２７、および３７は、ＩＧＢＴに含まれるｐ型ベース層５やｐ型エミッタ層７に接続されるが、接続しない場合もありうる。
以上の説明では、横型ｎチャネルＩＧＢＴについて説明したが、本発明は、横型ＭＯＳＦＥＴ等のＭＯＳゲート構造を有する他の横型デバイスにも適用することができる。
本発明の実施の形態１にかかるＩＧＢＴの上面図である。 本発明の実施の形態１にかかるＩＧＢＴの断面図である。 本発明の実施の形態１にかかるＩＧＢＴの断面図である。 本実施の形態１にかかるＩＧＢＴのエミッタ電極近傍の正孔の動きを示す概略図である。 本発明の実施の形態１にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態１にかかる他のＩＧＢＴの断面図である。 本発明の実施の形態１にかかる他のＩＧＢＴの断面図である。 本発明の実施の形態１にかかるＩＧＢＴの部分上面図である。 本発明の実施の形態１にかかる他のＩＧＢＴの部位上面図である。 本発明の実施の形態１にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態１にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態１にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態１にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態２にかかるＩＧＢＴの断面図である。 本発明の実施の形態２にかかる他のＩＧＢＴの断面図である。 本発明の実施の形態２にかかる他のＩＧＢＴの断面図である。 本発明の実施の形態２にかかる他のＩＧＢＴの断面図である。 本発明の実施の形態３にかかるＩＧＢＴの断面図である。 本発明の実施の形態３にかかる他のＩＧＢＴの断面図である。 本発明の実施の形態４にかかるＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 本発明の実施の形態４にかかる他のＩＧＢＴの上面図である。 従来のＩＧＢＴの上面図である。 従来のＩＧＢＴの断面図である。 従来のＩＧＢＴの、コレクタ・エミッタ電圧（ＶＣＥ）とコレクタ・エミッタ電流（ＩＣＥ）との関係を示す。 従来のＩＧＢＴのターンオフ波形を示す。
符号の説明
１ ｐ型基板、２ ｎ−層、３ バッファ層、４ ｐ型コレクタ層、５ ｐ型ベース層、６ ｎ型エミッタ層、７ ｐ型エミッタ層、８ フィールド酸化膜、９ ゲート酸化膜、１０ ゲート配線、１１ 保護膜、１２ ゲート電極、１３ エミッタ電極、１４ コレクタ電極、１５ チャネル領域、１００ ＩＧＢＴ。

Claims (7)

  1. 第１導電型の半導体基板と、
    該半導体基板に設けられた第２導電型の半導体領域と、
    該半導体領域中に設けられた第１導電型のコレクタ層と、
    該半導体領域中に、該コレクタ層から間隔を隔てて該コレクタ層を囲むように設けられた無端状の第１導電型のベース層と、
    該ベース層中に設けられた第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の単位半導体素子を備え、
    該第１エミッタ層が、該ベース層に沿って設けられた複数の単位エミッタ層からなることを特徴とする半導体装置。
  2. 半導体基板と、
    該半導体基板に設けられた第２導電型の半導体領域と、
    該半導体基板と該半導体領域との間に設けられた絶縁膜と、
    該半導体領域中に設けられた第１導電型のコレクタ層と、
    該半導体領域中に、該コレクタ層から間隔を隔てて該コレクタ層を囲むように設けられた無端状の第１導電型のベース層と、
    該ベース層中に設けられた第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の単位半導体素子を備え、
    該第１エミッタ層が、該ベース層に沿って設けられた複数の単位エミッタ層からなることを特徴とする半導体装置。
  3. 上記第１エミッタ層が、略等間隔に配置された複数の矩形形状の単位エミッタ層からなり、該単位エミッタ層の幅ａが該単位エミッタ層の間隔ｂより大きいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 上記ベース層が、更に、上記第１エミッタ層を囲むように設けられた、第１導電型の第２エミッタ層を含むことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 上記半導体領域中に、上記ベース層の底面に接するように、第１導電型の領域を設けたことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 請求項１〜５のいずれかに記載の半導体素子を２以上含む半導体装置であって、
    隣接する２つの該半導体素子の外周と、これらの該半導体素子の外周に共通の接線とに囲まれた領域に、第１導電型の領域が設けられたことを特徴とする半導体装置。
  7. 請求項１〜５のいずれかに記載の半導体素子を３以上含む半導体装置であって、
    互いに隣りあう３つの該半導体素子の外周に囲まれた領域に、第１導電型の領域が設けられたことを特徴とする半導体装置。

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