JP5061538B2 - 半導体装置 - Google Patents
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Description
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、前記横型MOSトランジスタが、第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、前記第2導電型拡散領域が、前記ベース領域と同時形成されてなることを特徴としている。
また、上記半導体装置においては、前記横型MOSトランジスタが、第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなるように構成されている。
横型MOSトランジスタは一般的にESD(Electro Static Discharge)サージに対して弱い構造とされているが、上記半導体装置の横型MOSトランジスタにおいては、ドレイン領域を囲む付加第1導電型ウエル領域の濃度を適宜設定することによって、ESDサージ耐量を向上させることができる。
また、上記半導体装置は、前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなる半導体装置となっている。
これによって、上記半導体装置における横型MOSトランジスタとツェナーダイオードが、絶縁分離されることなく一体的に構成されるため、より小型の半導体装置とすることができる。
例えば請求項11に記載のように、以上に説明した各半導体装置において、前記第1導電型がN導電型であり、前記第2導電型がP導電型であるように構成した場合には、上記半導体装置の横型MOSトランジスタは、電子をキャリアとする高速のNチャネル横型MOSトランジスタとなる。尚、上記半導体装置における各部の導電型を全て逆転して、前記第1導電型がP導電型であり、前記第2導電型がN導電型であるように構成した場合には、上記半導体装置の横型MOSトランジスタは、ホールをキャリアとするPチャネル横型MOSトランジスタとなる。
以上に説明した各半導体装置における横型MOSトランジスタの構造も、請求項12に記載のように、前記半導体基板が、埋め込み酸化膜を有するSOI構造の半導体基板である場合に適用可能で、この場合には、絶縁分離が容易になる。
以上に説明した各半導体装置においては、請求項18に記載のように、前記容量素子の容量値が、前記横型MOSトランジスタにおけるゲート・ドレイン間の寄生容量値の1/2より大きいことが好ましい。これによって、容量素子の容量値が横型MOSトランジスタのゲート・ドレイン間の寄生容量値より十分に大きくなり、ツェナーダイオードと共にドレインとゲートの間に接続されている容量素子の回路への寄与が効果的に発揮されることとなる。
以上に説明した各半導体装置は、例えば請求項19に記載のように、前記半導体基板が、埋め込み酸化膜を有するSOI構造の半導体基板であり、前記横型MOSトランジスタおよび前記ツェナーダイオードが、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるように構成することができる。これによれば、横型MOSトランジスタの設計とツェナーダイオードの設計を独立して行うことができ、上記半導体装置の設計が容易となる。
LTa〜LTd 横型MOSトランジスタ
ZDa〜ZDd ツェナーダイオード
Ca〜Ce 容量素子
1 半導体層
3 埋め込み酸化膜
5 ドレイン領域
6 付加N導電型ウエル領域
7 ベース領域
7a 付加ベース領域
8 ソース領域
9 コンタクト領域
10 ゲート絶縁膜
10a,10b 絶縁膜
11,11c,11d ゲート電極
11a 第1ゲート電極
11b 第2ゲート電極
20〜25 P導電型拡散領域
t トレンチ
K1,K2 スイッチング回路
Claims (19)
- 半導体基板の表層部に、横型MOSトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
前記横型MOSトランジスタが、
第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、
前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、
前記第2導電型拡散領域が、前記ベース領域と同時形成されてなることを特徴とする半導体装置。 - 半導体基板の表層部に、横型MOSトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
前記横型MOSトランジスタが、
第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、
前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、
前記ソース領域の下部に接するように、前記ベース領域内に、第2導電型で当該ベース領域より高濃度の付加ベース領域が形成され、
前記第2導電型拡散領域が、前記付加ベース領域と同時形成されてなることを特徴とする半導体装置。 - 半導体基板の表層部に、横型MOSトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
前記横型MOSトランジスタが、
第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、
前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、
前記ソース領域に隣接して、前記ベース領域の表層部に、第2導電型で当該ベース領域より高濃度のコンタクト領域が形成され、
前記第2導電型拡散領域が、前記コンタクト領域と同時形成されてなることを特徴とする半導体装置。 - 半導体基板の表層部に、横型MOSトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
前記横型MOSトランジスタが、
第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、
前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、
基板面内において、
前記ソース領域、付加第1導電型ウエル領域、第2導電型拡散領域およびドレイン領域が、短冊形状に形成され、
前記第2導電型拡散領域および前記ドレイン領域が、同じ短冊幅Wを有してなり、
前記第2導電型拡散領域および前記ドレイン領域の短冊長さをそれぞれL1,L2として、L1/L2≦1/5に設定されてなり、
前記第2導電型拡散領域と前記ドレイン領域の短冊長さ方向が、それぞれ、前記ソース領域の短冊長さ方向と平行になるように、所定間隔を開けて並んで配置されてなることを特徴とする半導体装置。 - 前記第2導電型拡散領域が、前記短冊形状の付加第1導電型ウエル領域の端部に配置されてなることを特徴とする請求項4に記載半導体装置。
- 半導体基板の表層部に、横型MOSトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
前記横型MOSトランジスタが、
第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、
前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、
前記第2導電型拡散領域が、複数の領域に分割形成されてなることを特徴とする半導体装置。 - 前記複数の領域が、それぞれ異なる不純物濃度を有してなり、
前記複数の各領域に、それぞれ異なる容量値の前記容量素子が直列接続されてなることを特徴とする請求項6に記載の半導体装置。 - 半導体基板の表層部に、横型MOSトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
前記横型MOSトランジスタが、
第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
前記付加第1導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第2導電型拡散領域が形成され、
前記ツェナーダイオードが、前記第2導電型拡散領域と前記付加第1導電型ウエル領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、
前記ゲート電極が、前記第2導電型拡散領域の少なくとも一部を覆うように、一体形成されてなり、
前記容量素子が、前記ゲート電極と前記第2導電型拡散領域間の容量で構成されてなることを特徴とする半導体装置。 - 前記ゲート電極が、
前記ソース領域から前記半導体層に至る領域を覆う第1ゲート電極と、前記半導体層から前記付加第1導電型ウエル領域に至る領域を覆う第2ゲート電極とからなることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。 - 半導体基板の表層部に、横型MOSトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型MOSトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
前記横型MOSトランジスタが、
第1導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型で当該半導体層よりも高濃度の付加第1導電型ウエル領域と、前記付加第1導電型ウエル領域の表層部に形成された第1導電型で当該付加第1導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第1導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
前記付加第1導電型ウエル領域の表層部にトレンチが形成され、前記ドレイン領域から離間するように前記トレンチの側壁および底面周りに第2導電型拡散領域が形成され、
前記ツェナーダイオードが、前記付加第1導電型ウエル領域と前記第2導電型拡散領域の界面をPN接合面とするツェナーダイオードとして構成されてなり、
前記ゲート電極が、絶縁膜を介して、前記トレンチを埋め込むように一体形成されてなり、
前記容量素子が、前記ゲート電極と前記第2導電型拡散領域間の容量で構成されてなることを特徴とする半導体装置。 - 前記第1導電型が、N導電型であり、前記第2導電型が、P導電型であることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。
- 前記半導体基板が、埋め込み酸化膜を有するSOI構造の半導体基板であることを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。
- 前記容量素子が、前記半導体基板上に形成されたポリシリコン層間の容量で構成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記容量素子が、前記半導体基板上に形成された金属配線層間の容量で構成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記容量素子が、前記半導体基板上に形成されたポリシリコン層と金属配線層間の容量で構成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記容量素子が、前記半導体基板の表層部に形成された拡散層と半導体基板上に形成されたポリシリコン層または金属配線層間の容量で構成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記容量素子が、前記半導体基板に形成されたPN接合の接合容量で構成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記容量素子の容量値が、前記横型MOSトランジスタにおけるゲート・ドレイン間の寄生容量値の1/2より大きいことを特徴とする請求項1乃至17のいずれか一項に記載の半導体装置。
- 前記半導体基板が、埋め込み酸化膜を有するSOI構造の半導体基板であり、
前記横型MOSトランジスタおよび前記ツェナーダイオードが、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項1乃至18のいずれか一項に記載の半導体装置。
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