JPH07297394A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07297394A JPH07297394A JP8706194A JP8706194A JPH07297394A JP H07297394 A JPH07297394 A JP H07297394A JP 8706194 A JP8706194 A JP 8706194A JP 8706194 A JP8706194 A JP 8706194A JP H07297394 A JPH07297394 A JP H07297394A
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Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴで構成される回路の簡略化、お
よび動作速度向上を目的とする。 【構成】 ＭＯＳＦＥＴのドレイン１０３内、もしくは
ドレイン１０３上にドレインとは反対導電型のＮ+ 層１
０６を設け、このプロファイルを急俊にかつ濃度を高く
することによりドレイン１０３とトンネルダイオードを
形成し、出力電圧を双安定な２値出力を可能にすること
で、回路の簡略化を図ると同時に、動作速度の向上を図
る。
よび動作速度向上を目的とする。 【構成】 ＭＯＳＦＥＴのドレイン１０３内、もしくは
ドレイン１０３上にドレインとは反対導電型のＮ+ 層１
０６を設け、このプロファイルを急俊にかつ濃度を高く
することによりドレイン１０３とトンネルダイオードを
形成し、出力電圧を双安定な２値出力を可能にすること
で、回路の簡略化を図ると同時に、動作速度の向上を図
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高集積，高速動作可能な半導体装置に関する。
高集積，高速動作可能な半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置の構造を図４（Ｂ）
に、この半導体装置を用いたインバータの回路図を図４
（Ａ）に示す。図４（Ｂ）に示す半導体装置は、ＭＯＳ
ＦＥＴである。
に、この半導体装置を用いたインバータの回路図を図４
（Ａ）に示す。図４（Ｂ）に示す半導体装置は、ＭＯＳ
ＦＥＴである。
【０００３】このＭＯＳＦＥＴは、ドーパントとしてリ
ンが１０15〜１０17ｃｍ-3程度ドーピングされた基板３
０１の表面を、７００〜９００℃の温度で５０〜５００
オングストローム程度熱酸化して酸化膜３０５を成長す
る。この酸化膜３０５上にポリシリコンをＣＶＤ法によ
り成長して、８００〜１０００℃の温度でリン拡散を行
い、ポリシリコン３０５に導電性を持たせる。しかる後
に、フォトリソグラフィー技術によりフォトレジストを
パターニングした後、フォトレジストをマスクとしてＲ
ＩＥエッチングによりゲート３０４を加工する。この
後、イオン注入法によりゲート３０４をマスクにして、
ボロンを５０〜１００ＫｅＶのエネルギーで１０15〜１
０16ｃｍ-2程度注入し、ソース３０２，ドレイン３０３
を形成する。
ンが１０15〜１０17ｃｍ-3程度ドーピングされた基板３
０１の表面を、７００〜９００℃の温度で５０〜５００
オングストローム程度熱酸化して酸化膜３０５を成長す
る。この酸化膜３０５上にポリシリコンをＣＶＤ法によ
り成長して、８００〜１０００℃の温度でリン拡散を行
い、ポリシリコン３０５に導電性を持たせる。しかる後
に、フォトリソグラフィー技術によりフォトレジストを
パターニングした後、フォトレジストをマスクとしてＲ
ＩＥエッチングによりゲート３０４を加工する。この
後、イオン注入法によりゲート３０４をマスクにして、
ボロンを５０〜１００ＫｅＶのエネルギーで１０15〜１
０16ｃｍ-2程度注入し、ソース３０２，ドレイン３０３
を形成する。
【０００４】このＭＯＳＦＥＴとロード抵抗を用いて図
４（Ａ）のようなインバータ回路を構成した場合の出力
特性を図５に示す。なお図４（Ａ）において、３０６は
ＭＯＳＦＥＴを、３０７はロード抵抗を示す。このイン
バータ回路の出力電圧（Ｖout ）は、ＭＯＳＦＥＴの特
性と、ロード抵抗の特性との交点の電圧値として求めら
れ、図５より任意のゲート電圧に対して出力電圧は１つ
存在することがわかる。
４（Ａ）のようなインバータ回路を構成した場合の出力
特性を図５に示す。なお図４（Ａ）において、３０６は
ＭＯＳＦＥＴを、３０７はロード抵抗を示す。このイン
バータ回路の出力電圧（Ｖout ）は、ＭＯＳＦＥＴの特
性と、ロード抵抗の特性との交点の電圧値として求めら
れ、図５より任意のゲート電圧に対して出力電圧は１つ
存在することがわかる。
【０００５】
【発明が解決しようとする課題】従来の半導体装置で
は、１つの素子で出力電圧が１つしか存在しないため
に、複雑な論理を表現するためには多数の素子が必要
で、素子の集積化，演算速度に制限があった。例えば、
ＳＲＡＭの記憶素子を構成するのに、６個のＭＯＳＦＥ
Ｔを必要とする。
は、１つの素子で出力電圧が１つしか存在しないため
に、複雑な論理を表現するためには多数の素子が必要
で、素子の集積化，演算速度に制限があった。例えば、
ＳＲＡＭの記憶素子を構成するのに、６個のＭＯＳＦＥ
Ｔを必要とする。
【０００６】本発明の目的は、出力電圧の安定点が２つ
存在する半導体装置を提供することにある。
存在する半導体装置を提供することにある。
【０００７】本発明の他の目的は、このような半導体装
置の製造方法を提供することにある。
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、第１導電型か
らなる半導体基板表面に第１導電型とは反対導電型の第
１の不純物含有領域と第２の不純物含有領域を有し、第
１の不純物含有領域と第２の不純物含有領域との間の前
記半導体基板上に絶縁膜を有し、この絶縁膜上に導電体
からなる電極を有する半導体装置において、前記第２の
不純物含有領域内もしくは第２の不純物含有領域上に、
第１導電型からなる第３の不純物含有領域を有し、前記
第２の不純物含有領域と前記第３の不純物含有領域は高
濃度でそれぞれ縮退しており、前記第２の不純物含有領
域と前記第３の不純物含有領域の界面での不純物プロフ
ァイルが急俊に変化していることを特徴とする。
らなる半導体基板表面に第１導電型とは反対導電型の第
１の不純物含有領域と第２の不純物含有領域を有し、第
１の不純物含有領域と第２の不純物含有領域との間の前
記半導体基板上に絶縁膜を有し、この絶縁膜上に導電体
からなる電極を有する半導体装置において、前記第２の
不純物含有領域内もしくは第２の不純物含有領域上に、
第１導電型からなる第３の不純物含有領域を有し、前記
第２の不純物含有領域と前記第３の不純物含有領域は高
濃度でそれぞれ縮退しており、前記第２の不純物含有領
域と前記第３の不純物含有領域の界面での不純物プロフ
ァイルが急俊に変化していることを特徴とする。
【０００９】本発明の半導体装置の製造方法は、第１導
電型からなる半導体基板表面に、第１導電型とは反対導
電型の第１の不純物含有領域と第２の不純物含有領域を
形成する工程と、前記第１の不純物含有領域と前記第２
の不純物含有領域との間の前記半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に導電体からなる電極を
形成する工程と、前記第２の不純物含有領域内もしくは
第２の不純物含有領域上に、第１導電型からなる第３の
不純物含有領域を形成し、このとき、前記第２の不純物
含有領域と前記第３の不純物含有領域は高濃度でそれぞ
れ縮退しており、前記第２の不純物含有領域と前記第３
の不純物含有領域の界面での不純物プロファイルを急俊
に変化せしめる工程と、を含むことを特徴とする。
電型からなる半導体基板表面に、第１導電型とは反対導
電型の第１の不純物含有領域と第２の不純物含有領域を
形成する工程と、前記第１の不純物含有領域と前記第２
の不純物含有領域との間の前記半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に導電体からなる電極を
形成する工程と、前記第２の不純物含有領域内もしくは
第２の不純物含有領域上に、第１導電型からなる第３の
不純物含有領域を形成し、このとき、前記第２の不純物
含有領域と前記第３の不純物含有領域は高濃度でそれぞ
れ縮退しており、前記第２の不純物含有領域と前記第３
の不純物含有領域の界面での不純物プロファイルを急俊
に変化せしめる工程と、を含むことを特徴とする。
【００１０】
【作用】本発明の半導体装置は、回路的にはＭＯＳＦＥ
Ｔとトンネルダイオードが直列に接続されたものと等価
である。このような半導体装置の出力電圧は、ＭＯＳＦ
ＥＴの出力特性とトンネルダイオードの出力特性の交点
の電圧値として求められる。したがって、入力電圧を変
えることにより、異なる電圧を出力するので、出力電圧
は双安定な２値出力が可能となる。
Ｔとトンネルダイオードが直列に接続されたものと等価
である。このような半導体装置の出力電圧は、ＭＯＳＦ
ＥＴの出力特性とトンネルダイオードの出力特性の交点
の電圧値として求められる。したがって、入力電圧を変
えることにより、異なる電圧を出力するので、出力電圧
は双安定な２値出力が可能となる。
【００１１】
【実施例】本発明の半導体装置の実施例について図面を
参照して説明する。
参照して説明する。
【００１２】（第１の実施例）本発明の半導体装置の第
１の実施例について説明する。本実施例の半導体装置の
断面構造図を図１（Ｂ）に示す。図１（Ｂ）において、
不純物濃度が１０15〜１０17ｃｍ-3程度の濃度のリンを
ドーピングした基板１０１の表面部を、７００〜９００
℃の温度で５０〜５００オングストローム程度熱酸化し
て酸化膜１０５を成長する。この後、酸化膜１０５上に
ポリシリコンをＣＶＤ法により成長し、８００〜１００
０℃の温度でリン拡散を行い、ポリシリコンに導電性を
持たせる。しかる後に、フォトリソグラフィー技術によ
りフォトレジストパターニングした後、フォトレジスト
をマスクにしてＲＩＥエッチングを行いゲート１０４を
形成する。この後、イオン注入法によりゲート１０４を
マスクにして、ボロンを５０〜１００ＫｅＶのエネルギ
ーで１０15〜１０16ｃｍ-2程度注入し、ソース１０２，
ドレイン１０３を形成する。この後、フォトレジストを
塗布してからフォトリソグラフィー技術によりドレイン
１０３の一部にウィンドウを開口し、このフォトレジス
トをマスクにして、既に注入済みのボロンよりも基板表
面部での砒素濃度が十分高くなるように、砒素を１０〜
５０ＫｅＶのエネルギーで１０15〜１０16ｃｍ-2程度注
入し、ドレイン１０３内にＮ+ 層１０６を形成する。こ
の後、タングステン−ハロゲンランプを用いて９００〜
１２００℃の温度で数秒間光照射を行い、ソース１０
２，ドレイン１０３，Ｎ+ 層１０６中のドーパントを活
性化する。
１の実施例について説明する。本実施例の半導体装置の
断面構造図を図１（Ｂ）に示す。図１（Ｂ）において、
不純物濃度が１０15〜１０17ｃｍ-3程度の濃度のリンを
ドーピングした基板１０１の表面部を、７００〜９００
℃の温度で５０〜５００オングストローム程度熱酸化し
て酸化膜１０５を成長する。この後、酸化膜１０５上に
ポリシリコンをＣＶＤ法により成長し、８００〜１００
０℃の温度でリン拡散を行い、ポリシリコンに導電性を
持たせる。しかる後に、フォトリソグラフィー技術によ
りフォトレジストパターニングした後、フォトレジスト
をマスクにしてＲＩＥエッチングを行いゲート１０４を
形成する。この後、イオン注入法によりゲート１０４を
マスクにして、ボロンを５０〜１００ＫｅＶのエネルギ
ーで１０15〜１０16ｃｍ-2程度注入し、ソース１０２，
ドレイン１０３を形成する。この後、フォトレジストを
塗布してからフォトリソグラフィー技術によりドレイン
１０３の一部にウィンドウを開口し、このフォトレジス
トをマスクにして、既に注入済みのボロンよりも基板表
面部での砒素濃度が十分高くなるように、砒素を１０〜
５０ＫｅＶのエネルギーで１０15〜１０16ｃｍ-2程度注
入し、ドレイン１０３内にＮ+ 層１０６を形成する。こ
の後、タングステン−ハロゲンランプを用いて９００〜
１２００℃の温度で数秒間光照射を行い、ソース１０
２，ドレイン１０３，Ｎ+ 層１０６中のドーパントを活
性化する。
【００１３】以上のプロセスにより形成された半導体装
置の等価回路図を図１（Ａ）に示す。この半導体装置は
回路的にはＭＯＳＦＥＴ１０７とダイオード１０８が直
列に接続されたものと等価である。またＮ+ 層１０６と
ドレイン１０３の接合は非常に浅く急俊なプロファイル
を持つため、ダイオードはトンネルダイオードとなって
いる。
置の等価回路図を図１（Ａ）に示す。この半導体装置は
回路的にはＭＯＳＦＥＴ１０７とダイオード１０８が直
列に接続されたものと等価である。またＮ+ 層１０６と
ドレイン１０３の接合は非常に浅く急俊なプロファイル
を持つため、ダイオードはトンネルダイオードとなって
いる。
【００１４】図１（Ａ）の回路の特性を図２に示す。図
１（Ａ）における出力電圧（Ｖout）は、図２において
トンネルダイオードとＭＯＳＦＥＴの特性の交点の電圧
値として求められる。今、入力電圧（Ｖin）をＶin＝Ｖ
i1とすると、図２から出力電圧はＶo1が得られる。次に
Ｖinを増加させＶin＝Ｖi2とした時を考える。交点は２
つ存在するが、今の場合出力電圧はＶout ＝Ｖo2L とな
る。さらに入力電圧を増加させＶin＝Ｖi3とすると出力
電圧はＶo3となるが、この状態で入力電圧を下げてＶin
＝Ｖi2とすると出力電圧はＶo2H となり、Ｖin＝Ｖi1か
らＶin＝Ｖin2へ入力電圧を増加させたときと異なる電
圧を出力する。
１（Ａ）における出力電圧（Ｖout）は、図２において
トンネルダイオードとＭＯＳＦＥＴの特性の交点の電圧
値として求められる。今、入力電圧（Ｖin）をＶin＝Ｖ
i1とすると、図２から出力電圧はＶo1が得られる。次に
Ｖinを増加させＶin＝Ｖi2とした時を考える。交点は２
つ存在するが、今の場合出力電圧はＶout ＝Ｖo2L とな
る。さらに入力電圧を増加させＶin＝Ｖi3とすると出力
電圧はＶo3となるが、この状態で入力電圧を下げてＶin
＝Ｖi2とすると出力電圧はＶo2H となり、Ｖin＝Ｖi1か
らＶin＝Ｖin2へ入力電圧を増加させたときと異なる電
圧を出力する。
【００１５】（第２の実施例）次に本発明の半導体装置
の第２の実施例について説明する。本実施例の半導体装
置の断面構造図は図１（Ｂ）と同様である。第１の実施
例と同様なプロセスで、ソース，ドレイン形成まで行
い、窒素雰囲気中で８００〜１０００℃、１０分〜１時
間アニールを行ってソース１０２，ドレイン１０３中の
イオンの活性化を行った後、ＣＶＤ法により酸化膜を全
面に１０００〜３０００オングストローム成長してか
ら、フォトレジストを塗布しフォトリソグラフィー技術
によりドレイン１０３の一部にウィンドウを開口する。
この後、弗酸でウィンドウ内の酸化膜を除去し基板表面
部を露出した後、フォトレジストを剥離後、このウィン
ドウ内にのみポリシリコンを１０００〜２０００オング
ストローム程度選択成長する。砒素を１０〜１５ＫｅＶ
のエネルギーで１０15〜１０16ｃｍ-2程度注入した後、
タングステン−ハロゲンランプを用いて９００〜１２０
０℃の温度で数秒間光照射を行い、砒素を基板内へ拡散
する。砒素の拡散濃度はバルクのシリコンよりもポリシ
リコンのグレイン境界の方が早いため、ポリシリコン中
に注入された砒素イオンはアニール中に速やかに基板表
面に達し、基板表面からゆっくりと基板内へ拡散してい
く。しかしながらアニール時間は数秒間と短いため、砒
素の基板内への拡散は小さく、この結果、基板表面部に
高濃度で浅い接合が形成されることとなる。
の第２の実施例について説明する。本実施例の半導体装
置の断面構造図は図１（Ｂ）と同様である。第１の実施
例と同様なプロセスで、ソース，ドレイン形成まで行
い、窒素雰囲気中で８００〜１０００℃、１０分〜１時
間アニールを行ってソース１０２，ドレイン１０３中の
イオンの活性化を行った後、ＣＶＤ法により酸化膜を全
面に１０００〜３０００オングストローム成長してか
ら、フォトレジストを塗布しフォトリソグラフィー技術
によりドレイン１０３の一部にウィンドウを開口する。
この後、弗酸でウィンドウ内の酸化膜を除去し基板表面
部を露出した後、フォトレジストを剥離後、このウィン
ドウ内にのみポリシリコンを１０００〜２０００オング
ストローム程度選択成長する。砒素を１０〜１５ＫｅＶ
のエネルギーで１０15〜１０16ｃｍ-2程度注入した後、
タングステン−ハロゲンランプを用いて９００〜１２０
０℃の温度で数秒間光照射を行い、砒素を基板内へ拡散
する。砒素の拡散濃度はバルクのシリコンよりもポリシ
リコンのグレイン境界の方が早いため、ポリシリコン中
に注入された砒素イオンはアニール中に速やかに基板表
面に達し、基板表面からゆっくりと基板内へ拡散してい
く。しかしながらアニール時間は数秒間と短いため、砒
素の基板内への拡散は小さく、この結果、基板表面部に
高濃度で浅い接合が形成されることとなる。
【００１６】以上のプロセスにより形成された半導体装
置の等価回路およびその回路動作は第１の実施例と同様
である。
置の等価回路およびその回路動作は第１の実施例と同様
である。
【００１７】（第３の実施例）次に本発明の半導体装置
の第３の実施例について説明する。本実施例の半導体装
置の断面構造図は図１（Ｂ）と同様である。第１の実施
例と同様なプロセスで、ソース，ドレイン形成まで行
い、窒素雰囲気中で８００〜１０００℃，１０分〜１時
間アニールを行ってソース１０２，ドレイン１０３中の
イオンの活性化を行った後、リンや砒素を含んだＳＯＧ
膜を塗布、もしくはリンや砒素を含んだ酸化膜をＣＶＤ
法により成長する。この後、フォトレジストを塗布しフ
ォトリソグラフィー技術によりドレイン１０３の一部の
みフォトレジストを残し、弗酸でＳＯＧもしくは酸化膜
をエッチングすることにより、ドレイン１０３の一部の
みＳＯＧもしくは酸化膜を残す。しかる後に、タングス
テン−ハロゲンランプを用いて９００〜１２００℃の温
度で数秒間光照射を行い、リンや砒素を基板内へ拡散
し、浅い接合を形成する。
の第３の実施例について説明する。本実施例の半導体装
置の断面構造図は図１（Ｂ）と同様である。第１の実施
例と同様なプロセスで、ソース，ドレイン形成まで行
い、窒素雰囲気中で８００〜１０００℃，１０分〜１時
間アニールを行ってソース１０２，ドレイン１０３中の
イオンの活性化を行った後、リンや砒素を含んだＳＯＧ
膜を塗布、もしくはリンや砒素を含んだ酸化膜をＣＶＤ
法により成長する。この後、フォトレジストを塗布しフ
ォトリソグラフィー技術によりドレイン１０３の一部の
みフォトレジストを残し、弗酸でＳＯＧもしくは酸化膜
をエッチングすることにより、ドレイン１０３の一部の
みＳＯＧもしくは酸化膜を残す。しかる後に、タングス
テン−ハロゲンランプを用いて９００〜１２００℃の温
度で数秒間光照射を行い、リンや砒素を基板内へ拡散
し、浅い接合を形成する。
【００１８】以上のプロセスにより形成された半導体装
置の等価回路およびその回路動作は第１の実施例と同様
である。
置の等価回路およびその回路動作は第１の実施例と同様
である。
【００１９】（第４の実施例）次に本発明の半導体装置
の第４の実施例について説明する。本実施例の断面構造
図を図３に示す。第１の実施例と同様に、不純物濃度が
１０15〜１０17ｃｍ-3程度の濃度のリンをドーピングし
た基板２０１の表面部を、７００〜９００℃の温度で５
０〜５００オングストローム程度熱酸化して酸化膜２０
５を成長する。この後、酸化膜２０５上にポリシリコン
をＣＶＤ法により成長し、８００〜１０００℃の温度で
リン拡散を行い、ポリシリコンに導電性を持たせる。し
かる後に、フォトリソグラフィー技術によりフォトレジ
ストパターニングした後、フォトレジストをマスクにし
てＲＩＥエッチングを行いゲート２０４を形成する。こ
の後、イオン注入法によりゲート２０４をマスクにし
て、ボロンを５０〜１００ＫｅＶのエネルギーで１０15
〜１０16ｃｍ-2程度注入し、ソース２０２，ドレイン２
０３を形成する。この後、ＣＶＤ法により酸化膜を全面
に１０００〜３０００オングストローム成長してから、
フォトレジストを塗布しフォトリソグラフィー技術によ
りドレイン２０３の一部にウィンドウを開口する。この
後、弗酸でウィンドウ内の酸化膜を除去し基板表面部を
露出した後、フォトレジストを剥離後、このウィンドウ
内にのみ砒素またはリンを１０19〜１０21ｃｍ-3程度含
んだシリコンまたはシリコン−ゲルマニウム混晶を選択
的に成長する。
の第４の実施例について説明する。本実施例の断面構造
図を図３に示す。第１の実施例と同様に、不純物濃度が
１０15〜１０17ｃｍ-3程度の濃度のリンをドーピングし
た基板２０１の表面部を、７００〜９００℃の温度で５
０〜５００オングストローム程度熱酸化して酸化膜２０
５を成長する。この後、酸化膜２０５上にポリシリコン
をＣＶＤ法により成長し、８００〜１０００℃の温度で
リン拡散を行い、ポリシリコンに導電性を持たせる。し
かる後に、フォトリソグラフィー技術によりフォトレジ
ストパターニングした後、フォトレジストをマスクにし
てＲＩＥエッチングを行いゲート２０４を形成する。こ
の後、イオン注入法によりゲート２０４をマスクにし
て、ボロンを５０〜１００ＫｅＶのエネルギーで１０15
〜１０16ｃｍ-2程度注入し、ソース２０２，ドレイン２
０３を形成する。この後、ＣＶＤ法により酸化膜を全面
に１０００〜３０００オングストローム成長してから、
フォトレジストを塗布しフォトリソグラフィー技術によ
りドレイン２０３の一部にウィンドウを開口する。この
後、弗酸でウィンドウ内の酸化膜を除去し基板表面部を
露出した後、フォトレジストを剥離後、このウィンドウ
内にのみ砒素またはリンを１０19〜１０21ｃｍ-3程度含
んだシリコンまたはシリコン−ゲルマニウム混晶を選択
的に成長する。
【００２０】以上のプロセスにより形成された半導体装
置の等価回路およびその回路動作は第１の実施例と同様
である。
置の等価回路およびその回路動作は第１の実施例と同様
である。
【００２１】以上の４つの実施例においてはＭＯＳＦＥ
Ｔのチャネルの導電型としてＰ型を考えたが、Ｎ型にお
いても以上の議論は明らかに成り立つ。また、ゲート電
極として、ボロン，砒素，などを含んだシリコン、アル
ミ、高融点金属シリサイドなどでも可能である。
Ｔのチャネルの導電型としてＰ型を考えたが、Ｎ型にお
いても以上の議論は明らかに成り立つ。また、ゲート電
極として、ボロン，砒素，などを含んだシリコン、アル
ミ、高融点金属シリサイドなどでも可能である。
【００２２】また以上の実施例ではゲート絶縁膜として
シリコン酸化膜を用いているが、シリコン窒化膜でも可
能であり、シリコン酸化膜／シリコン窒化膜／シリコン
酸化膜やシリコン窒化膜／シリコン酸化膜などの多層膜
でも可能である。
シリコン酸化膜を用いているが、シリコン窒化膜でも可
能であり、シリコン酸化膜／シリコン窒化膜／シリコン
酸化膜やシリコン窒化膜／シリコン酸化膜などの多層膜
でも可能である。
【００２３】
【発明の効果】以上説明したように本発明の半導体装置
では出力電圧の安定点が２つ存在するため、論理回路に
応用した場合、多値論理出力が可能となり論理回路の素
子数の削減が可能となる。この結果高集積化が可能とな
ると共に、従来素子間を接続していた配線が不要となる
ため、動作速度の向上も図ることができる。また従来６
つのトランジスタで構成していたＳＲＡＭの記憶素子
も、本半導体装置の１素子で構成することが可能であ
る。
では出力電圧の安定点が２つ存在するため、論理回路に
応用した場合、多値論理出力が可能となり論理回路の素
子数の削減が可能となる。この結果高集積化が可能とな
ると共に、従来素子間を接続していた配線が不要となる
ため、動作速度の向上も図ることができる。また従来６
つのトランジスタで構成していたＳＲＡＭの記憶素子
も、本半導体装置の１素子で構成することが可能であ
る。
【図１】第１，第２，第３の実施例を示す図であり、
（Ａ）は等価回路図、（Ｂ）は半導体装置の断面構造図
である。
（Ａ）は等価回路図、（Ｂ）は半導体装置の断面構造図
である。
【図２】図１（Ａ）の回路の出力特性を示す図である。
【図３】第４の実施例の半導体装置の断面構造図であ
る。
る。
【図４】従来の半導体装置を示す図であり、（Ａ）は従
来の半導体装置を用いたインバータ回路を示す図であ
り、（Ｂ）は従来の半導体装置の断面構造図である。
来の半導体装置を用いたインバータ回路を示す図であ
り、（Ｂ）は従来の半導体装置の断面構造図である。
【図５】図４（Ａ）の回路の出力特性を示す図である。
１０１，２０１，３０１ 基板 １０２，２０２，３０２ ソース １０３，２０３，３０３ ドレイン １０４，２０４，３０４ ゲート １０５，２０５，３０５ 酸化膜 １０６，２０６ Ｎ+ 層 １０７ ＭＯＳＦＥＴ １０８ ダイオード
Claims (3)
- 【請求項１】ＭＯＳＦＥＴのドレイン領域内もしくはド
レイン領域上に、ドレインとは反対導電型の不純物含有
領域を備え、前記ドレイン領域と前記不純物含有領域と
の接合が、トンネルダイオードを構成していることを特
徴とする半導体装置。 - 【請求項２】第１導電型からなる半導体基板表面に第１
導電型とは反対導電型の第１の不純物含有領域と第２の
不純物含有領域を有し、第１の不純物含有領域と第２の
不純物含有領域との間の前記半導体基板上に絶縁膜を有
し、この絶縁膜上に導電体からなる電極を有する半導体
装置において、 前記第２の不純物含有領域内もしくは第２の不純物含有
領域上に、第１導電型からなる第３の不純物含有領域を
有し、前記第２の不純物含有領域と前記第３の不純物含
有領域は高濃度でそれぞれ縮退しており、前記第２の不
純物含有領域と前記第３の不純物含有領域の界面での不
純物プロファイルが急俊に変化していることを特徴とす
る半導体装置。 - 【請求項３】第１導電型からなる半導体基板表面に、第
１導電型とは反対導電型の第１の不純物含有領域と第２
の不純物含有領域を形成する工程と、 前記第１の不純物含有領域と前記第２の不純物含有領域
との間の前記半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に導電体からなる電極を形成する工程と、 前記第２の不純物含有領域内もしくは第２の不純物含有
領域上に、第１導電型からなる第３の不純物含有領域を
形成し、このとき、前記第２の不純物含有領域と前記第
３の不純物含有領域は高濃度でそれぞれ縮退しており、
前記第２の不純物含有領域と前記第３の不純物含有領域
の界面での不純物プロファイルを急俊に変化せしめる工
程と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8706194A JPH07297394A (ja) | 1994-04-26 | 1994-04-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8706194A JPH07297394A (ja) | 1994-04-26 | 1994-04-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297394A true JPH07297394A (ja) | 1995-11-10 |
Family
ID=13904430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8706194A Pending JPH07297394A (ja) | 1994-04-26 | 1994-04-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297394A (ja) |
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1994
- 1994-04-26 JP JP8706194A patent/JPH07297394A/ja active Pending
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