JPS60261177A - 化合物半導体電界効果トランジスタ - Google Patents
化合物半導体電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
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- H01L29/432—Heterojunction gate for field effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はショットキ障壁を用いた化合物゛1′1体型界
効果トランジスタに関するものである1゜〔発明の背景
〕 従来のショクi・キ接合を用いた電界動床1〜ランジス
タはショッ1〜キ電極として金属を用いていた。
効果トランジスタに関するものである1゜〔発明の背景
〕 従来のショクi・キ接合を用いた電界動床1〜ランジス
タはショッ1〜キ電極として金属を用いていた。
すなわち、半導体と金属を接触させると整流性ができる
。半導体と金属との界面に障壁(バリア)が生じ、その
大きさは半導体と金属とで固有の値を持つ。
。半導体と金属との界面に障壁(バリア)が生じ、その
大きさは半導体と金属とで固有の値を持つ。
所で、ショットキ接合を用いた電界効果トランジスタは
第1図に示すようにソース・ドレインのオーミック電極
(5,6)およびショットキ接合を形成するグー1〜電
極4からなる。電界効果トランジスタはソース5.ゲー
ト4間に電流が流れると動作しなくなる。電界効果トラ
ンジスタの性能向上の°つにゲート電極に電流を流さな
いようにする事である。従来の金属をゲート電極に用い
ると、バリアの高さは余り犬きくとれず、大きい電圧(
IIチャンネルに対し正の電圧、Pチャンネルに対し負
の電圧)が印加できないという欠点があった。
第1図に示すようにソース・ドレインのオーミック電極
(5,6)およびショットキ接合を形成するグー1〜電
極4からなる。電界効果トランジスタはソース5.ゲー
ト4間に電流が流れると動作しなくなる。電界効果トラ
ンジスタの性能向上の°つにゲート電極に電流を流さな
いようにする事である。従来の金属をゲート電極に用い
ると、バリアの高さは余り犬きくとれず、大きい電圧(
IIチャンネルに対し正の電圧、Pチャンネルに対し負
の電圧)が印加できないという欠点があった。
この欠点はショットキ接合を用いた電界効果1ヘランジ
スタを集積回路にする上で大きな欠点であった。
スタを集積回路にする上で大きな欠点であった。
本発明はこうしたゲート電極の好ましい材料を探索した
ものであるが、電極材料としてアモルファス材料を用い
た例も存在する。
ものであるが、電極材料としてアモルファス材料を用い
た例も存在する。
たとえば、J apanese J ournal、
of Applj、edPhysics Vol、21
. No、11 Nov、1982゜page 115
9−1565の” A morpl+ousSilic
on Germanium Bolon Al1.oy
applj、edto low 1oss and
high 5peed Diode ” に示されてい
る。
of Applj、edPhysics Vol、21
. No、11 Nov、1982゜page 115
9−1565の” A morpl+ousSilic
on Germanium Bolon Al1.oy
applj、edto low 1oss and
high 5peed Diode ” に示されてい
る。
本発明の目的は上記欠点を解決すべく、ショットキ電極
に隣や砒素を含有する多結晶シリコン(以下、多結晶S
〕と略記する)を用いた化合物1′。
に隣や砒素を含有する多結晶シリコン(以下、多結晶S
〕と略記する)を用いた化合物1′。
導体のショットキ型電界効果トランジスタを提供するこ
とにある。
とにある。
本発明の骨子は下記のようになる。
化合物半導体を用いた電界効果トランジスターを構成す
るに当ってショットキ電極を次の様に構成する。
るに当ってショットキ電極を次の様に構成する。
第1に、ショットキ接合に、金属に代る多結晶S1を用
いる。
いる。
第2に多結晶シリコンはリン或いは砒素のドープを行な
い、低抵抗化を図る。
い、低抵抗化を図る。
特に、半導体としてm−v族化合物半導体、特にガリウ
ム砒素(GaAs)に用いる場合に極めて有用である。
ム砒素(GaAs)に用いる場合に極めて有用である。
以下、本発明を実施例を用いて詳細に説明する。
第2図を参酌してG a A sを用いた例について説
明する。
明する。
第2図(a)に示したように電界効果トランジスタを製
作する際の通常の方法であるイオン注入技術を用いて、
半絶縁性G a A s基板11にn−GaAs12.
n −GaAsl 3を作る。イオン注入条件としては
n−GaAs12の場合75KeV、 2 X 10’
2cm”−”のSiイオンを注入し、n −GaAs
13の場合lXl013c+n−2のSiイオンを注入
する。その後、注入したSiイオンの活性化のため、熱
アニール処理を施す。その温度は800℃、15分であ
る。その後、第2図(b)のようにスパッタ法によって
多結晶5i17を2000Aに被着し、リンイオンを2
5KeVで5X1012cm−3を多結晶にイオン注入
し、ランプアニールで、アニールを施し、多結晶5i1
7の低抵抗化を図る。その後、ゲート電極となるように
周知のホトリソグラフィを用いて、ゲートパターンを形
成し、多結晶5i17とホトレジスト膜をマスクとして
ドライエツチングする。
作する際の通常の方法であるイオン注入技術を用いて、
半絶縁性G a A s基板11にn−GaAs12.
n −GaAsl 3を作る。イオン注入条件としては
n−GaAs12の場合75KeV、 2 X 10’
2cm”−”のSiイオンを注入し、n −GaAs
13の場合lXl013c+n−2のSiイオンを注入
する。その後、注入したSiイオンの活性化のため、熱
アニール処理を施す。その温度は800℃、15分であ
る。その後、第2図(b)のようにスパッタ法によって
多結晶5i17を2000Aに被着し、リンイオンを2
5KeVで5X1012cm−3を多結晶にイオン注入
し、ランプアニールで、アニールを施し、多結晶5i1
7の低抵抗化を図る。その後、ゲート電極となるように
周知のホトリソグラフィを用いて、ゲートパターンを形
成し、多結晶5i17とホトレジスト膜をマスクとして
ドライエツチングする。
ドライエツチングは周知゛のCF4ガスを用いて行う。
その後、S i H4ガスを用いた熱分解法で絶縁膜5
iOz18を形成する。ソース・ドレイン電極15.1
6となるパターンとホトリソグラフィで形成した後、オ
ーミック電極となるAu/Ni/AuGeを被着した。
iOz18を形成する。ソース・ドレイン電極15.1
6となるパターンとホトリソグラフィで形成した後、オ
ーミック電極となるAu/Ni/AuGeを被着した。
第2図(C)はその断面図である。その後、集積回路化
のため、層間絶縁膜を被着し、コンタクト六を設け、配
線金属を形成した。
のため、層間絶縁膜を被着し、コンタクト六を設け、配
線金属を形成した。
その結果、従来、ソースゲート間の順方向立上り電圧が
0.8Vであったのが、1.1V前後になり、約30%
大きくなり、集積回路として、この電界効果トランジス
タを用いた所、ドレイン電流が従来用いている金属(T
i、Mo、AQ等)を用いたショットキ型電界効果トラ
ンジスタに比較し、50%増大した。このドレイン電流
の増大は高集積化に適している。すなわち、負荷駆動能
力を劣化させずに、集積回路が構成できる。又、特に新
しい技術を用いることなく、高性能な電界効果トランジ
スタを構成できる。
0.8Vであったのが、1.1V前後になり、約30%
大きくなり、集積回路として、この電界効果トランジス
タを用いた所、ドレイン電流が従来用いている金属(T
i、Mo、AQ等)を用いたショットキ型電界効果トラ
ンジスタに比較し、50%増大した。このドレイン電流
の増大は高集積化に適している。すなわち、負荷駆動能
力を劣化させずに、集積回路が構成できる。又、特に新
しい技術を用いることなく、高性能な電界効果トランジ
スタを構成できる。
また、上述した方法を用いて集積回路を構成しても当然
十分な特性を発揮できる。
十分な特性を発揮できる。
更に、多結晶S1の低抵抗化のためのリン注入に代えて
砒素を用いても良い。
砒素を用いても良い。
このように、ゲート電極となる多結晶S1の耐熱性が優
れているため、自己整合法も容易に適用できる利点も持
っている。
れているため、自己整合法も容易に適用できる利点も持
っている。
第1図は従来のショットキ障壁型電界効果トランジスタ
の断面図、第2図は本発明の電界効果トランジスタの製
造工程を説明するための断面図である。 1:基板結晶、2:能動層、3ニオ−ミック用高濃度層
、4:ゲート電極、5:ソース電極。 6:ドレイン電極、11:半絶縁性G a A s基板
。 12 : n’−GaAs、 13 : n ” −G
aAs。 15:ソース電極、16:ドレイン電極。 17:ゲート電極となる多結晶Si、18:絶縁膜。 特許出願人 工業技術院長 川 1) 裕 部 第 1図 第2図 (a) [bl (C)
の断面図、第2図は本発明の電界効果トランジスタの製
造工程を説明するための断面図である。 1:基板結晶、2:能動層、3ニオ−ミック用高濃度層
、4:ゲート電極、5:ソース電極。 6:ドレイン電極、11:半絶縁性G a A s基板
。 12 : n’−GaAs、 13 : n ” −G
aAs。 15:ソース電極、16:ドレイン電極。 17:ゲート電極となる多結晶Si、18:絶縁膜。 特許出願人 工業技術院長 川 1) 裕 部 第 1図 第2図 (a) [bl (C)
Claims (1)
- l、ゲート部にショットキ障壁を用いた化合物単導体電
界効果トランジスタに於いて、ゲーl〜電極にリン又は
砒素ドープにより低抵抗化された多結晶シリコンを用い
る事を特徴とする化合物半導体電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11656584A JPS60261177A (ja) | 1984-06-08 | 1984-06-08 | 化合物半導体電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11656584A JPS60261177A (ja) | 1984-06-08 | 1984-06-08 | 化合物半導体電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60261177A true JPS60261177A (ja) | 1985-12-24 |
Family
ID=14690251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11656584A Pending JPS60261177A (ja) | 1984-06-08 | 1984-06-08 | 化合物半導体電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60261177A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5086321A (en) * | 1988-06-15 | 1992-02-04 | International Business Machines Corporation | Unpinned oxide-compound semiconductor structures and method of forming same |
JP2016149554A (ja) * | 2015-02-11 | 2016-08-18 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | ショットキー接触部を有する半導体デバイスを製造するための方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5159280A (ja) * | 1974-11-20 | 1976-05-24 | Fujitsu Ltd | Handotaisochi |
JPS59228770A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Epson Corp | 半導体装置 |
-
1984
- 1984-06-08 JP JP11656584A patent/JPS60261177A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5159280A (ja) * | 1974-11-20 | 1976-05-24 | Fujitsu Ltd | Handotaisochi |
JPS59228770A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Epson Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5086321A (en) * | 1988-06-15 | 1992-02-04 | International Business Machines Corporation | Unpinned oxide-compound semiconductor structures and method of forming same |
JP2016149554A (ja) * | 2015-02-11 | 2016-08-18 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | ショットキー接触部を有する半導体デバイスを製造するための方法 |
US10763339B2 (en) | 2015-02-11 | 2020-09-01 | Infineon Technologies Austria Ag | Method for manufacturing a semiconductor device having a Schottky contact |
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