JPS6317561A - 電界効果トランジスタ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電界効果トランジスタ構造に関するものであ
る。

［従来の技術］ ＧａＡｓをはじめとする化合物半導体は、一般に表面準
位密度が多く、電界効果トランジスタ（以下、ＦＥＴと
記す）の構造は、ショットキゲート型電界効果トランジ
スタ（以下、ＭＥＳＦＥＴと記す）のものが多い。ＭＥ
ＳＦＥＴは、ソース電極、ドレイ電極およびゲート電極
より構成されるが、上述の表面準位の影響によりゲート
・ソース間の抵抗が高く電流が流れにくくなっているた
め、ＭＥ　Ｓ　Ｆ　ＥＴの性能向上を妨げる要因となっ
ていた。

このようなゲート・ソース間の抵抗を改善する方法とし
て、第３図に示すようなゲート電極部分をリセスエッチ
する方法（たとえば、カメイ等：インターナショナル・
エレクトロニック・デバイス中ミーティング（ＩＥＤＭ
）テクニカルダイジェスト、１０２　（１９８０））や
、第４図に示すようなゲート領域以外の部分にイオン注
入法によって高濃度不純物領域を形成する方法（たとえ
ば、ヨコヤマ等：ＩＥＥＥ）ランスアクションズ・オン
０エレクトロン６デバイス（’ｒｒａｎｓａｃｔｔｏｎ
ｓ　ｏｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ）　　ＥＤ
　−２９，１５４１（１９８２））が提唱されている。

第３図および第４図において、１は基板、２は活性層、
４はゲート電極、１０はソース電極、１１はドレイン電
極、１２は高濃度不純物領域を示している。

また、化合物半導体を用いてＭＥＳＦＥＴを作製する際
、ソース電極およびドレイン電極はオーミック接触を示
さなければならないが、そのためにＡｕＧｅ系の電極材
料を用い、熱を加えることにより合金処理を施し、オー
ミック接触となるよう接合することが一般的になってい
る。

［発明が解決しようとする問題点］ しかしながら、従来のリセスエッチする方法では、ゲー
ト部をエツチングする際のエツチングの不均一性などに
より活性層の厚みが不均一になり、活性層の厚みとキャ
リア濃度によって決定されるＭＥＳＦＥＴのしきい値電
圧が制御できないという問題点があった。また、ゲート
領域以外の部分に高濃度不純物領域を形成する方法では
、素子を微細化していくにつれ隣接する高濃度不純物領
域間が接近し、活性層の下の半絶縁性基板中をキャリア
が流れるようになるため、ゲート長の短縮化により、し
きい値電圧がシフトし、電流遮断特性が劣化するという
、いわゆる“短チャンネル効果が起こり素子の高性能化
の妨げになるという問題点があった。

さらに、ソース電極およびドレイン電極を熱処理によっ
て合金化しオーミック接触を得るという従来の方法では
、熱的な信頼性が得られず、また電極材料として用いる
ＡｕＧｅ系の材料の比抵抗が高いため、配線のための金
属を別に用いなければならないという問題点もあった。

それゆえに、この発明の目的は、素子の微細化に伴う短
チャンネル効果を抑制し、熱処理による合金化を行なう
ことなくオーミック接触を得ることのできる高性能なＦ
ＥＴを提供することにある。

［問題点を解決するための手段］ この発明の電界効果トランジスタ構造では、高濃度不純
物層がゲート電極に対して自己整合的に基板上に形成さ
れ、該高濃度不純物層上にソース電極およびドレイン電
極が形成されており、高濃度不純物層の最下層が基板に
対して格子整合する物質からなり、最上層が最下層の物
質より禁止帯幅の小さい物質からなり、最上層と最下層
との間の中間層が最下層の物質から最上層の物質へその
組成を徐々に変化させたグレーデッド層からなることを
特徴としている。

［作用］ この発明の電界効果トランジスタ構造では、高濃度不純
物領域が基板中ではなく、基板上に設けられている。し
たがって、素子が微細化された場合においても、基板に
かかる電界が少なくなり、基板を流れるキャリアを少な
くすることができるので、いわゆる短チャンネル効果を
抑制することができる。

また、ソース電極およびドレイン電極が形成される高濃
度不純物層の最上層は、最下層の物質よりも禁止帯幅の
小さい物質から形成されている。

したがって、最上層には高い濃度の不純物添加が可能で
あるので、どのような金属に対してもオーミック接触を
得ることができる。

さらに、高濃度不純物層の最上層と最下層との間の中間
層は、最下層の物質から最上層の物質へ組成を徐々に変
化させたグレーデッド層により形成されている。したが
って、結晶性や格子不整合による界面準位の発生がなく
、高濃度不純物層中を流れるキャリアの流れを妨げるも
のがないので、抵抗の増加を招くおそれがない。

［実施例コ 第１図は、この発明の一実施例を示す断面図である。基
板１の上層には、活性層２が形成されており、該活性層
２上にゲートｆｆ電極４が形成されている。ゲート電極
４を挟み、その両側の活性層２上には高濃度不純物層が
形成されている。高濃度不純物層は、最下層７、中間層
８および最上層９から構成されている。最下層は、基板
に対して格子整合する物質からなり、ＧａＡｓ基板の場
合には、たとえばＧａＡｓからなる。最上層９は、最下
層７の物質より禁止帯幅の小さい物質からなり、最下層
７がＧａＡｓの場合には、たとえばＩｎＡＳからなる。

中間層８は、最下層７の物質から最上層９の物質へその
組成を徐々に変化させたグレーテツド層からなる。最下
層７がＧａＡｓで最下層９がＩｎＡｓの場合には、Ｉ　
ｎｘＧａｌ−ｘＡｓのＸを０から１へ徐々に変化させた
組成となるように形成されている。高濃度不純物層の上
には、それぞれソース電極１０およびドレイン電極１１
が形成されており、該ソース電極１０およびドレイン電
極１１は、高濃度不純物層の最上層がオーミック接触を
示すため、加熱による合金化処理を施すことなく形成さ
れている。

以下、ＧａＡｓを基板とした実施例の製造工程を、第２
図Ｃ参照を参照して説明する。

半絶縁性のＧａＡｓ基板１上にレジストマスク３を配置
した後、選択イオン注入法により、ｎ型不純物となるイ
オン（たとえばＳｉイオン）を打ち込む。次に、Ｐ−Ｃ
ＶＤ法により、ＳｉＮ膜をウェハ全面に約１５０ＯＡの
厚みで形成し、８００℃、２０分間の熱処理を行ない、
打ち込まれたイオンを活性化して、活性層２を形成する
（第２図Ｃ参照）。

次に、ゲート電極用金属として耐熱性を有する材料、た
とえばＷＳｉからなる膜１４をスパッタ法で約５０００
Ａの厚みで形成する（第２図す参照）。

通常のフォトリソグラフィで、ゲート電極となる領域に
レジストパターン５を形成し、反応性イオンエツチング
法により不要な部分を除去し、ゲート電極４を形成する
（第２図Ｃ参照）。

ＣＶＤ法により、５ｉ０２の膜を全面に形成し、反応性
イオンエツチング法によりＳｉＯ□をエツチングし、ゲ
ート電極４の側壁に５ｉ０２膜６を形成する（第２図Ｃ
参照）。

ＯＭＶＰＥ　（有機金属気相エピタキシャル成長）法に
より、ＧａＡｓをまず約１００ＯＡの厚みで選択成長さ
せ最下層７を形成する。この際、ゲート電極４の側壁に
は５ｉ０２膜６が形成されているためゲート電極４の周
辺の基板上にはＧａＡｓが形成されない。次に、供給す
る原料ガスの組成を経時的に徐々に変化させて、最下層
７の上に１ｎｘＧａ１−ｘＡｓのＸを０から１へ徐々に
変化させた組成のグレーテツド層を約３０００Ａの厚み
で形成し、中間層８とする。供給するガスをＩｎＡｓに
対応する組成のものに変えて、中間層８の上にＩｎＡｓ
からなる最上層９を約１０００Ａの厚みで形成する。こ
の際、ドーパントにはＳ（硫黄）を用い、ドーピング濃
度はｌＸｌ０”／ｃｍ３以上とする（第２図Ｃ参照）。

次に、通常のフォトリングラフィにより、ソース電極お
よびドレイン電極も含んだ第１層配線パターンを形成す
る。これらの金属として、低抵抗材料であルＴ　ｉ　／
　Ｐ　ｔ　／　Ａ　ｕをそれぞれ、１００により付着さ
せ、リフトオフ法により、ソース電極１０およびドレイ
ン電極１１をも含んだ第１層配線を形成する（第２図Ｃ
参照）。

以上説明した製造工程により、ＧａＡｓを基板としたこ
の発明の実施例であるＭＥＳＦＥＴを製造することがで
きる。なお、以上の製造工程はこの発明を説明するため
の例示にすぎず、この発明の電界効果トランジスタ構造
は、以上の製造工程により製造されるものに限定される
ものではない。

［発明の効果］ 以上説明したように、この発明の電界効果トランジスタ
構造では、ゲート電極の両側に高濃度不純物層が自己整
合的に形成されているので、ゲート・ソース電極間の寄
生抵抗を極力減らすことができ、高性能なＦＥＴにする
ことができる。また、ゲート長を短縮していった場合に
も、高濃度不純物層が基板上に形成されているので、活
性層の下の基板中を流れる電流を極力減らすことができ
、いわゆる短チγンネル効果が抑制できる。したがって
、この発明によれば、いわゆるサブミクロンゲートのＦ
ＥＴが性能の劣化なしに製造することができる。

この発明の高濃度不純物層の最上層は、最下層の物質よ
りも禁止帯幅の小さい物質から形成されている。たとえ
ば、実施例で示した最上層のＩｎＡｓは禁止帯幅が０．
３６ｅｖ　（３００にでの値）であり、最下層のＧａＡ
ｓの１，４２ｅｖに比べて非常に小さな値となっている
。このため、最上層は高濃度にドーピングすることが可
能で、しかも縮退した状態であるため、はとんどの金属
に対してオーミック接触を示す。したがって、第５図に
示すように、配線用金属と同一の金属で、ソース電極お
よびドレイン電極を形成することができ、従来のように
ソース電極およびドレイン電極用のマスクと配線用のマ
スクの２枚を必要とせず、フォトリソグラフィの際に問
題となるマスク合わせ余裕をとる必要がないため、集積
回路の微細化に有効なものとなる。なお、第５図におい
て、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミレ
ベルである。

さらに、従来のような熱処理による合金化を必要としな
いため、合金化の際に問題となる表面の荒れなどは生じ
ず、平坦な表面が得られ、後工程の多層配線にも有利な
ものとなる。さらに、従来は合金化の際の熱処理温度に
より熱的な信頼性が制限されていたが、熱処理工程が不
要となるので熱的な信頼性の向上も図ることができる。

実施例では、ＧａＡｓ基板のＭＥＳＦＥＴを例示して説
明したが、この発明の電界効果トランジスタ構造は、そ
の他の基板のＭＥＳＦＥＴにも応用され得るものである
。たとえば、ＩｎＰ基板の場合には、高濃度不純物層と
してＩｎＰと格子整合するＩ　ｎｏ、ｓ　２　Ｇ　ａｏ
、４７　Ａ　Ｓを最下層として形成し、その後組成をＩ
ｎＡｓとなるように徐々に変化させたグレーテツド層を
中間層として形成して、最後に最上層としてＩｎＡｓを
形成すればよい。

さらに、この発明の電界効果トランジスタ構造は、ＭＥ
ＳＦＥＴのみならず、金属−絶縁膜−半導体電界効果ト
ランジスタ（ＭＩＳＦＥＴまたはＭＯＳＦＥＴ）にも同
様にして応用され得るものであることは言うまでもない
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す断面図である。 第２図ａ−ｆは、この発明の他の実施例の製造工程を示
す断面図である。 第３図は、従来のりセスゲート構造のＭＥＳＦＥＴを示
す断面図である。 第４図は、高濃度不純物領域を形成した従来のＭＥＳＦ
ＥＴを示す断面図である。 第５図は、オーミック電極下のエネルギバンドを示す図
である。 図において、１は基板、２は活性層、３はレジストマス
ク、４はゲート電極、５はレジストパターン、６は５ｉ
０２膜、７は高濃度不純物層の最下層、８は高濃度不純
物層の中間層、９は高濃度不純物層の最上層、１０はソ
ース電極、１１はドレイン電極を示す。 第１図 メ ｌ：蓮根　　　　　５’：　　−を間層ｚ：４＋を屑　
　　　　？：　畢り涜 ≠：　７°−ト電４　　　　　　ｌｏ：　　　ソース電
極υ　　恭　７　ｋ７　ｔ　：　　　　ドレイ／電杉に
第２図ユ　　　　　　　第２図区 第２図ｆ 第３図 第４図

Claims (1)

【特許請求の範囲】
1. （１）高濃度不純物層がゲート電極に対して自己整合的
   に基板上に形成されており、該高濃度不純物層上にソー
   ス電極およびドレイン電極が形成されている電界効果ト
   ランジスタ構造であって、前記高濃度不純物層の最下層
   が前記基板に対して格子整合する物質からなり、最上層
   が前記最下層の物質より禁止帯幅の小さい物質からなり
   、前記最上層と最下層との間の中間層が最下層の物質か
   ら最上層の物質へその組成を徐々に変化させたグレーデ
   ッド層からなることを特徴とする、電界効果トランジス
   タ構造。