JPH0199263A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
- Publication number
- JPH0199263A JPH0199263A JP62257662A JP25766287A JPH0199263A JP H0199263 A JPH0199263 A JP H0199263A JP 62257662 A JP62257662 A JP 62257662A JP 25766287 A JP25766287 A JP 25766287A JP H0199263 A JPH0199263 A JP H0199263A
- Authority
- JP
- Japan
- Prior art keywords
- barrier layer
- field effect
- active layer
- fet
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 36
- 150000001875 compounds Chemical class 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 20
- 239000010408 film Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体を用いた半導体集積回路に関す
るものである。
るものである。
化合物半導体は、その電子移動度が速いためポストシリ
コンとして超高速ＩＣへの期待かがかっている。
コンとして超高速ＩＣへの期待かがかっている。
ＩＣの基本素子となる電界効果トランジスタ（ＦＥＴ）
の活性層は、当初はイオン注入法で形成されてきた。イ
オン注入の利点として、次のようなものがある。
の活性層は、当初はイオン注入法で形成されてきた。イ
オン注入の利点として、次のようなものがある。
第１に、活性層の厚みや不純物濃度の均一性がウェハ内
面に渡って優れている。第２に工程が簡単である。第３
にレジストなどをマスクとして選択イオン注入が行える
ため、素子間分離の工程が不要であり、さらにイオン注
入の際の注入エネルギや注入量を変えることで異なった
しきい値電圧をもつＦＥＴを同一ウェハ上に形成できる
。
面に渡って優れている。第２に工程が簡単である。第３
にレジストなどをマスクとして選択イオン注入が行える
ため、素子間分離の工程が不要であり、さらにイオン注
入の際の注入エネルギや注入量を変えることで異なった
しきい値電圧をもつＦＥＴを同一ウェハ上に形成できる
。
しかし、高速化を目指して素子の微細化、高性能化か図
られるようになると、イオン注入による活性層の形成に
も欠点が現れてきた。
られるようになると、イオン注入による活性層の形成に
も欠点が現れてきた。
すなわち、素子の微細化にともない、活性層の高濃度薄
層化が要求されるようになったにもかかわらず、イオン
注入法では、装置精度の点からイオン注入時の加速エネ
ルギをそれ程低くできず、しかも打ち込まれたイオンの
活性化のための熱処理の際に拡散による不純物の拡がり
が生じるため、薄層化には限度があるのである。
層化が要求されるようになったにもかかわらず、イオン
注入法では、装置精度の点からイオン注入時の加速エネ
ルギをそれ程低くできず、しかも打ち込まれたイオンの
活性化のための熱処理の際に拡散による不純物の拡がり
が生じるため、薄層化には限度があるのである。
一方、ＦＥＴの活性層の形成方法としてエピタキシャル
法がある。エピタキシャル法は、成長時間の制御等によ
り良質の薄膜を得ることができるが、ウェハ面内の厚み
や不純物濃度についての均一性や制御性に欠け、ＬＳＩ
の製造に適さないと言われていた。
法がある。エピタキシャル法は、成長時間の制御等によ
り良質の薄膜を得ることができるが、ウェハ面内の厚み
や不純物濃度についての均一性や制御性に欠け、ＬＳＩ
の製造に適さないと言われていた。
しかし、近年、ＭＢＥ（分子線エピタキシャル）法やＯ
ＭＶＰＥ （有機金属気相エピタキシャル）法等の結晶
成長技術の進歩により、膜厚や不純物濃度の均一性・制
御性に優れた膜が得られるようになってきた。
ＭＶＰＥ （有機金属気相エピタキシャル）法等の結晶
成長技術の進歩により、膜厚や不純物濃度の均一性・制
御性に優れた膜が得られるようになってきた。
ところが、このようなエピタキシャル法を用いて活性層
を形成した場合には、以下のようなことが問題となる。
を形成した場合には、以下のようなことが問題となる。
すなわち、エピタキシャル法により形成した活性層は、
バラツキを無視するとウェハ面内では均一であるため、
ＦＥＴのしきい値電圧としては基本的には一種類しか作
製することができない。このことは、回路構成に制限を
与え、また、ＬＳＩ製造に必要とされるノーマリオフ型
ＦＥＴ （Ｅ−ＦＥＴ）とノーマリオン型ＦＥＴ （Ｄ
−ＦＥＴ）を祖み合わせたＥ／Ｄ−ＤＣＦＬ （Ｄｉｒ
ｅｃｔＣｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ）回路が形
成できない。
バラツキを無視するとウェハ面内では均一であるため、
ＦＥＴのしきい値電圧としては基本的には一種類しか作
製することができない。このことは、回路構成に制限を
与え、また、ＬＳＩ製造に必要とされるノーマリオフ型
ＦＥＴ （Ｅ−ＦＥＴ）とノーマリオン型ＦＥＴ （Ｄ
−ＦＥＴ）を祖み合わせたＥ／Ｄ−ＤＣＦＬ （Ｄｉｒ
ｅｃｔＣｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ）回路が形
成できない。
このような問題に対して、活性層をエツチングにより削
り、その厚みを部分的に異ならせることによって同一基
板内に異なるしきい値を持つＦＥＴを得ようとする試み
が為されている。
り、その厚みを部分的に異ならせることによって同一基
板内に異なるしきい値を持つＦＥＴを得ようとする試み
が為されている。
しかし、エツチング工程での制御性や均一性に問題があ
り、しきい値電圧の制御を十分に為し得ないという点か
ら、現在のところＬＳＩ等の製造には適用できないのが
実情である。
り、しきい値電圧の制御を十分に為し得ないという点か
ら、現在のところＬＳＩ等の製造には適用できないのが
実情である。
また、活性層となるｎ−ＧａＡｓ上にｐ−Ａ、＆Ｇａ
Ａｓおよびｐ−ＧａＡｓを成長させ、選択的に所望のｐ
−Ｇａ Ａｓ 、ｐ−Ａｊ２Ｇａ Ａｓを除去すること
により、しきい値電圧の異なるＦＥＴを作製しようとす
る試みもなされている（第１６回国隔置体素子コンファ
レンス論文（ｒＡＮｅｗＨＪＦＥＴ ＤＣＰＬ ｗｉｔ
ｈ Ｉｎｃｒｅａｓｅｄ Ｌｏｇｉｃ Ｓｗｉｎｇ Ｊ
Ｅｘｔ、ｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ’ ｔｈ
ｅ １６ｔｈ ｌｃＳｓＤＭ、１９ｇ４ｋｏｂｅ、Ｐ３
５５−３５８ ） ）。
Ａｓおよびｐ−ＧａＡｓを成長させ、選択的に所望のｐ
−Ｇａ Ａｓ 、ｐ−Ａｊ２Ｇａ Ａｓを除去すること
により、しきい値電圧の異なるＦＥＴを作製しようとす
る試みもなされている（第１６回国隔置体素子コンファ
レンス論文（ｒＡＮｅｗＨＪＦＥＴ ＤＣＰＬ ｗｉｔ
ｈ Ｉｎｃｒｅａｓｅｄ Ｌｏｇｉｃ Ｓｗｉｎｇ Ｊ
Ｅｘｔ、ｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ’ ｔｈ
ｅ １６ｔｈ ｌｃＳｓＤＭ、１９ｇ４ｋｏｂｅ、Ｐ３
５５−３５８ ） ）。
この場合には、ｐ−Ａｌ１！ Ｇａ Ａｓおよびｐ〜Ｇ
ａ Ａｓは選択エッチャ、ントを用いて制御よくエツチ
ングできるが、厳密にゲート電極直下のみにｐ−Ａ、１
２Ｇａ Ａｓおよびｐ−ＧａＡｓを残すという点に関し
てはやはり相当困難であった。ｐ−Ａ、Ｑ Ｇａ Ａｓ
およびｐ−ＧａＡｓがゲート電極よりも短ければ、その
後の工程によりゲート長が短くなり、長ければその後の
工程によりソース・ドレイン領域のｎ イオン注入が妨
げられ抵抗が十分に低くならない。
ａ Ａｓは選択エッチャ、ントを用いて制御よくエツチ
ングできるが、厳密にゲート電極直下のみにｐ−Ａ、１
２Ｇａ Ａｓおよびｐ−ＧａＡｓを残すという点に関し
てはやはり相当困難であった。ｐ−Ａ、Ｑ Ｇａ Ａｓ
およびｐ−ＧａＡｓがゲート電極よりも短ければ、その
後の工程によりゲート長が短くなり、長ければその後の
工程によりソース・ドレイン領域のｎ イオン注入が妨
げられ抵抗が十分に低くならない。
本発明の半導体集積回路は上記問題点に鑑みて為された
ものであり、基板上の一部の電界効果トランジスタはエ
ピタキシャル成長により形成された化合物半導体よりな
る活性層上にゲート電極が直接形成された構造を有して
おり、他の一部の電界効果トランジスタはエピタキシャ
ル成長により形成された化合物半導体よりなる活性層上
にさらに選択的にエピタキシャル成長により形成された
化合物半導体よりなるバリア層を介してゲート電極が形
成された構造を有しているものである。
ものであり、基板上の一部の電界効果トランジスタはエ
ピタキシャル成長により形成された化合物半導体よりな
る活性層上にゲート電極が直接形成された構造を有して
おり、他の一部の電界効果トランジスタはエピタキシャ
ル成長により形成された化合物半導体よりなる活性層上
にさらに選択的にエピタキシャル成長により形成された
化合物半導体よりなるバリア層を介してゲート電極が形
成された構造を有しているものである。
また、本発明の半導体集積回路の製造方法は、半絶縁性
基板上に化合物半導体よりなる活性層をエピタキシャル
成長させる工程と、メサエッチングにより素子間分離を
行い複数の電界効果トランジスタ形成領域に区画する工
程と、前記複数の電界効果トランジスタ形成領域の一部
の領域中のゲート形成領域を除いて表面全体にマスク層
を形成する工程と、前記マスク層をマスクとして化合物
半導体によるバリア層を選択的エピタキシャル成長によ
り前記活性層上に形成する工程と、前記複数の電界効果
トランジスタ形成領域のそれぞれの活性層上の所定の領
域にソース電極およびドレイン電極を形成する工程と、
前記バリア層の形成されている電界効果トランジスタ形
成領域にあってはそのバリア層上に、その他の電界効果
トランジスタ形成領域にあっては前記活性層上の所定の
領域にそれぞれゲート電極を形成する工程とからなるも
のである。
基板上に化合物半導体よりなる活性層をエピタキシャル
成長させる工程と、メサエッチングにより素子間分離を
行い複数の電界効果トランジスタ形成領域に区画する工
程と、前記複数の電界効果トランジスタ形成領域の一部
の領域中のゲート形成領域を除いて表面全体にマスク層
を形成する工程と、前記マスク層をマスクとして化合物
半導体によるバリア層を選択的エピタキシャル成長によ
り前記活性層上に形成する工程と、前記複数の電界効果
トランジスタ形成領域のそれぞれの活性層上の所定の領
域にソース電極およびドレイン電極を形成する工程と、
前記バリア層の形成されている電界効果トランジスタ形
成領域にあってはそのバリア層上に、その他の電界効果
トランジスタ形成領域にあっては前記活性層上の所定の
領域にそれぞれゲート電極を形成する工程とからなるも
のである。
本発明の半導体集積回路においては、ゲート部にバリア
層を有するＦＥＴと有しないＦＥＴとでしきい値電圧が
異なる。また、本発明の製造方法によれば、バリア層を
エツチングを使わずに形成することができる。
層を有するＦＥＴと有しないＦＥＴとでしきい値電圧が
異なる。また、本発明の製造方法によれば、バリア層を
エツチングを使わずに形成することができる。
第１図は、本発明の一実施例を示す構造断面図である。
この半導体集積回路は、２つのＦＥＴＩおよび２によっ
て構成されている。いずれのＦＥＴも、半絶縁性ＧａＡ
ｓ基板３上に形成されており、基板３上に形成されてい
る不純物のドープされたｎ−ＧａＡｓ層４ａおよび４ｂ
を活性層として動作する。なお、ＦＥＴＩとＦＥＴ２と
は、メサエッチングによる溝５によって素子間分離され
ている。
て構成されている。いずれのＦＥＴも、半絶縁性ＧａＡ
ｓ基板３上に形成されており、基板３上に形成されてい
る不純物のドープされたｎ−ＧａＡｓ層４ａおよび４ｂ
を活性層として動作する。なお、ＦＥＴＩとＦＥＴ２と
は、メサエッチングによる溝５によって素子間分離され
ている。
ＦＥＴ２では、Ｔｉ／Ｐｔ／Ａｕからなるゲート電極６
ｂがｎ−ＧａＡｓ層４ｂ上に直接形成されている。同じ
（ｎ−ＧａＡｓ層４ｂ上には、ゲート電極６ｂを挟むよ
うにＡｕＧｅ／Ｎｉからなるソース電極７ｂおよびドレ
イン電極８ｂがオーミック接触により形成されている。
ｂがｎ−ＧａＡｓ層４ｂ上に直接形成されている。同じ
（ｎ−ＧａＡｓ層４ｂ上には、ゲート電極６ｂを挟むよ
うにＡｕＧｅ／Ｎｉからなるソース電極７ｂおよびドレ
イン電極８ｂがオーミック接触により形成されている。
一方、ＦＥＴＩでは、活性層であるｎ−Ｇａ Ａｓ層４
ａとＴｉ／Ｐｔ／Ａｕからなるゲート電極６ａとの間に
、アンドープのλ９ Ｇａ Ａｓ層９がバリア層として
介在している。なお、ソース電極７ａおよびドレイン電
極８ａについては、ＦＥＴ２と同一の構成となっている
。
ａとＴｉ／Ｐｔ／Ａｕからなるゲート電極６ａとの間に
、アンドープのλ９ Ｇａ Ａｓ層９がバリア層として
介在している。なお、ソース電極７ａおよびドレイン電
極８ａについては、ＦＥＴ２と同一の構成となっている
。
このように構成されたＦＥＴ１およびＦＥＴ２のそれぞ
れのしきい値電圧Ｖ およびＶｔ２は、次ｉ 式で与えられる。
れのしきい値電圧Ｖ およびＶｔ２は、次ｉ 式で与えられる。
ｖ −ｑφＢ−ΔＥ。
−ｑＮ ｔ （２ｔ ＋ｔＮ）／２εＩＤＮ
。
。
・・・ ■
ｖ −ｑφ −ｑＮｔ／２ε ・・・ ■Ｌ
２Ｂ ＤＮ ２φ ニジヨツ
トバリア高、 ΔＥ ：へテロ界面での伝導帯の不連続量、ｑ：電荷量
、 Ｎ ：チャネルのドナ密度、 ｔＮ：チャネルの厚、 ｔｏ：バリア層（Ａｊｌ） Ｇａ Ａｓ ）厚、ε１
：バリア層の比誘電率 ここで、簡単のため、Ｇａ ＡｓとＡｌｌＧａ Ａｓの
非誘電率は等しいとしている。
２Ｂ ＤＮ ２φ ニジヨツ
トバリア高、 ΔＥ ：へテロ界面での伝導帯の不連続量、ｑ：電荷量
、 Ｎ ：チャネルのドナ密度、 ｔＮ：チャネルの厚、 ｔｏ：バリア層（Ａｊｌ） Ｇａ Ａｓ ）厚、ε１
：バリア層の比誘電率 ここで、簡単のため、Ｇａ ＡｓとＡｌｌＧａ Ａｓの
非誘電率は等しいとしている。
このように、本実施例によれば、■、■＜Ｖｔ２なる関
係を作ることができ、バリア層９の厚さやチャネルのド
ナ密度等を調整することにより、たとえば、ＦＥＴＩを
しきい値電圧Ｖｔ１カー１． ２Ｖのノーマリオン型の
ＦＥＴとし、ＦＥＴ２をしきい値電圧Ｖｔ２がＯｖのノ
ーマリオフ型のＦＥＴとすることができる。
係を作ることができ、バリア層９の厚さやチャネルのド
ナ密度等を調整することにより、たとえば、ＦＥＴＩを
しきい値電圧Ｖｔ１カー１． ２Ｖのノーマリオン型の
ＦＥＴとし、ＦＥＴ２をしきい値電圧Ｖｔ２がＯｖのノ
ーマリオフ型のＦＥＴとすることができる。
次に、このように構成されている本実施例の半導体集積
回路の製造方法を第２図の工程断面図に基づいて説明す
る。
回路の製造方法を第２図の工程断面図に基づいて説明す
る。
まず、半絶縁性Ｇ ａ Ａ ｓ基板３上にｎ型のＧａ
Ａｓ層４をエピタキシャル成長させる（第１図（Ａ））
。このｎ−ＧａＡｓ層４は最終的にはＦＥＴＩおよび２
の活性層として機能するものであり、厚みが３００Ａ、
ドナ密度１．ｌＸ１０”’／ ｃｍ ３である。
Ａｓ層４をエピタキシャル成長させる（第１図（Ａ））
。このｎ−ＧａＡｓ層４は最終的にはＦＥＴＩおよび２
の活性層として機能するものであり、厚みが３００Ａ、
ドナ密度１．ｌＸ１０”’／ ｃｍ ３である。
ついで、メサエッチングを行ない、素子間分離用の溝５
を形成する。この工程により、ｎ−Ｇａ Ａｓ層４は、
ＦＥＴＩ用の活性層４ａとＦＥＴ２用の活性層４ｂとに
分離される（第１図（Ｂ））。
を形成する。この工程により、ｎ−Ｇａ Ａｓ層４は、
ＦＥＴＩ用の活性層４ａとＦＥＴ２用の活性層４ｂとに
分離される（第１図（Ｂ））。
その後、ＣＶＤ法によりＳｉＯ２膜１０を１５０ＯＡの
膜厚でウェハ全面に形成し、将来バリア層９を形成する
部分に開口１１を形成する（同図（Ｃ））。
膜厚でウェハ全面に形成し、将来バリア層９を形成する
部分に開口１１を形成する（同図（Ｃ））。
次に、ＯＭＶＰＥ（有機金属気相エピタキシャル）法に
より、ＡΩ Ｇａ Ａｓからなり、０．３ ０
．７ ドナ濃度５Ｘ１０ ／ｃｍ 、膜厚２００Ａのバリ
ア層９を開口１１のｎ−ＧａＡｓ層４ａ上に選択成長さ
せる（同図（Ｄ））。
より、ＡΩ Ｇａ Ａｓからなり、０．３ ０
．７ ドナ濃度５Ｘ１０ ／ｃｍ 、膜厚２００Ａのバリ
ア層９を開口１１のｎ−ＧａＡｓ層４ａ上に選択成長さ
せる（同図（Ｄ））。
次に、レジスト膜を全面に形成した後、フォトリソグラ
フィ技術によりパターンニングを行い、ソース電極７ａ
、７ｂとなる部分およびドレイン電極８ａ、８ｂとなる
部分が除去されたレジストパターンを形成する。その後
、このレジストパターンをマスクとしてＳ ｉ Ｏ２膜
１０をエツチングすることにより、ｎ−ＧａＡｓ層４ａ
、４ｂの表面を選択的に露出させる。ついで、Ａｕ Ｇ
ｅ ／Ｎ１を表面全体に真空蒸着し、その後、リフトオ
フ法によりレジストパターン上のＡｕＧｅ／Ｎ１を除去
することによりｎ−ＧａＡｓ層４ａ、４ｂ上にオーミッ
ク電極を選択的に残し、ソース電極７ａ、７ｂおよびド
レイン電極８ａ、８ｂとする（同図（Ｅ））。
フィ技術によりパターンニングを行い、ソース電極７ａ
、７ｂとなる部分およびドレイン電極８ａ、８ｂとなる
部分が除去されたレジストパターンを形成する。その後
、このレジストパターンをマスクとしてＳ ｉ Ｏ２膜
１０をエツチングすることにより、ｎ−ＧａＡｓ層４ａ
、４ｂの表面を選択的に露出させる。ついで、Ａｕ Ｇ
ｅ ／Ｎ１を表面全体に真空蒸着し、その後、リフトオ
フ法によりレジストパターン上のＡｕＧｅ／Ｎ１を除去
することによりｎ−ＧａＡｓ層４ａ、４ｂ上にオーミッ
ク電極を選択的に残し、ソース電極７ａ、７ｂおよびド
レイン電極８ａ、８ｂとする（同図（Ｅ））。
次に、上記工程と同様に、通常のフォトリソグラフィ法
により、ＦＥＴＩおよび２のゲートとなる部分が除去さ
れたレジストパターンを形成し、エツチングによりＦＥ
Ｔ２のゲートなる部分のあるＳｉＯ２膜１０を選択的に
除去する。続いて、Ｔｊ／Ｐｔ／Ａｕの真空蒸着を行な
い、リフトオフ法によりレジストパターン上のＴｉ ／
Ｐｔ ／Ａｕを除去することにより、ゲート電極５ａ。
により、ＦＥＴＩおよび２のゲートとなる部分が除去さ
れたレジストパターンを形成し、エツチングによりＦＥ
Ｔ２のゲートなる部分のあるＳｉＯ２膜１０を選択的に
除去する。続いて、Ｔｊ／Ｐｔ／Ａｕの真空蒸着を行な
い、リフトオフ法によりレジストパターン上のＴｉ ／
Ｐｔ ／Ａｕを除去することにより、ゲート電極５ａ。
６ｂを形成し、本実施例の半導体集積回路が完成する（
同図（Ｆ））。
同図（Ｆ））。
なお、本実施例では、ノーマリオン型のＦＥＴ１に設け
られているバリア層９はアンドープの化合物半導体であ
るが、不純物をドープしたものでも良い。ただし、その
場合には、当該バリア層が空乏化するように、その膜厚
等を調整する必要がある。
られているバリア層９はアンドープの化合物半導体であ
るが、不純物をドープしたものでも良い。ただし、その
場合には、当該バリア層が空乏化するように、その膜厚
等を調整する必要がある。
バリア層９がｎ型にドープされた層である場合のＦＥＴ
Ｉのしきい値電圧Ｖ ｔ １（ｎ ）は、ｖ（ｎ）−ｑ
φＢ−ΔＥ。
Ｉのしきい値電圧Ｖ ｔ １（ｎ ）は、ｖ（ｎ）−ｑ
φＢ−ΔＥ。
−ｑ（２Ｎ ｔ ｔ ＋Ｎ ｔ ２）ＤＮｏ
ｌ。
ｌ。
／２ε−ｑＮｔ／２ε２
１ ＤＮ
・・・ ■
Ｎ１ ： バリア層のドナ密度、
ε２ ：チャネル層の比誘電率
となる。また、バリア層９がｐ型にドープされた層であ
る場合のＦＥＴ１しきい値電圧Ｖｔよ（ｐ） Ｉ＃ｖ
ｔｌ（ｐ） −Ｅ ｇｐ−ΔＥｏ−ｑＮＤｔＮ／２ε２
・・・ ■Ｅ ：バリア層のバン
ドキャップ ｇｐ となる。
る場合のＦＥＴ１しきい値電圧Ｖｔよ（ｐ） Ｉ＃ｖ
ｔｌ（ｐ） −Ｅ ｇｐ−ΔＥｏ−ｑＮＤｔＮ／２ε２
・・・ ■Ｅ ：バリア層のバン
ドキャップ ｇｐ となる。
また、本実施例では、バリア層９の材料は活性層４ａの
材料（Ｇａ Ａｓ ）に対して異種の材料であるＡＮ
Ｇａ Ａｓを用いているが、同種の材料であっても良い
。
材料（Ｇａ Ａｓ ）に対して異種の材料であるＡＮ
Ｇａ Ａｓを用いているが、同種の材料であっても良い
。
この場合のＦＥＴＩのしきい値電圧Ｖ は、ｔｌ’
２＋Ｎ ｔ ２）
ｖ＝ Ｑ φＱ （Ｎｏ ｔＮ Ｄｉ
Ｎ１ｔｌ’ Ｂ ／２ε２ ・・・ ■Ｎ ：バリア層
のドナ密度、 ｔ ：バリア層厚 ｌ となる。
Ｎ１ｔｌ’ Ｂ ／２ε２ ・・・ ■Ｎ ：バリア層
のドナ密度、 ｔ ：バリア層厚 ｌ となる。
以上説明したように、本発明の半導体集積回路によれば
、エピタキシャル成長により形成された化合物半導体層
を活性層とするＦＥＴか複数個形成されており、そのう
ちの一部のＦＥＴはゲート部に選択的なエピタキシャル
成長により形成されたバリア層が設けられ、他の一部の
ＦＥＴはそのゲート部にバリア層が設けられていないの
で、これらのＦＥＴは互いに異なるしきい値電圧を持つ
。
、エピタキシャル成長により形成された化合物半導体層
を活性層とするＦＥＴか複数個形成されており、そのう
ちの一部のＦＥＴはゲート部に選択的なエピタキシャル
成長により形成されたバリア層が設けられ、他の一部の
ＦＥＴはそのゲート部にバリア層が設けられていないの
で、これらのＦＥＴは互いに異なるしきい値電圧を持つ
。
そのため、活性層をエピタキシャル成長により形成して
いるにもかかわらず、高い自由度を以て回路を構成する
ことができ、たとえば、ノーマリオン型のＦＥＴとノー
マリオフ型のＦＥＴの組み合わせによるＤＣＦＬ回路を
容易に作製することができる。
いるにもかかわらず、高い自由度を以て回路を構成する
ことができ、たとえば、ノーマリオン型のＦＥＴとノー
マリオフ型のＦＥＴの組み合わせによるＤＣＦＬ回路を
容易に作製することができる。
また、本発明の製造方法によれば、上記本発明の半導体
集積回路の製作にあたり、バリア層をエツチングを使わ
ずに形成するので、所望の箇所に、しかも、厳密に膜厚
の制御されたバリア層を形成することができる。そのた
め、本発明の半導体集積回路を構成する２種類のＦＥＴ
のしきい値電圧を所望の値に正確に制御することができ
る。
集積回路の製作にあたり、バリア層をエツチングを使わ
ずに形成するので、所望の箇所に、しかも、厳密に膜厚
の制御されたバリア層を形成することができる。そのた
め、本発明の半導体集積回路を構成する２種類のＦＥＴ
のしきい値電圧を所望の値に正確に制御することができ
る。
第１図は本発明である半導体集積回路の一実施例を示す
断面構造図、第２図は本発明である半導体集積回路の製
造方法の一実施例であり、第１図に示す半導体集積回路
の製造方法を示す工程断面図である。 １・・・第１のＦＥＴ、２・・・第２のＦＥＴ、３・・
・半絶縁性基板、４．４ ａ、４ｂ−ｎ−Ｇａ Ａｓ層
、６ａ、６ｂ・・・ゲート電極、７ａ、７ｂ・・・ソー
ス電極、８ａ、８ｂ・・・ドレイン電極、９・・・バリ
ア層。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也実施例の製造方法 第２図
断面構造図、第２図は本発明である半導体集積回路の製
造方法の一実施例であり、第１図に示す半導体集積回路
の製造方法を示す工程断面図である。 １・・・第１のＦＥＴ、２・・・第２のＦＥＴ、３・・
・半絶縁性基板、４．４ ａ、４ｂ−ｎ−Ｇａ Ａｓ層
、６ａ、６ｂ・・・ゲート電極、７ａ、７ｂ・・・ソー
ス電極、８ａ、８ｂ・・・ドレイン電極、９・・・バリ
ア層。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也実施例の製造方法 第２図
Claims (1)
- 【特許請求の範囲】 １、同一の半絶縁性基板上に複数の電界効果トランジス
タが形成されてなる半導体集積回路において、前記複数
の電界効果トランジスタの一部はエピタキシャル成長に
より形成された化合物半導体よりなる活性層上にゲート
電極が直接形成された構造を有しており、前記複数の電
界効果トランジスタの他の一部はエピタキシャル成長に
より形成された化合物半導体よりなる活性層上にさらに
選択的にエピタキシャル成長により形成された化合物半
導体よりなるバリア層を介してゲート電極が形成された
構造を有していることを特徴とする半導体集積回路。 ２、半絶縁性基板上に化合物半導体よりなる活性層をエ
ピタキシャル成長させる工程と、メサエッチングにより
素子間分離を行い複数の電界効果トランジスタ形成領域
に区画する工程と、前記複数の電界効果トランジスタ形
成領域の一部の領域中のゲート形成領域を除いて表面全
体にマスク層を形成する工程と、前記マスク層をマスク
として化合物半導体によるバリア層を選択的エピタキシ
ャル成長により前記活性層上に形成する工程と、前記複
数の電界効果トランジスタ形成領域のそれぞれの活性層
上の所定の領域にソース電極およびドレイン電極を形成
する工程と、前記バリア層の形成されている電界効果ト
ランジスタ形成領域にあってはそのバリア層上に、その
他の電界効果トランジスタ形成領域にあっては前記活性
層上の所定の領域にそれぞれゲート電極を形成する工程
とからなる半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257662A JP2504785B2 (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257662A JP2504785B2 (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199263A true JPH0199263A (ja) | 1989-04-18 |
| JP2504785B2 JP2504785B2 (ja) | 1996-06-05 |
Family
ID=17309361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257662A Expired - Lifetime JP2504785B2 (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504785B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533024A (ja) * | 2000-04-28 | 2003-11-05 | モトローラ・インコーポレイテッド | バリヤ層を使用する半導体デバイス |
| JP2012010582A (ja) * | 2010-05-26 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置 |
-
1987
- 1987-10-13 JP JP62257662A patent/JP2504785B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533024A (ja) * | 2000-04-28 | 2003-11-05 | モトローラ・インコーポレイテッド | バリヤ層を使用する半導体デバイス |
| JP2012010582A (ja) * | 2010-05-26 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504785B2 (ja) | 1996-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| US4908325A (en) | Method of making heterojunction transistors with wide band-gap stop etch layer | |
| JPS634955B2 (ja) | ||
| US4717685A (en) | Method for producing a metal semiconductor field effect transistor | |
| US5294566A (en) | Method of producing a semiconductor integrated circuit device composed of a negative differential resistance element and a FET transistor | |
| US5336626A (en) | Method of manufacturing a MESFET with an epitaxial void | |
| JPH0324782B2 (ja) | ||
| JPS59188978A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPH0199263A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6353711B2 (ja) | ||
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JPH0685286A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS5831582A (ja) | 半導体集積回路装置 | |
| GB2239557A (en) | High electron mobility transistors | |
| JP2503594B2 (ja) | 半導体集積装置及びその製造方法 | |
| JPS6068661A (ja) | 半導体装置 | |
| JP3020578B2 (ja) | 半導体装置 | |
| JPH0429225B2 (ja) | ||
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0758715B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPS6143443A (ja) | 半導体装置の製造方法 | |
| JPS60176275A (ja) | 集積型半導体装置 | |
| JPH0439942A (ja) | 半導体装置及びその製造方法 |