JP2504785B2 - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- Japan
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- forming
- barrier layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体を用いた半導体集積回路に関
するものである。
するものである。
化合物半導体は、その電子移動度が速いためポストシ
リコンとして超高速ICへの期待がかかっている。
リコンとして超高速ICへの期待がかかっている。
ICの基本素子となる電界効果トランジスタ（FET）の
活性層は、当初はイオン注入法で形成されてきた。イオ
ン注入の利点として、次のようなものがある。
活性層は、当初はイオン注入法で形成されてきた。イオ
ン注入の利点として、次のようなものがある。
第１に、活性層の厚みや不純物濃度の均一性がウエハ
内面に渡って優れている。第２に工程が簡単である。第
３にレジストなどをマスクとして選択イオン注入が行え
るため、素子間分離の工程が不要であり、さらにイオン
注入の際の注入エネルギや注入量を変えることで異なっ
たしきい値電圧をもつFETを同一ウエハ上に形成でき
る。
内面に渡って優れている。第２に工程が簡単である。第
３にレジストなどをマスクとして選択イオン注入が行え
るため、素子間分離の工程が不要であり、さらにイオン
注入の際の注入エネルギや注入量を変えることで異なっ
たしきい値電圧をもつFETを同一ウエハ上に形成でき
る。
しかし、高速化を目指して素子の微細化、高性能化が
図られるようになると、イオン注入による活性層の形成
にも欠点が現れてきた。
図られるようになると、イオン注入による活性層の形成
にも欠点が現れてきた。
すなわち、素子の微細化にともない、活性層の高濃度
薄層化が要求されるようになったにもかかわらず、イオ
ン注入法では、装置精度の点からイオン注入時の加速エ
ネルギをそれ程低くできず、しかも打ち込まれたイオン
の活性化のための熱処理の際に拡散による不純物の拡が
りが生じるため、薄層化には限度があるのである。
薄層化が要求されるようになったにもかかわらず、イオ
ン注入法では、装置精度の点からイオン注入時の加速エ
ネルギをそれ程低くできず、しかも打ち込まれたイオン
の活性化のための熱処理の際に拡散による不純物の拡が
りが生じるため、薄層化には限度があるのである。
一方、FETの活性層の形成方法としてエピタキシャル
法がある。エピタキシャル法は、成長時間の制御等によ
り良質の薄膜を得ることができるが、ウエハ面内の厚み
や不純物濃度についての均一性や制御性に欠け、LSIの
製造に適さないと言われていた。
法がある。エピタキシャル法は、成長時間の制御等によ
り良質の薄膜を得ることができるが、ウエハ面内の厚み
や不純物濃度についての均一性や制御性に欠け、LSIの
製造に適さないと言われていた。
しかし、近年、MBE（分子線エピタキシャル）法やOMV
PE（有機金属気相エピタキシャル）法等の結晶成長技術
の進歩により、膜厚や不純物濃度の均一性・制御性に優
れた膜が得られるようになってきた。
PE（有機金属気相エピタキシャル）法等の結晶成長技術
の進歩により、膜厚や不純物濃度の均一性・制御性に優
れた膜が得られるようになってきた。
ところが、このようなエピタキシャル法を用いて活性
層を形成した場合には、以下のようなことが問題とな
る。
層を形成した場合には、以下のようなことが問題とな
る。
すなわち、エピタキシャル法により形成した活性層
は、バラツキを無視するとウエハ面内では均一であるた
め、FETのしきい値電圧としては基本的には一種類しか
作製することができない。このことは、回路構成に制限
を与え、また、LSI製造に必要とされるノーマリオフ型F
ET（E-FET）とノーマリオン型FET（D-FET）を組み合わ
せたE/D-DCFL（Direct Coupled FET Logic）回路が形成
できない。
は、バラツキを無視するとウエハ面内では均一であるた
め、FETのしきい値電圧としては基本的には一種類しか
作製することができない。このことは、回路構成に制限
を与え、また、LSI製造に必要とされるノーマリオフ型F
ET（E-FET）とノーマリオン型FET（D-FET）を組み合わ
せたE/D-DCFL（Direct Coupled FET Logic）回路が形成
できない。
このような問題に対して、活性層をエッチングにより
削り、その厚みを部分的に異ならせることによって同一
基板内に異なるしきい値を持つFETを得ようとする試み
が為されている。
削り、その厚みを部分的に異ならせることによって同一
基板内に異なるしきい値を持つFETを得ようとする試み
が為されている。
しかし、エッチング工程での制御性や均一性に問題が
あり、しきい値電圧の制御を十分に為し得ないという点
から、現在のところLSI等の製造には適用できないのが
実情である。
あり、しきい値電圧の制御を十分に為し得ないという点
から、現在のところLSI等の製造には適用できないのが
実情である。
また、活性層となるn-GaAs上にp-AlGaAsおよびp-GaAs
を成長させ、選択的に所望のp-GaAs、p-AlGaAsを除去す
ることにより、しきい値電圧の異なるFETを作製しよう
とする試みもなされている（第16回 国際固体素子コン
ファレンス論文（「A New HJFET DCFL with Increased
Logic Swing」Extended Abstract of the 16th ICSSDM,
1984 kobe,P355-358））。
を成長させ、選択的に所望のp-GaAs、p-AlGaAsを除去す
ることにより、しきい値電圧の異なるFETを作製しよう
とする試みもなされている（第16回 国際固体素子コン
ファレンス論文（「A New HJFET DCFL with Increased
Logic Swing」Extended Abstract of the 16th ICSSDM,
1984 kobe,P355-358））。
この場合には、p-AlGaAsおよびp-GaAsは選択エッチャ
ントを用いて制御よくエッチングできるが、厳密にゲー
ト電極直下のみにp-AlGaAsおよびp-GaAsを残すという点
に関してはやはり相当困難であった。p-AlGaAsおよびp-
GaAsがゲート電極よりも短ければ、その後の工程により
ゲート長が短くなり、長ければその後の工程によりソー
ス・ドレイン領域のn+イオン注入が妨げられ抵抗が十分
に低くならない。
ントを用いて制御よくエッチングできるが、厳密にゲー
ト電極直下のみにp-AlGaAsおよびp-GaAsを残すという点
に関してはやはり相当困難であった。p-AlGaAsおよびp-
GaAsがゲート電極よりも短ければ、その後の工程により
ゲート長が短くなり、長ければその後の工程によりソー
ス・ドレイン領域のn+イオン注入が妨げられ抵抗が十分
に低くならない。
本発明の半導体集積回路は上記問題点に鑑みて為され
たものであり、基板上の一部の電界効果トランジスタは
エピタキシャル成長により形成された化合物半導体より
なる活性層上にゲート電極、ソース電極およびドレイン
電極が直接形成された構造を有しており、複数の電界効
果トランジスタの他の一部はエピタキシャル成長により
形成された化合物半導体よりなる活性層上にソース電極
およびドレイン電極が直接形成され、ゲート電極が活性
層上に選択的にエピタキシャル成長により形成された化
合物半導体よりなるバリア層を介して形成された構造を
有しているものである。
たものであり、基板上の一部の電界効果トランジスタは
エピタキシャル成長により形成された化合物半導体より
なる活性層上にゲート電極、ソース電極およびドレイン
電極が直接形成された構造を有しており、複数の電界効
果トランジスタの他の一部はエピタキシャル成長により
形成された化合物半導体よりなる活性層上にソース電極
およびドレイン電極が直接形成され、ゲート電極が活性
層上に選択的にエピタキシャル成長により形成された化
合物半導体よりなるバリア層を介して形成された構造を
有しているものである。
また、本発明の半導体集積回路の製造方法は、半絶縁
性基板上に化合物半導体よりなる活性層をエピタキシャ
ル成長させる工程と、メサエッチングにより素子間分離
を行い複数の電界効果トランジスタ形成領域に区画する
工程と、前記複数の電界効果トランジスタ形成領域の一
部の領域中のゲート形成領域を除いて表面全体にマスク
層を形成する工程と、前記マスク層をマスクとして化合
物半導体によるバリア層を選択的エピタキシャル成長に
より前記活性層上に形成する工程と、前記複数の電界効
果トランジスタ形成領域のそれぞれの活性層上の所定の
領域にソース電極およびドレイン電極を形成する工程
と、前記バリア層の形成されている電界効果トランジス
タ形成領域にあってはそのバリア層上に、その他の電界
効果トランジスタ形成領域にあっては前記活性層上の所
定の領域にそれぞれゲート電極を形成する工程とからな
るものである。
性基板上に化合物半導体よりなる活性層をエピタキシャ
ル成長させる工程と、メサエッチングにより素子間分離
を行い複数の電界効果トランジスタ形成領域に区画する
工程と、前記複数の電界効果トランジスタ形成領域の一
部の領域中のゲート形成領域を除いて表面全体にマスク
層を形成する工程と、前記マスク層をマスクとして化合
物半導体によるバリア層を選択的エピタキシャル成長に
より前記活性層上に形成する工程と、前記複数の電界効
果トランジスタ形成領域のそれぞれの活性層上の所定の
領域にソース電極およびドレイン電極を形成する工程
と、前記バリア層の形成されている電界効果トランジス
タ形成領域にあってはそのバリア層上に、その他の電界
効果トランジスタ形成領域にあっては前記活性層上の所
定の領域にそれぞれゲート電極を形成する工程とからな
るものである。
本発明の半導体集積回路においては、ゲート部にバリ
ア層を有するFETと有しないFETとでしきい値電圧が異な
る。また、本発明の製造方法によれば、バリア層をエッ
チングを使わずに形成することができる。
ア層を有するFETと有しないFETとでしきい値電圧が異な
る。また、本発明の製造方法によれば、バリア層をエッ
チングを使わずに形成することができる。
第１図は、本発明の一実施例を示す構造断面図であ
る。
る。
この半導体集積回路は、２つのFET1および２によって
構成されている。いずれのFETも、半絶縁性GaAs基板３
上に形成されており、基板３上に形成されている不純物
のドープされたn-GaAs層4aおよび4bを活性層として動作
する。なお、FET1とFET2とは、メサエッチングによる溝
５によって素子間分離されている。
構成されている。いずれのFETも、半絶縁性GaAs基板３
上に形成されており、基板３上に形成されている不純物
のドープされたn-GaAs層4aおよび4bを活性層として動作
する。なお、FET1とFET2とは、メサエッチングによる溝
５によって素子間分離されている。
FET2では、Ti/Pt/Auからなるゲート電極6bがn-GaAs層
4b上に直接形成されている。同じくn-GaAs層4b上には、
ゲート電極6bを挟むようにAuGe/Niからなるソース電極7
bおよびドレイン電極8bがオーミック接触により形成さ
れている。
4b上に直接形成されている。同じくn-GaAs層4b上には、
ゲート電極6bを挟むようにAuGe/Niからなるソース電極7
bおよびドレイン電極8bがオーミック接触により形成さ
れている。
一方、FET1では、活性層であるn-GaAs層4aとTi/Pt/Au
からなるゲート電極6aとの間に、アンドープのAlGaAs層
９がバリア層として介在している。なお、ソース電極7a
およびドレイン電極8aについては、FET2と同一の構成と
なっている。
からなるゲート電極6aとの間に、アンドープのAlGaAs層
９がバリア層として介在している。なお、ソース電極7a
およびドレイン電極8aについては、FET2と同一の構成と
なっている。
このように構成されたFET1およびFET2のそれぞれのし
きい値電圧Vt1およびVt2は、次式で与えられる。
きい値電圧Vt1およびVt2は、次式で与えられる。
Vt1＝ｑφB−ΔEc−qNDtN(2to＋tN)/2ε1 … Vt2＝ｑφB−qNDtN 2/2ε2 … φB：ショットバリア高、 ΔEc：ヘテロ界面での伝導帯の不連続量、 q:電荷量、 ND：チャネルのドナ密度、 tN：チャネルの厚、 to：バリア層（AlGaAs）厚、 ε1：バリア層の比誘電率 ここで、簡単のため、GaAsとAlGaAsの非誘電率は等し
いとしている。
いとしている。
このように、本実施例によれば、Vt1＜Vt2なる関係を
作ることができ、バリア層９の厚さやチャネルのドナ密
度等を調整することにより、たとえば、FET1をしきい値
電圧Vt1が−1.2Vのノーマリオン型のFETとし、FET2をし
きい値電圧Vt2が0Vのノーマリオフ型のFETとすることが
できる。
作ることができ、バリア層９の厚さやチャネルのドナ密
度等を調整することにより、たとえば、FET1をしきい値
電圧Vt1が−1.2Vのノーマリオン型のFETとし、FET2をし
きい値電圧Vt2が0Vのノーマリオフ型のFETとすることが
できる。
次に、このように構成されている本実施例の半導体集
積回路の製造方法を第２図の工程断面図に基づいて説明
する。
積回路の製造方法を第２図の工程断面図に基づいて説明
する。
まず、半絶縁性GaAs基板３上にｎ型のGaAs層４をエピ
タキシャル成長させる（第１図（Ａ））。このn-GaAs層
４は最終的にはFET1および２の活性層として機能するも
のであり、厚みが300Å、ドナ密度1.1×1018／cm3であ
る。
タキシャル成長させる（第１図（Ａ））。このn-GaAs層
４は最終的にはFET1および２の活性層として機能するも
のであり、厚みが300Å、ドナ密度1.1×1018／cm3であ
る。
ついで、メサエッチングを行ない、素子間分離用の溝
５を形成する。この工程により、n-GaAs層４は、FET1用
の活性層4aとFET2用の活性層4bとに分離される（第１図
（Ｂ））。
５を形成する。この工程により、n-GaAs層４は、FET1用
の活性層4aとFET2用の活性層4bとに分離される（第１図
（Ｂ））。
その後、CVD法によりSiO2膜10を1500Åの膜厚でウエ
ハ全面に形成し、将来バリア層９を形成する部分に開口
11を形成する（同図（Ｃ））。
ハ全面に形成し、将来バリア層９を形成する部分に開口
11を形成する（同図（Ｃ））。
次に、OMVPE（有機金属気相エピタキシャル）法によ
り、Al0.3Ga0.7Asからなり、ドナ濃度５×1015／cm3、
膜厚200Åのバリア層９を開口11のn-GaAs層4a上に選択
成長させる（同図（Ｄ））。
り、Al0.3Ga0.7Asからなり、ドナ濃度５×1015／cm3、
膜厚200Åのバリア層９を開口11のn-GaAs層4a上に選択
成長させる（同図（Ｄ））。
次に、レジスト膜を全面に形成した後、フォトリソグ
ラフィ技術によりパターンニングを行い、ソース電極7
a,7bとなる部分およびドレイン電極8a,8bとなる部分が
除去されたレジストパターンを形成する。その後、この
レジストパターンをマスクとしてSiO2膜10をエッチング
することにより、n-GaAs層4a,4bの表面を選択的に露出
させる。ついで、AuGe/Niを表面全体に真空蒸着し、そ
の後、リフトオフ法によりレジストパターン上のAuGe/N
iを除去することによりn-GaAs層4a,4b上にオーミック電
極を選択的に残し、ソース電極7a,7bおよびドレイン電
極8a,8bとする（同図（Ｅ））。
ラフィ技術によりパターンニングを行い、ソース電極7
a,7bとなる部分およびドレイン電極8a,8bとなる部分が
除去されたレジストパターンを形成する。その後、この
レジストパターンをマスクとしてSiO2膜10をエッチング
することにより、n-GaAs層4a,4bの表面を選択的に露出
させる。ついで、AuGe/Niを表面全体に真空蒸着し、そ
の後、リフトオフ法によりレジストパターン上のAuGe/N
iを除去することによりn-GaAs層4a,4b上にオーミック電
極を選択的に残し、ソース電極7a,7bおよびドレイン電
極8a,8bとする（同図（Ｅ））。
次に、上記工程と同様に、通常のフォトリソグラフィ
法により、FET1および２のゲートとなる部分が除去され
たレジストパターンを形成し、エッチングによりFET2の
ゲートなる部分のあるSiO2膜10を選択的に除去する。続
いて、Ti/Pt/Auの真空蒸着を行ない、リフトオフ法によ
りレジストパターン上のTi/Pt/Auを除去することによ
り、ゲート電極6a,6bを形成し、本実施例の半導体集積
回路が完成する（同図（Ｆ））。
法により、FET1および２のゲートとなる部分が除去され
たレジストパターンを形成し、エッチングによりFET2の
ゲートなる部分のあるSiO2膜10を選択的に除去する。続
いて、Ti/Pt/Auの真空蒸着を行ない、リフトオフ法によ
りレジストパターン上のTi/Pt/Auを除去することによ
り、ゲート電極6a,6bを形成し、本実施例の半導体集積
回路が完成する（同図（Ｆ））。
なお、本実施例では、ノーマリオン型のFET1に設けら
れているバリア層９はアンドープの化合物半導体である
が、不純物をドープしたものでも良い。ただし、その場
合には、当該バリア層が空乏化するように、その膜厚等
を調整する必要がある。
れているバリア層９はアンドープの化合物半導体である
が、不純物をドープしたものでも良い。ただし、その場
合には、当該バリア層が空乏化するように、その膜厚等
を調整する必要がある。
バリア層９がｎ型にドープされた層である場合のFET1
のしきい値電圧Vt1(n)は、 Vt1(n)＝ｑφB−ΔEc−q(2NDtNto＋N1to 2)/2ε1−qNDtN
2/2ε2 … N1：バリア層のドナ密度、 ε2：チャネル層の比誘電率 となる。また、バリア層９がｐ型にドープされた層であ
る場合のFET1しきい値電圧Vt1(p)は、 Vt1(p)＝Egp−ΔEc−qNDtN 2/2ε2 … Egp：バリア層のバンドキャップ となる。
のしきい値電圧Vt1(n)は、 Vt1(n)＝ｑφB−ΔEc−q(2NDtNto＋N1to 2)/2ε1−qNDtN
2/2ε2 … N1：バリア層のドナ密度、 ε2：チャネル層の比誘電率 となる。また、バリア層９がｐ型にドープされた層であ
る場合のFET1しきい値電圧Vt1(p)は、 Vt1(p)＝Egp−ΔEc−qNDtN 2/2ε2 … Egp：バリア層のバンドキャップ となる。
また、本実施例では、バリア層９の材料は活性層4aの
材料（GaAs）に対して異種の材料であるAlGaAsを用いて
いるが、同種の材料であっても良い。
材料（GaAs）に対して異種の材料であるAlGaAsを用いて
いるが、同種の材料であっても良い。
この場合のFET1のしきい値電圧Vt1′は、 Vt1′＝ｑφB−q(NDtN 2＋ND1tN1 2)/2ε2 … ND1：バリア層のドナ密度、 tN1：バリア層厚 となる。
以上説明したように、本発明の半導体集積回路によれ
ば、エピタキシャル成長により形成された化合物半導体
層を活性層とするFETが複数個形成されており、そのう
ちの一部のFETはゲート部に選択的なエピタキシャル成
長により形成されたバリア層が設けられ、他の一部のFE
Tはそのゲート部にバリア層が設けられていないので、
これらのFETは互いに異なるしきい値電圧を持つ。その
ため、活性層をエピタキシャル成長により形成している
にもかかわらず、高い自由度を以て回路を構成すること
ができ、たとえば、ノーマリオン型のFETとノーマリオ
フ型のFETの組み合わせによるDCFL回路を容易に作製す
ることができる。
ば、エピタキシャル成長により形成された化合物半導体
層を活性層とするFETが複数個形成されており、そのう
ちの一部のFETはゲート部に選択的なエピタキシャル成
長により形成されたバリア層が設けられ、他の一部のFE
Tはそのゲート部にバリア層が設けられていないので、
これらのFETは互いに異なるしきい値電圧を持つ。その
ため、活性層をエピタキシャル成長により形成している
にもかかわらず、高い自由度を以て回路を構成すること
ができ、たとえば、ノーマリオン型のFETとノーマリオ
フ型のFETの組み合わせによるDCFL回路を容易に作製す
ることができる。
また、本発明の製造方法によれば、上記本発明の半導
体集積回路の製作にあたり、バリア層をエッチングを使
わずに形成するので、所望の箇所に、しかも、厳密に膜
厚の制御されたバリア層を形成することができる。その
ため、本発明の半導体集積回路を構成する２種類のFET
のしきい値電圧を所望の値に正確に制御することができ
る。
体集積回路の製作にあたり、バリア層をエッチングを使
わずに形成するので、所望の箇所に、しかも、厳密に膜
厚の制御されたバリア層を形成することができる。その
ため、本発明の半導体集積回路を構成する２種類のFET
のしきい値電圧を所望の値に正確に制御することができ
る。
第１図は本発明である半導体集積回路の一実施例を示す
断面構造図、第２図は本発明である半導体集積回路の製
造方法の一実施例であり、第１図に示す半導体集積回路
の製造方法を示す工程断面図である。 １……第１のFET、２……第２のFET、３……半絶縁性基
板、4,4a,4b……n-GaAs層、6a,6b……ゲート電極、7a,7
b……ソース電極、8a,8b……ドレイン電極、９……バリ
ア層。
断面構造図、第２図は本発明である半導体集積回路の製
造方法の一実施例であり、第１図に示す半導体集積回路
の製造方法を示す工程断面図である。 １……第１のFET、２……第２のFET、３……半絶縁性基
板、4,4a,4b……n-GaAs層、6a,6b……ゲート電極、7a,7
b……ソース電極、8a,8b……ドレイン電極、９……バリ
ア層。
Claims (2)
- 【請求項１】同一の半絶縁性基板上に複数の電界効果ト
ランジスタが形成されてなる半導体集積回路において、 前記複数の電界効果トランジスタの一部はエピタキシャ
ル成長により形成された化合物半導体よりなる活性層上
にゲート電極、ソース電極およびドレイン電極が直接形
成された構造を有しており、 前記複数の電界効果トランジスタの他の一部はエピタキ
シャル成長により形成された化合物半導体よりなる活性
層上にソース電極およびドレイン電極が直接形成され、
ゲート電極が前記活性層上に選択的にエピタキシャル成
長により形成された化合物半導体よりなるバリア層を介
して形成された構造を有していることを特徴とする半導
体集積回路。 - 【請求項２】半絶縁性基板上に化合物半導体よりなる活
性層をエピタキシャル成長させる工程と、 メサエッチングにより素子間分離を行い複数の電界効果
トランジスタ形成領域に区画する工程と、 前記複数の電界効果トランジスタ形成領域の一部の領域
中のゲート形成領域を除いて表面全体にマスク層を形成
する工程と、 前記マスク層をマスクとして化合物半導体によるバリア
層を選択的エピタキシャル成長により前記活性層上に形
成する工程と、 前記複数の電界効果トランジスタ形成領域のそれぞれの
活性層上の所定の領域にソース電極およびドレイン電極
を形成する工程と、 前記バリア層の形成されている電界効果トランジスタ形
成領域にあってはそのバリア層上に、その他の電界効果
トランジスタ形成領域にあっては前記活性層上の所定の
領域にそれぞれゲート電極を形成する工程と からなる半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257662A JP2504785B2 (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257662A JP2504785B2 (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199263A JPH0199263A (ja) | 1989-04-18 |
| JP2504785B2 true JP2504785B2 (ja) | 1996-06-05 |
Family
ID=17309361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257662A Expired - Lifetime JP2504785B2 (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504785B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521961B1 (en) * | 2000-04-28 | 2003-02-18 | Motorola, Inc. | Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor |
| JP5783796B2 (ja) * | 2010-05-26 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 光電変換装置 |
-
1987
- 1987-10-13 JP JP62257662A patent/JP2504785B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0199263A (ja) | 1989-04-18 |
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