JPS63301568A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPS63301568A JPS63301568A JP63014611A JP1461188A JPS63301568A JP S63301568 A JPS63301568 A JP S63301568A JP 63014611 A JP63014611 A JP 63014611A JP 1461188 A JP1461188 A JP 1461188A JP S63301568 A JPS63301568 A JP S63301568A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- emitter
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000005669 field effect Effects 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 59
- 230000004888 barrier function Effects 0.000 claims description 47
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 15
- 230000005641 tunneling Effects 0.000 claims description 14
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 4
- 239000002784 hot electron Substances 0.000 claims description 4
- 239000002184 metal Substances 0.000 abstract description 6
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- 239000000203 mixture Substances 0.000 description 5
- 230000005533 two-dimensional electron gas Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
この発明は、微分負性抵抗素子と電界効果トランジスタ
素子とを集積化するに際して、その微分負性抵抗素子の
ベース層と電界効果トランジスタ素子のチャネル層とに
同一のエピタキシャル成長層を用いることにより、 画素子のモノリシック集積化を合理的に、かつ容易に可
能とするものである。
素子とを集積化するに際して、その微分負性抵抗素子の
ベース層と電界効果トランジスタ素子のチャネル層とに
同一のエピタキシャル成長層を用いることにより、 画素子のモノリシック集積化を合理的に、かつ容易に可
能とするものである。
本発明は半導体集積回路装置、特に微分負性抵抗素子と
電界効果トランジスタ素子とをモノリシック集積化する
半導体集積回路装置及びその製造方法に関する。
電界効果トランジスタ素子とをモノリシック集積化する
半導体集積回路装置及びその製造方法に関する。
化合物半導体のへテロ接合、特に、共鳴トンネリングバ
リア構造を用い、新しい機能を有する半導体装置を実現
する研究が最近盛んに行われているが、中でも微分負性
抵抗素子は後述の如き機能を有する次世代のデバイスと
して、これを活用する回路の実現が期待されている。
リア構造を用い、新しい機能を有する半導体装置を実現
する研究が最近盛んに行われているが、中でも微分負性
抵抗素子は後述の如き機能を有する次世代のデバイスと
して、これを活用する回路の実現が期待されている。
微分負性抵抗素子の１例である共鳴トンネリングホット
エレクトロントランジスタ （ＲＨ［ＥＴ） の模式側
断面図を第２Ａ図に示す。このＲＮＥＴは半絶縁性Ｇａ
Ａｓ基板２１、下記例の如き半導体層２２〜２６、エミ
ッタ電極２７、ベース電極２８、およびコレクタ電極２
８からなる。
エレクトロントランジスタ （ＲＨ［ＥＴ） の模式側
断面図を第２Ａ図に示す。このＲＮＥＴは半絶縁性Ｇａ
Ａｓ基板２１、下記例の如き半導体層２２〜２６、エミ
ッタ電極２７、ベース電極２８、およびコレクタ電極２
８からなる。
半導体層 組成 不純物 厚さｃｍ””
ｎｍ ２２：コレクタ ＧａＡｓ ｎ−１ｘｌＱＩｌ
ｌ ３００〜５００２３：バリアＡ ｆ！ ｏ、ｚＧ
ａｏ、ｅＡｓ ノンドープ １００〜３００２４：ベ
ース ＧａＡｓ ｎ−１ｘｌＯ” ２（１
−１００２５：バリア（共鳴トンネリングバリア構造）
２５ ＣＡ ｐ ｏ、３Ｇａ０．７ＡＳ ノンドープ
３〜５２５ ｂ ＧａＡｓ ノン
ドープ ３〜５２５ ａ Ａ Ｒｏ、 ＝Ｇａｏ
、７Ａｓ ノンドープ ３〜５２６：エミッタ Ｇ
ａＡｓ ｎ−１ｘｌＯ” ′＝、４００
このＲＨＦ、Ｔはエミッターベース間のバリア層２５が
量子井戸構造の共鳴トンネリングバリア構造で、２つの
Ａ ＲＧａＡｓバリア層２５ａ、２５ＣにＧａＡｓウェ
ル層２５ｂが挟まれており、量子井戸内の電子のエネル
ギー準位が共鳴準位と呼ばれる離散値となる。
ｎｍ ２２：コレクタ ＧａＡｓ ｎ−１ｘｌＱＩｌ
ｌ ３００〜５００２３：バリアＡ ｆ！ ｏ、ｚＧ
ａｏ、ｅＡｓ ノンドープ １００〜３００２４：ベ
ース ＧａＡｓ ｎ−１ｘｌＯ” ２（１
−１００２５：バリア（共鳴トンネリングバリア構造）
２５ ＣＡ ｐ ｏ、３Ｇａ０．７ＡＳ ノンドープ
３〜５２５ ｂ ＧａＡｓ ノン
ドープ ３〜５２５ ａ Ａ Ｒｏ、 ＝Ｇａｏ
、７Ａｓ ノンドープ ３〜５２６：エミッタ Ｇ
ａＡｓ ｎ−１ｘｌＯ” ′＝、４００
このＲＨＦ、Ｔはエミッターベース間のバリア層２５が
量子井戸構造の共鳴トンネリングバリア構造で、２つの
Ａ ＲＧａＡｓバリア層２５ａ、２５ＣにＧａＡｓウェ
ル層２５ｂが挟まれており、量子井戸内の電子のエネル
ギー準位が共鳴準位と呼ばれる離散値となる。
この微分負性抵抗素子であるＲＨＥＴは第２Ｂ図のエネ
ルギーバンド図に示す如く、エミッタ２６に対して正の
電位をベース２４及びコレクタ２２に与えて動作させる
が、エミッタ内の電子のエネルギー準位が量子井戸内の
電子の共鳴準位Ｅ１と一致するときに、すなわちエミッ
タ２６−ベース２４間のベース電圧（ピーク電圧）ＶＢ
Ｅζ２Ｅ。
ルギーバンド図に示す如く、エミッタ２６に対して正の
電位をベース２４及びコレクタ２２に与えて動作させる
が、エミッタ内の電子のエネルギー準位が量子井戸内の
電子の共鳴準位Ｅ１と一致するときに、すなわちエミッ
タ２６−ベース２４間のベース電圧（ピーク電圧）ＶＢ
Ｅζ２Ｅ。
／ｑ （ｑは電子の電荷）のときに、電子（ホットエレ
クトロン）がエミッタから共鳴トンネリング効果によっ
てベース２４に注入され、この電子がベース中を超高速
で通過しコレクタバリア２３を越えてコレクタ２２に到
達する。
クトロン）がエミッタから共鳴トンネリング効果によっ
てベース２４に注入され、この電子がベース中を超高速
で通過しコレクタバリア２３を越えてコレクタ２２に到
達する。
ベース電圧Ｖ０が２ＥＩ／ｑより小又は大であれば共鳴
トンネリングの条件から外れて、ベース２４への電子注
入量、すなわちコレクタ電流が減少する。従って第３図
に示す温度７７にで測定したエミッタ接地コレクタ電流
の例の如く、コレクタ電流はベース電圧ＶＢ！！のある
値（ＶＩＩＥ） ＲＥＳ（ｌにおいて極大値を示す。
トンネリングの条件から外れて、ベース２４への電子注
入量、すなわちコレクタ電流が減少する。従って第３図
に示す温度７７にで測定したエミッタ接地コレクタ電流
の例の如く、コレクタ電流はベース電圧ＶＢ！！のある
値（ＶＩＩＥ） ＲＥＳ（ｌにおいて極大値を示す。
従ってこのＲＨＥＴを用いたインバータゲートは、入力
電圧ＶＢＨの増加に対し、出力が一旦減少して 。
電圧ＶＢＨの増加に対し、出力が一旦減少して 。
（ＶＢＥ） １ｉｓｏで極小値となり再び増加する微分
負性抵抗特性を示し、例えばトランジスタで構成すれば
７〜８素子が必要な下記の論理機能の２人力排他的否定
論理和（ＥＸＣＬ［１ＳＩＶＥ−ＮＯＲ）ゲートを、第
４図に示す如くこのＲＮＥＴ １個と３個の抵抗素子で
構成することが可能となる。
負性抵抗特性を示し、例えばトランジスタで構成すれば
７〜８素子が必要な下記の論理機能の２人力排他的否定
論理和（ＥＸＣＬ［１ＳＩＶＥ−ＮＯＲ）ゲートを、第
４図に示す如くこのＲＮＥＴ １個と３個の抵抗素子で
構成することが可能となる。
微分負性抵抗素子には上述のＲＨＥＴの他に、例えばベ
ース層をｐ型としたｎ−ｐ−ｎバイポーラトランジスタ
構造の共鳴トンネリングバイポーラトランジスタ （Ｒ
ＢＴ）等もある。このような微分負性抵抗素子によって
論理回路の素子数の削減、遅延時間の短縮等の効果が得
られるために、所要の論理回路を構成する際に、通常の
スイッチング機能を有するトランジスタ素子と微分負性
抵抗素子とを集積化することが強く要望される。
ース層をｐ型としたｎ−ｐ−ｎバイポーラトランジスタ
構造の共鳴トンネリングバイポーラトランジスタ （Ｒ
ＢＴ）等もある。このような微分負性抵抗素子によって
論理回路の素子数の削減、遅延時間の短縮等の効果が得
られるために、所要の論理回路を構成する際に、通常の
スイッチング機能を有するトランジスタ素子と微分負性
抵抗素子とを集積化することが強く要望される。
しかしながら微分負性抵抗素子と電界効果トランジスタ
素子とでは半導体層の多層構成が異なり、モノリシック
集積化を進めるに際しては適切な半導体層の多層構成及
び製造方法が問題となる。
素子とでは半導体層の多層構成が異なり、モノリシック
集積化を進めるに際しては適切な半導体層の多層構成及
び製造方法が問題となる。
前記課題は、微分負性抵抗素子と電界効果トランジスタ
素子とが同一の半導体基板上に形成され、該微分負性抵
抗素子のベース層と該電界効果トランジスタ素子のチャ
ネル層とが同一のエピタキシャル成長層である本発明に
よる半導体集積回路装置により解決される。
素子とが同一の半導体基板上に形成され、該微分負性抵
抗素子のベース層と該電界効果トランジスタ素子のチャ
ネル層とが同一のエピタキシャル成長層である本発明に
よる半導体集積回路装置により解決される。
またこの半導体集積回路装置は、半導体基板上に所要の
半導体層をエピタキシャル成長させて該半導体層の一部
を選択的に除去し、 該選択的除去を行わない領域の該半導体層にオーミック
コンタクトする微分負性抵抗素子のエミッタ電極と、該
選択的除去により表出した半導体層にショットキーコン
タクトする電界効果トランジスタ素子のゲート電極とを
同一の金属層で形成し、 かつ相互に同一の半導体層にオーミックコンタクトする
該微分負性抵抗素子のベース電極と該電界効果トランジ
スタ素子のソース、ドレイン電極とを同一の金属層によ
り形成する本発明による半導体集積回路装置の製造方法
により、容易に実現される。
半導体層をエピタキシャル成長させて該半導体層の一部
を選択的に除去し、 該選択的除去を行わない領域の該半導体層にオーミック
コンタクトする微分負性抵抗素子のエミッタ電極と、該
選択的除去により表出した半導体層にショットキーコン
タクトする電界効果トランジスタ素子のゲート電極とを
同一の金属層で形成し、 かつ相互に同一の半導体層にオーミックコンタクトする
該微分負性抵抗素子のベース電極と該電界効果トランジ
スタ素子のソース、ドレイン電極とを同一の金属層によ
り形成する本発明による半導体集積回路装置の製造方法
により、容易に実現される。
本発明による半導体集積回路装置では、半導体基板上に
エピタキシャル成長した微分負性抵抗素子に必要な半導
体層中のベース層を、電界効果トランジスタ素子のチャ
ネル層としても使用する。
エピタキシャル成長した微分負性抵抗素子に必要な半導
体層中のベース層を、電界効果トランジスタ素子のチャ
ネル層としても使用する。
本実施例では、エピタキシャル成長層の最上層をオーミ
ックコンタクトに適する組成、不純物濃度とし、かつシ
ョットキーコンタクトに適する半導体層が表出するまで
これらの半導体層の一部を選択的に除去して、それぞれ
に微分負性抵抗素子のエミッタ電極と電界効果トランジ
スタ素子のショットキーゲート電極とを同一の金属層で
形成している。
ックコンタクトに適する組成、不純物濃度とし、かつシ
ョットキーコンタクトに適する半導体層が表出するまで
これらの半導体層の一部を選択的に除去して、それぞれ
に微分負性抵抗素子のエミッタ電極と電界効果トランジ
スタ素子のショットキーゲート電極とを同一の金属層で
形成している。
更に微分負性抵抗素子のベース電極と電界効果トランジ
スタ素子のソース、ドレイン電極とを、同一の金属層で
直接又は間接にベース層にオーミックコンタクトさせて
配設している。
スタ素子のソース、ドレイン電極とを、同一の金属層で
直接又は間接にベース層にオーミックコンタクトさせて
配設している。
本発明により上述の例の如く、合理的にかつ容易に微分
負性抵抗素子とショットキーバリア形電界効果トランジ
スタ素子とをモノリシック集積化することが可能となり
、高性能で高集積度の半導体集積回路装置が実現される
。
負性抵抗素子とショットキーバリア形電界効果トランジ
スタ素子とをモノリシック集積化することが可能となり
、高性能で高集積度の半導体集積回路装置が実現される
。
〔実施例〕
以下本発明を実施例により具体的に説明する。
実施例１
第１図は本発明の実施例であるＲＨＥＴとショットキー
バリアタイプＦＥＴとからなる半導体装置の概略断面図
であり、第５Ａ〜５Ｅ図はその製造工程途中での半導体
装置の概略断面図である。
バリアタイプＦＥＴとからなる半導体装置の概略断面図
であり、第５Ａ〜５Ｅ図はその製造工程途中での半導体
装置の概略断面図である。
第５Ａ図参照： 半絶縁性ＧａＡｓ基板１上に、例えば
、分子線エピタキシャル成長法により、下記の各半導体
層を順次成長する。
、分子線エピタキシャル成長法により、下記の各半導体
層を順次成長する。
半導体層 組成 不純物 厚さＣｍ−
３１ｍ ２：コレクタ ＧａＡｓ ｎ−２ｘｌＱＩｌ
＋ ４００３：バリア＾ｆｏ、ｔｓＧａａ、５４Ａ
ｓ ノンドープ ２００４：ベース ＧａＡｓ
ｎ−５ｘｌＯ１１１５０５：バリア（共鳴トン
ネリングバリア構造）５ ＣＡ Ｒｏ、 ３Ｇａｏ、７
ＡＳ ノンドープ ３５ ｂ ＧａＡ
ｓ ノンドープ ５５ ａ Ａ Ｉ
！ ｏ−３ＧａＯ，７Ａｓ ノンドープ ３６：
エミッタ ６ ｃ ＧａＡｓ ｎ−５Ｘｌ０１８２０
０５ ｂ Ａ Ｒｏ、５Ｇａｏ、Ｊｓ ノンドー
プ ３５ ａ ＧａＡｓ ｎ−
１ｘｌＱｌＢ ２５７：コンタクト ＩｎＧａ
Ａｓ ｎ−５ｘｌＯ” １００なお、エ
ミッタ層６は３層構造を採用しており、薄いＡ Ｉ Ｇ
ａＡｓ層６ｂは後述するエツチング処理のエツチング停
止層として働き、下側エミッタ層６ａの厚さに応じて形
成するＦＥＴをデプレション形あるいはエンハンスメン
ト形にすることがでキ、薄いとエンハンスメント形にな
る。
３１ｍ ２：コレクタ ＧａＡｓ ｎ−２ｘｌＱＩｌ
＋ ４００３：バリア＾ｆｏ、ｔｓＧａａ、５４Ａ
ｓ ノンドープ ２００４：ベース ＧａＡｓ
ｎ−５ｘｌＯ１１１５０５：バリア（共鳴トン
ネリングバリア構造）５ ＣＡ Ｒｏ、 ３Ｇａｏ、７
ＡＳ ノンドープ ３５ ｂ ＧａＡ
ｓ ノンドープ ５５ ａ Ａ Ｉ
！ ｏ−３ＧａＯ，７Ａｓ ノンドープ ３６：
エミッタ ６ ｃ ＧａＡｓ ｎ−５Ｘｌ０１８２０
０５ ｂ Ａ Ｒｏ、５Ｇａｏ、Ｊｓ ノンドー
プ ３５ ａ ＧａＡｓ ｎ−
１ｘｌＱｌＢ ２５７：コンタクト ＩｎＧａ
Ａｓ ｎ−５ｘｌＯ” １００なお、エ
ミッタ層６は３層構造を採用しており、薄いＡ Ｉ Ｇ
ａＡｓ層６ｂは後述するエツチング処理のエツチング停
止層として働き、下側エミッタ層６ａの厚さに応じて形
成するＦＥＴをデプレション形あるいはエンハンスメン
ト形にすることがでキ、薄いとエンハンスメント形にな
る。
“Ａ″はＲＨＥＴを形成する領域、“Ｂ”はショットキ
ーバリア形電界効果トランジスタ（ＭＥＳ ＦＥＴ）素
子を形成する領域を示す。
ーバリア形電界効果トランジスタ（ＭＥＳ ＦＥＴ）素
子を形成する領域を示す。
第５Ｂ図参照：この半導体基体に素子間分離領域８を硼
素（Ｂ）、酸素（０）等の選択的イオン注入で形成する
。素子間分離をＶ（又はＵ）溝絶縁物の形成あるいはメ
サエッチングの採用によっても達成できる。
素（Ｂ）、酸素（０）等の選択的イオン注入で形成する
。素子間分離をＶ（又はＵ）溝絶縁物の形成あるいはメ
サエッチングの採用によっても達成できる。
Ｒ）ＩＥＴ形成領域Ａ上を例えば８１０２等のマスク１
６で被覆し、例えばＣＣｆ ２Ｆ２を用いたりアクティ
ブイオンエツチング法によりＡ Ｉ ＧａＡｓ層６ｂを
停止層としてエツチングし、ＭＥＳ ＦＥＴ素子形成領
域Ｂ及び素子間分離領域８のｎ型ＩｎＧａＡｓコンタク
ト層７、ｎ型ＧａＡｓエミッタ層６ｃを選択的に除去す
る。
６で被覆し、例えばＣＣｆ ２Ｆ２を用いたりアクティ
ブイオンエツチング法によりＡ Ｉ ＧａＡｓ層６ｂを
停止層としてエツチングし、ＭＥＳ ＦＥＴ素子形成領
域Ｂ及び素子間分離領域８のｎ型ＩｎＧａＡｓコンタク
ト層７、ｎ型ＧａＡｓエミッタ層６ｃを選択的に除去す
る。
１５ｃ図参照： 例えば、ＷＳｉを厚さ４００ｎｍ程
度にスパッタした導体層をパターニングして、ＲＨ［Ｅ
Ｔのエミッタ電極１１とＭＩＥＳ ＦＥＴ素子のゲート
電極１４とを形成する。この場合、ｎ −ＩｎＧａＡｓ
コンタクト層７上のエミッタ電極はオーミックコンタク
トとなり、ｎ −Ａ ｎ ＧａＡｓ層６ｂ上のゲート電
極１４はショットキーコンタクトとなる。
度にスパッタした導体層をパターニングして、ＲＨ［Ｅ
Ｔのエミッタ電極１１とＭＩＥＳ ＦＥＴ素子のゲート
電極１４とを形成する。この場合、ｎ −ＩｎＧａＡｓ
コンタクト層７上のエミッタ電極はオーミックコンタク
トとなり、ｎ −Ａ ｎ ＧａＡｓ層６ｂ上のゲート電
極１４はショットキーコンタクトとなる。
第５Ｄ図参照： ＲＨＥＴ形成領形成領域口を形成し
たマスク（図示を省略）を設け、例えばＣＣβ２Ｆ２を
用いたりアクティブイオンエツチング法により、ＲＨＢ
Ｔのエミッタ電極１１をマスクとしＡｊ２ＧａＡｓ層６
ｂを停止層とするエツチングにより、ＲＨＥＴ形成領形
成領域口ＩｎＧａＡｓ ：）ンタクト層７、ｎ型ＧａＡ
ｓ ｘミッタ層６Ｃを除去して、エミッタ領域を画定す
る。
たマスク（図示を省略）を設け、例えばＣＣβ２Ｆ２を
用いたりアクティブイオンエツチング法により、ＲＨＢ
Ｔのエミッタ電極１１をマスクとしＡｊ２ＧａＡｓ層６
ｂを停止層とするエツチングにより、ＲＨＥＴ形成領形
成領域口ＩｎＧａＡｓ ：）ンタクト層７、ｎ型ＧａＡ
ｓ ｘミッタ層６Ｃを除去して、エミッタ領域を画定す
る。
次いで例えば金ゲルマニウム／金（ＡｕＧｅ／Ａｕ）を
用いて、微分負性抵抗素子のベース電極１２及びＭＥＳ
ＦＥＴ素子のソース、ドレイン電極１５を通常リフト
オフ法で形成する。
用いて、微分負性抵抗素子のベース電極１２及びＭＥＳ
ＦＥＴ素子のソース、ドレイン電極１５を通常リフト
オフ法で形成する。
第５Ｅ図参照： ベース電極１２の外側で、ｎ型ＧａＡ
ｓコレクタ層２が表出するまでエツチングし、ここにＡ
ｕＧｅ／Ａｕ等のコレクタ電極１３を形成する。
ｓコレクタ層２が表出するまでエツチングし、ここにＡ
ｕＧｅ／Ａｕ等のコレクタ電極１３を形成する。
次いで例えば温度４５０℃、３０秒間程度の熱処理を行
いＡｕＧｅと半導体基体とを合金化して合金化領域１２
Ａ、１３Ａおよび１５Ａを形成するが、微分負性抵抗素
子のベース電極１２の合金化領域１２ＡとＭｉｓ Ｆ［
ＥＴ素子のソース、ドレイン電極１５の合金化領域１５
Ａとは、ｎ型ＧａＡｓベース層４に達してｎ型ＧａＡｓ
コレクタ層２には達しない深さとする。
いＡｕＧｅと半導体基体とを合金化して合金化領域１２
Ａ、１３Ａおよび１５Ａを形成するが、微分負性抵抗素
子のベース電極１２の合金化領域１２ＡとＭｉｓ Ｆ［
ＥＴ素子のソース、ドレイン電極１５の合金化領域１５
Ａとは、ｎ型ＧａＡｓベース層４に達してｎ型ＧａＡｓ
コレクタ層２には達しない深さとする。
本実施例では、ＲＨＢＴとＭＥＳ ＦＥＴ素子とがそれ
ぞれを単独に形成した場合と同等の良好な特性を示し、
これらの素子で論理回路を構成して意図する動作が充分
に達成されている。
ぞれを単独に形成した場合と同等の良好な特性を示し、
これらの素子で論理回路を構成して意図する動作が充分
に達成されている。
実施例２
第６図は、実施例１のＲＩＩＥＴとショットキーバリア
タイプＦＥＴからなる半導体装置と類似の半導体装置の
概略断面図である。この半導体装置においては、（ａ）
ＲＨＥＴのベース電極がないことおよび（ｂ）素子間分
離にＶ溝絶縁物分離を採用したことを除いて実施例１の
半導体装置と同じである。
タイプＦＥＴからなる半導体装置と類似の半導体装置の
概略断面図である。この半導体装置においては、（ａ）
ＲＨＥＴのベース電極がないことおよび（ｂ）素子間分
離にＶ溝絶縁物分離を採用したことを除いて実施例１の
半導体装置と同じである。
したがって、第６図中の参照番号で第１図中と同じもの
は同じ構成要素を表わしている。この場合に、Ｒ）ＩＢ
Ｔのベース層であるｎ−ＧａＡＳ層４はＦＥＴのチャネ
ル層でもあるので、直接にＲ１（ＥＴのベースとＦＥＴ
のソースとが繋がっている。したがって、実施例２の半
導体装置の回路は第７図に示すとおりであり、実施例１
の半導体装置ではベース電極１２とソース電極１５とを
配線（図示せず）接続することによって第７図の回路を
構成することになる。
は同じ構成要素を表わしている。この場合に、Ｒ）ＩＢ
Ｔのベース層であるｎ−ＧａＡＳ層４はＦＥＴのチャネ
ル層でもあるので、直接にＲ１（ＥＴのベースとＦＥＴ
のソースとが繋がっている。したがって、実施例２の半
導体装置の回路は第７図に示すとおりであり、実施例１
の半導体装置ではベース電極１２とソース電極１５とを
配線（図示せず）接続することによって第７図の回路を
構成することになる。
この半導体装置の製造工程は次の２点が異なるほかは実
施例１の製造工程と同じである。
施例１の製造工程と同じである。
（ａ）所定の半導体層２〜７を形成した後で、素子間分
離のためのイオン注入の代わりに、■溝を異方性エツチ
ングで形成し、このＶ溝をＳｌＯ□、多結晶シリコン等
の絶縁物１７で充填する。
離のためのイオン注入の代わりに、■溝を異方性エツチ
ングで形成し、このＶ溝をＳｌＯ□、多結晶シリコン等
の絶縁物１７で充填する。
（ｂ）実施例１でベース電極、ソース電極およびドレイ
ン電極の３つの電極を形成した代わりに、ドレイン電極
１５のみをＡｕＧｅ／Ａｕでリフトオフ法で形成する。
ン電極の３つの電極を形成した代わりに、ドレイン電極
１５のみをＡｕＧｅ／Ａｕでリフトオフ法で形成する。
実施例１および２の半導体装置でのＲＨＥＴのノンバイ
アス状態でのエネルギーバンド図を第８図に示す（なお
、バイアス状態でのエネルギーバンド図は第１Ｂ図とほ
ぼ同じである）。また、ショットキーバリアタイプＦＥ
Ｔのエネルギーバンド図を第９Ａ図（ノンバイアス状態
）および第９Ｂ図（ゲート電極４に負電圧Ｖ。を印加し
たバイアス状態）に示す。ＦＥＴのチャネル層４の下に
ＲＨＥＴのコレクタバリア層（ｉ −Ａ ｆＧａＡｓ層
）３があるので、ＦＥＴのｖｔｈ特性が向上する。すな
わち、第９Ａ図に示す如く、ゲートノンバイアス状態の
時チャネル層４に存在していた電子からなるキャリアが
、ゲートバイアスＶＧ印加によりおし出されてしまい、
トランジスタのオンとオフの境界がクリアになる。
アス状態でのエネルギーバンド図を第８図に示す（なお
、バイアス状態でのエネルギーバンド図は第１Ｂ図とほ
ぼ同じである）。また、ショットキーバリアタイプＦＥ
Ｔのエネルギーバンド図を第９Ａ図（ノンバイアス状態
）および第９Ｂ図（ゲート電極４に負電圧Ｖ。を印加し
たバイアス状態）に示す。ＦＥＴのチャネル層４の下に
ＲＨＥＴのコレクタバリア層（ｉ −Ａ ｆＧａＡｓ層
）３があるので、ＦＥＴのｖｔｈ特性が向上する。すな
わち、第９Ａ図に示す如く、ゲートノンバイアス状態の
時チャネル層４に存在していた電子からなるキャリアが
、ゲートバイアスＶＧ印加によりおし出されてしまい、
トランジスタのオンとオフの境界がクリアになる。
実施例３
実施例１および２０半導体装置においては電界効果トラ
ンジスタをショットキーバリアタイプＦＥＴとしている
が、この代りに２次元電子ガス（２０ＥＧ）を発生させ
て利用するヘテロ接合タイプＦＥＴを形成することがで
きる。この場合には、半絶縁性ＧａＡｓ基板上にエピタ
キシャル成長させる半導体層の層構造は実施例１と実質
的に同じであるが、ＲＨＥＴのコレクタ・バリア層３を
ｎ−ＡｌＧａＡｓ（実施例１ではｉ−ＡｌＧａＡｓ）で
形成して電子供給層とし、そして、ＲＨＥＴのベース層
４をｉ −ＧａＡｓ（実施例１ではｎ−ＧａＡｓ）で形
成して、ここに２次元電子ガスを発生させることになる
。したがって、半絶縁性ＧａＡｓ基板上に順次成長され
る半導体層は次のようになる。
ンジスタをショットキーバリアタイプＦＥＴとしている
が、この代りに２次元電子ガス（２０ＥＧ）を発生させ
て利用するヘテロ接合タイプＦＥＴを形成することがで
きる。この場合には、半絶縁性ＧａＡｓ基板上にエピタ
キシャル成長させる半導体層の層構造は実施例１と実質
的に同じであるが、ＲＨＥＴのコレクタ・バリア層３を
ｎ−ＡｌＧａＡｓ（実施例１ではｉ−ＡｌＧａＡｓ）で
形成して電子供給層とし、そして、ＲＨＥＴのベース層
４をｉ −ＧａＡｓ（実施例１ではｎ−ＧａＡｓ）で形
成して、ここに２次元電子ガスを発生させることになる
。したがって、半絶縁性ＧａＡｓ基板上に順次成長され
る半導体層は次のようになる。
半導体層 組成
２ ＋ ：］ レクタｎ −ＧａＡｓ
３：コレクタ・バリア ｎ−ＡｌＧａＡｓ４ ：
ベースｉ −ＧａＡｓ ５：ベースφバリア ５ ａ ｉ −Ａｊ２ＧａＡｓ
５ ｂ ｉ −ＧａＡｓ５ Ｃｉ
−Ａｊ！ＧａＡｓ ６：エミッタ ５ａｎ−ＧａＡｓ ５ ｂ ｉ −Ａｊ！Ｇａ
Ａｓ５ｃｎ−ＧａＡｓ ７：コンタクト ｎ−ＩｎＧａＡｓＲ）
ＩＥＴとへテロ接合タイプＦＥＴとからなる半導体装置
は実施例１又は２の製造工程と同じようにして製造され
る。
ベースｉ −ＧａＡｓ ５：ベースφバリア ５ ａ ｉ −Ａｊ２ＧａＡｓ
５ ｂ ｉ −ＧａＡｓ５ Ｃｉ
−Ａｊ！ＧａＡｓ ６：エミッタ ５ａｎ−ＧａＡｓ ５ ｂ ｉ −Ａｊ！Ｇａ
Ａｓ５ｃｎ−ＧａＡｓ ７：コンタクト ｎ−ＩｎＧａＡｓＲ）
ＩＥＴとへテロ接合タイプＦＥＴとからなる半導体装置
は実施例１又は２の製造工程と同じようにして製造され
る。
このＲＨＥＴのノンバイアス状態でのエネルギーバンド
図を第１０Ａ図に示す。ベース層（ｉ −ＧａＡｓ）４
のコレクタバリア層（ｎ−ＡｌＧａＡｓ） ３近くに
て２次元電子ガス（２ＤＥＣ）が発生する。ヘテロ接合
タイプＦＥＴのエネルギーバンド図を第１０Ｂ図（ノン
バイアス状態）および第１０Ｃ図（バイアス状態、ゲー
トにマイナス電圧Ｖａを印加する）に示す。このヘテロ
接合タイプＦＥＴはノーマリオン（デプレション）タイ
プＦＥＴであって、バイアス状態でチャネル層４ （す
なわち、ベース層：１−ＧａＡｓ層）が空乏化してＯＦ
Ｆ状態となる。なお、ＦＥＴでのコンタクト層であるｎ
−ＧａＡｓ層６の厚さに依存してノーマリオフ（エンハ
ンスメント）タイプとすることも可能である。ＦＥＴは
２次元電子ガスによって高速動作し、ＲＩＩＥＴは、低
いベース抵抗を維持してそのベース層厚さが薄いので、
利得（ゲイン）の向上かつ高速化が図れる。
図を第１０Ａ図に示す。ベース層（ｉ −ＧａＡｓ）４
のコレクタバリア層（ｎ−ＡｌＧａＡｓ） ３近くに
て２次元電子ガス（２ＤＥＣ）が発生する。ヘテロ接合
タイプＦＥＴのエネルギーバンド図を第１０Ｂ図（ノン
バイアス状態）および第１０Ｃ図（バイアス状態、ゲー
トにマイナス電圧Ｖａを印加する）に示す。このヘテロ
接合タイプＦＥＴはノーマリオン（デプレション）タイ
プＦＥＴであって、バイアス状態でチャネル層４ （す
なわち、ベース層：１−ＧａＡｓ層）が空乏化してＯＦ
Ｆ状態となる。なお、ＦＥＴでのコンタクト層であるｎ
−ＧａＡｓ層６の厚さに依存してノーマリオフ（エンハ
ンスメント）タイプとすることも可能である。ＦＥＴは
２次元電子ガスによって高速動作し、ＲＩＩＥＴは、低
いベース抵抗を維持してそのベース層厚さが薄いので、
利得（ゲイン）の向上かつ高速化が図れる。
実施例４
微分負性抵抗素子をＲＨＩＥＴに代わる共鳴ベーストラ
ンジスタ（ＲＢＴ）として、ショットキーバリアタイプ
ＦＥＴと組合せて半導体装置を作ることができる。
ンジスタ（ＲＢＴ）として、ショットキーバリアタイプ
ＦＥＴと組合せて半導体装置を作ることができる。
第１１Ａ図に示すように、半絶縁性ＧａＡｓ基板３１上
に、分子線エピタキシャル成長法により、下記の半導体
層を順次形成する。
に、分子線エピタキシャル成長法により、下記の半導体
層を順次形成する。
半導体層 組成
３２：コレクタ ｎ −ＧａＡｓ３４
：ベース ｐ −ＧａＡｓ３５：エ
ミッタ・バリア ３５ａ ｉ −Ａ［Ｇａ
Ａｓ３５ ｂ ｉ −Ｇ
ａＡｓ３５ｃｉ−ＡｌＧａＡｓ ３６：エミッタ ｎ−ｌＧａＡｓ３
７：コンタクト ｎ −ＩｎＧａＡｓ
“Ｃ”はＲＢＴを形成領域、“Ｂ”はショットキーバリ
アタイプＦＥＴを形成する領域を示す。
：ベース ｐ −ＧａＡｓ３５：エ
ミッタ・バリア ３５ａ ｉ −Ａ［Ｇａ
Ａｓ３５ ｂ ｉ −Ｇ
ａＡｓ３５ｃｉ−ＡｌＧａＡｓ ３６：エミッタ ｎ−ｌＧａＡｓ３
７：コンタクト ｎ −ＩｎＧａＡｓ
“Ｃ”はＲＢＴを形成領域、“Ｂ”はショットキーバリ
アタイプＦＥＴを形成する領域を示す。
素子間分離（図示せず）は実施例１でのイオン注入領域
又は実施例２でのＶ溝絶縁物によって達成される。
又は実施例２でのＶ溝絶縁物によって達成される。
ＲＢＴ領域Ｃ内でエミッタ電極よりも少し太きなサイズ
のＳｉＯ□等のマスク（図示せず）でコンタクト層３７
を覆い、ドライエツチング法によってコンタクト層３７
、エミッタ層３６、エミッタ・バリア層３５を選択的に
除去して、第１１Ｂ図に示すようにベース層３４を表出
させる。このエツチング時に、このベース層３４の上部
もエツチングされる。マスク１６の除去後に、エミッタ
電極およびゲート電極のための開口のあるレジストパタ
ーン（図示せず）を表出表面上に形成し、ＷＳｉをスパ
ッタリングで被着させ、レジストパターンを除去するこ
とで、コンタクト層３７上のエミッタ電極４１およびベ
ース層３４上のゲート電極４４を同時に形成する。コレ
クタ電極形成のために、レジストパターンを表出表面上
に形成し、ドライエツチング法によってベース層３４お
よびコレクタ層３２の上部を選択的に除去する。次に、
電極用開口のあるレジストパターンを全表面上に形成し
、金ゲルマニウム／金（ＡｕＧｅ／Ａｕ）を蒸着で被着
し、レジストパターンを除去することによってヘ−４（
ｐ−ＧａＡｓ）層３４上にベース電極４２、ＦＥＴのソ
ース電極４５Ｓおよびドレイン電極４５ｄ１そして、コ
レクタ（ｎ−ＧａＡｓ）層３２上にコレクタ電極４３を
同時に形成する。このようにして、ＲＢＴとショットキ
ーバリアタイプＦＥＴとからなる半導体装置が得られる
。
のＳｉＯ□等のマスク（図示せず）でコンタクト層３７
を覆い、ドライエツチング法によってコンタクト層３７
、エミッタ層３６、エミッタ・バリア層３５を選択的に
除去して、第１１Ｂ図に示すようにベース層３４を表出
させる。このエツチング時に、このベース層３４の上部
もエツチングされる。マスク１６の除去後に、エミッタ
電極およびゲート電極のための開口のあるレジストパタ
ーン（図示せず）を表出表面上に形成し、ＷＳｉをスパ
ッタリングで被着させ、レジストパターンを除去するこ
とで、コンタクト層３７上のエミッタ電極４１およびベ
ース層３４上のゲート電極４４を同時に形成する。コレ
クタ電極形成のために、レジストパターンを表出表面上
に形成し、ドライエツチング法によってベース層３４お
よびコレクタ層３２の上部を選択的に除去する。次に、
電極用開口のあるレジストパターンを全表面上に形成し
、金ゲルマニウム／金（ＡｕＧｅ／Ａｕ）を蒸着で被着
し、レジストパターンを除去することによってヘ−４（
ｐ−ＧａＡｓ）層３４上にベース電極４２、ＦＥＴのソ
ース電極４５Ｓおよびドレイン電極４５ｄ１そして、コ
レクタ（ｎ−ＧａＡｓ）層３２上にコレクタ電極４３を
同時に形成する。このようにして、ＲＢＴとショットキ
ーバリアタイプＦＥＴとからなる半導体装置が得られる
。
このＲＢＴのノンバイアス状態でのエネルギーバンド図
を第１２Ａ図に示す。ショットキーバリアタイプＦＥＴ
のエネルギーバンド図を第１２Ｂ図（ノンバイアス状態
）および第１２Ｃ図（バイアス状態）に示す。このショ
ットキーバリアタイプＦＥＴはキャリアがホールである
Ｐチャネルを有する。この実施例ではノーマリオンタイ
プＦＥＴであるので、ゲート電極への電圧印加がないと
き（ノンバイアスのとき）にはチャネルにチャネル層（
すなわち、ｐ−ＧａＡｓベース層）３４にホールが発生
してＦＥＴはオン状態になる。ゲート電極に＋Ｖｃの正
電圧を印加すると、チャネル層が空乏化してオフ状態と
なる。このときに、ｎ −ＧａＡｓコレクタ層３２がＦ
ＥＴのチャネル層３４の下にあって、バリアの働きがあ
るので、ＦＥＴのｖｔｈ特性が向上する。
を第１２Ａ図に示す。ショットキーバリアタイプＦＥＴ
のエネルギーバンド図を第１２Ｂ図（ノンバイアス状態
）および第１２Ｃ図（バイアス状態）に示す。このショ
ットキーバリアタイプＦＥＴはキャリアがホールである
Ｐチャネルを有する。この実施例ではノーマリオンタイ
プＦＥＴであるので、ゲート電極への電圧印加がないと
き（ノンバイアスのとき）にはチャネルにチャネル層（
すなわち、ｐ−ＧａＡｓベース層）３４にホールが発生
してＦＥＴはオン状態になる。ゲート電極に＋Ｖｃの正
電圧を印加すると、チャネル層が空乏化してオフ状態と
なる。このときに、ｎ −ＧａＡｓコレクタ層３２がＦ
ＥＴのチャネル層３４の下にあって、バリアの働きがあ
るので、ＦＥＴのｖｔｈ特性が向上する。
以上説明した如く本発明によれば、微分負性抵抗素子と
電界効果トランジスタ素子とのモノリシック集積化が合
理的に、かつ容易に可能となり、論理回路などを構成す
るに際し画素子を任意に選択して大幅に素子数を削減し
、遅延時間を短縮するなどの効果が容易に実現される。
電界効果トランジスタ素子とのモノリシック集積化が合
理的に、かつ容易に可能となり、論理回路などを構成す
るに際し画素子を任意に選択して大幅に素子数を削減し
、遅延時間を短縮するなどの効果が容易に実現される。
第１図は本発明に係るＲＨＥＴとショットキーバリアタ
イプＦ Ｅ Ｔとからなる半導体装置の概略斜視図であ
り、 第２Ａ図はＲＨＥＴ （微分負性抵抗素子）の概略断面
図であり、 第２Ｂ図は第１図のＲＨＥＴにピーク電圧（ＶＢＥ）を
印加したときのエネルギーバンド図であり、第３図は第
１図のＲＨＥＴの電圧−電流特性を示すグラフであり、 第４図はＥＸＣＬＵＳｒＶε−ＮＯＲゲートの回路図で
あり、第５Ａ図〜第５Ｅ図は第１図の半導体装置の製造
工程を説明する半導体装置の概略断面図であり、第６図
は本発明の別の実施態様に係るＲＨＢＴとショットキー
バリアタイプＦＥＴとからなる半導体装置の概略断面図
であり、 第７図は第６図の半導体装置の回路図であり、第８図は
本発明に係る半導体装置のＲＨＢＴのノンバイアス状態
でのエネルギーバンド図であり、第９Ａ図および第９Ｂ
図は本発明に係る半導体装置のショットキーバリアタイ
プＦＥＴのノンバイアス状態およびバイアス状態のエネ
ルギーバンド図であり、 第１０Ａ図は２次元電子ガスが発生する本発明に係る半
導体装置のＲＮＥＴのノンバイアス状態でのエネルギー
バンド図であり、 第１０Ｂ図および第１０Ｃ図は２次元電子ガスが発生す
る本発明に係る半導体装置のへテロ接合タイプＦＥＴの
ノンバイアス状態およびバイアス状態のエネルギーバン
ド図であり、 第１１Ａ図および第１１Ｂ図はＲＢＴとショットキーバ
リアタイプＦＥＴとからなる本発明に係る半導体装置の
製造工程を説明する半導体装置の概略断面図であり、 第１２Ａ図はＲＢＴのノンバイアス状態でのエネルギー
バンド図であり、 第１２Ｂ図および第１２Ｃ図はＲＢＴと一諸に作られる
ショットキーバリアタイプＦＥＴのノンバイアス状態お
よびバイアス状態のエネルギーバンド図である。 Ａ・・・ＲＨＥＴ形成領域、 Ｂ・・・電界効果トランジスタ形成領域、Ｃ・・・ＲＢ
Ｔ形成領域、 １・・・半絶縁性ＧａＡｓ基板、 ２・・・コレクタ層
、３・・・コレクタバリア層、 ４・・・ベース層、
５・・・エミッタバリア層（量子井戸構造）、５ ａ
、５ Ｃ−Ａｊ！ＧａＡｓバリア層、５ｂ・・・ＧａＡ
ｓウェル層、 ６・・・エミッタ層、５ ａ 、
５ ｃ−＝ＧａＡｓ層、 ６ ｂ ・ＡｌＧａＡｓ
層７・・・コンタクト層、 １１・・・ＲＨＥＴのエミッタ電極、 １２・・・ＲＩＩＥＴのベース電極、 １３・・・ＲＨＥＴのコレクタ電極、 １４・・・ＦＥＴのゲート電極、 １５Ｓ・・・ＦＥＴのソース電極、 １５ｄ・・・ＦＥＴのドレイン電極、 １２Ａ 、 １３Ａ 、 １５Ａ・・・合金化領域。
イプＦ Ｅ Ｔとからなる半導体装置の概略斜視図であ
り、 第２Ａ図はＲＨＥＴ （微分負性抵抗素子）の概略断面
図であり、 第２Ｂ図は第１図のＲＨＥＴにピーク電圧（ＶＢＥ）を
印加したときのエネルギーバンド図であり、第３図は第
１図のＲＨＥＴの電圧−電流特性を示すグラフであり、 第４図はＥＸＣＬＵＳｒＶε−ＮＯＲゲートの回路図で
あり、第５Ａ図〜第５Ｅ図は第１図の半導体装置の製造
工程を説明する半導体装置の概略断面図であり、第６図
は本発明の別の実施態様に係るＲＨＢＴとショットキー
バリアタイプＦＥＴとからなる半導体装置の概略断面図
であり、 第７図は第６図の半導体装置の回路図であり、第８図は
本発明に係る半導体装置のＲＨＢＴのノンバイアス状態
でのエネルギーバンド図であり、第９Ａ図および第９Ｂ
図は本発明に係る半導体装置のショットキーバリアタイ
プＦＥＴのノンバイアス状態およびバイアス状態のエネ
ルギーバンド図であり、 第１０Ａ図は２次元電子ガスが発生する本発明に係る半
導体装置のＲＮＥＴのノンバイアス状態でのエネルギー
バンド図であり、 第１０Ｂ図および第１０Ｃ図は２次元電子ガスが発生す
る本発明に係る半導体装置のへテロ接合タイプＦＥＴの
ノンバイアス状態およびバイアス状態のエネルギーバン
ド図であり、 第１１Ａ図および第１１Ｂ図はＲＢＴとショットキーバ
リアタイプＦＥＴとからなる本発明に係る半導体装置の
製造工程を説明する半導体装置の概略断面図であり、 第１２Ａ図はＲＢＴのノンバイアス状態でのエネルギー
バンド図であり、 第１２Ｂ図および第１２Ｃ図はＲＢＴと一諸に作られる
ショットキーバリアタイプＦＥＴのノンバイアス状態お
よびバイアス状態のエネルギーバンド図である。 Ａ・・・ＲＨＥＴ形成領域、 Ｂ・・・電界効果トランジスタ形成領域、Ｃ・・・ＲＢ
Ｔ形成領域、 １・・・半絶縁性ＧａＡｓ基板、 ２・・・コレクタ層
、３・・・コレクタバリア層、 ４・・・ベース層、
５・・・エミッタバリア層（量子井戸構造）、５ ａ
、５ Ｃ−Ａｊ！ＧａＡｓバリア層、５ｂ・・・ＧａＡ
ｓウェル層、 ６・・・エミッタ層、５ ａ 、
５ ｃ−＝ＧａＡｓ層、 ６ ｂ ・ＡｌＧａＡｓ
層７・・・コンタクト層、 １１・・・ＲＨＥＴのエミッタ電極、 １２・・・ＲＩＩＥＴのベース電極、 １３・・・ＲＨＥＴのコレクタ電極、 １４・・・ＦＥＴのゲート電極、 １５Ｓ・・・ＦＥＴのソース電極、 １５ｄ・・・ＦＥＴのドレイン電極、 １２Ａ 、 １３Ａ 、 １５Ａ・・・合金化領域。
Claims (1)
- 【特許請求の範囲】 １、微分負性抵抗素子と電界効果トランジスタ素子とが
同一の半導体基板上に形成され、該微分負性抵抗素子の
ベース層と該電界効果トランジスタ素子のチャネル層と
が同一のエピタキシャル成長層であることを特徴とする
半導体集積回路装置。 ２、前記微分負性抵抗素子が共鳴トンネリングホットエ
レクトロントランジスタ（ＲＨＥＴ）であり、かつ前記
電界効果トランジスタ素子（ＦＥＴ）がショットキーバ
リアタイプ電界効果トランジスタであることを特徴とす
る第１請求項記載の装置。 ３、前記微分負性抵抗素子が共鳴トンネリングホットエ
レクトロントランジスタ（ＲＨＥＴ）であり、かつ前記
電界効果トランジスタ素子がヘテロ接合タイプ電界効果
トランジスタであることを特徴とする第１請求項記載の
装置。 ４、前記微分負性抵抗素子が共鳴トンネリングバイポー
ラトランジスタ（ＲＢＴ）であり、かつ前記電界効果ト
ランジスタ素子がショットキーバリアタイプ電界効果ト
ランジスタであることを特徴とする第１請求項記載の装
置。 ５、ひとつの半導体基板上に形成された、微分負性抵抗
素子と電界効果トランジスタ素子とからなりかつ該微分
負性抵抗素子のベース層と該電界効果トランジスタ素子
のチャネル層とが同一のエピタキシャル成長層である半
導体集積回路装置を製造する方法が、 半導体基板上に所要の半導体層をエピタキシャル成長さ
せて該半導体層の一部を選択的に除去し、該選択的除去
を行わない領域の該半導体層にオーミックコンタクトす
る微分負性抵抗素子のエミッタ電極と、該選択的除去に
より表出した半導体層にショットキーコンタクトする電
界効果トランジスタ素子のゲート電極とを同一の導体層
で同時に形成し、および相互に同一の半導体層にオーミ
ックコンタクトする該微分負性抵抗素子のベース電極と
、該電界効果トランジスタ素子のソース、ドレイン電極
とを同一の導体層により同時に形成する工程を含んでな
ることを特徴とする半導体集積回路装置の製造方法。 ６、前記半導体基板に半絶縁性ＧａＡｓ基板を用い、前
記半導体層として前記微分負性抵抗素子のために、コレ
クタ層のｎ−ＧａＡｓ層、コレクタバリア層のｉ−Ａｌ
ＧａＡｓ層、ベース層のｎ−ＧａＡｓ層、共鳴トンネリ
ングバリア構造を有するエミッタバリア層のｉ−ＡｌＧ
ａＡｓ／ｉ−ＧａＡｓ／ｉ−ＡｌＧａＡｓ多層、エミッ
タ層のｎ−ＧａＡｓ層およびエミッタコンタクト層のｎ
−ＩｎＧａＡｓ層を順次エピタキシャル成長させ、そし
て、前記電界効果トランジスタのために前記エミッタコ
ンタクト層のｎ−ＡｌＧａＡｓ層と前記エミッタ層のｎ
−ＧａＡｓ層の一部とを選択的にエッチング除去し、残
っている該エミッタ層のｎ−ＧａＡｓ層上に前記ゲート
電極を形成することを特徴とする第５請求項記載の方法
。 ７、前記半導体基板に半絶縁性ＧａＡｓ基板を用い、前
記半導体層として前記微分負性抵抗素子のために、コレ
クタ層のｎ−ＧａＡｓ層、コレクタバリア層のｎ−Ａｌ
ＧａＡｓ層、ベース層のｉ−ＧａＡｓ層、共鳴トンネリ
ングバリア構造を有するエミッタバリア層のｉ−ＡｌＧ
ａＡｓ／ｉ−ＧａＡｓ／ｉ−ＡｌＧａＡｓ多層、エミッ
タ層のｎ−ＧａＡｓ層およびエミッタコンタクト層のｎ
−ＩｎＧａＡｓ層を順次エピタキシャル成長させ、そし
て、前記電界効果トランジスタのために前記エミッタコ
ンタクト層のｎ−ＡｌＧａＡｓ層と前記エミッタ層のｎ
−ＧａＡｓ層の一部とを選択的にエッチング除去し、残
っている該エミッタ層のｎ−ＧａＡｓ層上に前記ゲート
電極を形成することを特徴とする第５請求項記載の方法
。 ８、前記半導体基板に半絶縁性ＧａＡｓ基板を用い、前
記半導体層として前記微分負性抵抗素子のために、コレ
クタ層のｎ−ＧａＡｓ層、ベース層のｐ−ＧａＡｓ層、
共鳴トンネリングバリア構造を有するエミッタバリア層
のｉ−ＡｌＧａＡｓ／ｉ−ＧａＡｓ／ｉ−ＡｌＧａＡｓ
多層、エミッタ層のｎ−ＡｌＧａＡｓ層およびエミッタ
コンタクト層のｎ−ＩｎＧａＡｓ層を順次エピタキシャ
ル成長させ、そして、前記電界効果トランジスタのため
に前記エミッタコンタクト層のｎ−ＩｎＧａＡｓ層と、
前記エミッタ層のｎ−ＡｌＧａＡｓ層と、前記エミッタ
バリア層のｉ−ＡｌＧａＡｓ／ｉ−ＧａＡｓ／ｉ−Ａｌ
ＧａＡｓ多層とを選択的にエッチングし、前記ベース層
のｐ−ＧａＡｓ層上に前記ゲート電極を形成することを
特徴とする第５請求項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1461188A JPH0666420B2 (ja) | 1987-01-27 | 1988-01-27 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-16715 | 1987-01-27 | ||
| JP1671587 | 1987-01-27 | ||
| JP1461188A JPH0666420B2 (ja) | 1987-01-27 | 1988-01-27 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63301568A true JPS63301568A (ja) | 1988-12-08 |
| JPH0666420B2 JPH0666420B2 (ja) | 1994-08-24 |
Family
ID=26350585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1461188A Expired - Fee Related JPH0666420B2 (ja) | 1987-01-27 | 1988-01-27 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666420B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041393A (en) * | 1988-12-28 | 1991-08-20 | At&T Bell Laboratories | Fabrication of GaAs integrated circuits |
-
1988
- 1988-01-27 JP JP1461188A patent/JPH0666420B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041393A (en) * | 1988-12-28 | 1991-08-20 | At&T Bell Laboratories | Fabrication of GaAs integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666420B2 (ja) | 1994-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0283278B1 (en) | Compound semiconductor device having nonalloyed ohmic contacts | |
| US4908325A (en) | Method of making heterojunction transistors with wide band-gap stop etch layer | |
| US5294566A (en) | Method of producing a semiconductor integrated circuit device composed of a negative differential resistance element and a FET transistor | |
| JP3262056B2 (ja) | バイポーラトランジスタとその製造方法 | |
| JPH0324782B2 (ja) | ||
| JPH03145139A (ja) | 電界効果トランジスタとその製造方法 | |
| JPS63301568A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2723901B2 (ja) | 半導体装置及びその応用回路 | |
| JPS59181069A (ja) | 半導体装置 | |
| JP2688678B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JP2000208753A (ja) | 半導体装置とその製造方法 | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPS63161677A (ja) | 電界効果トランジスタ | |
| JP2504785B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP2611474B2 (ja) | 化合物半導体装置の製造方法 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPS6357946B2 (ja) | ||
| JP2834172B2 (ja) | 電界効果トランジスタ | |
| JPS63287058A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JPH0210747A (ja) | 半導体集積装置及びその製造方法 | |
| JPS63245958A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| JPS60145671A (ja) | 集積型半導体装置 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH01189968A (ja) | 量子干渉型トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |