JPH03145139A - 電界効果トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＧａＡｓを用いたｐ−ｎ接合ゲートを有す
る電界効果トランジスタ（以下、ＪＦＥＴと称す）に関
し、特に、その特性を向上させるためのＪＦＥＴ構造と
その製造方法に関するものである。

〔従来の技術〕

第３．４図は従来のｐ−ｎ接合ゲートを有するＧａＡｓ
を用いた電界効果トランジスタの構造図であり、第３図
はエピタキシャル成長を用いたＪＦＥＴ構造を示す図で
ある。ＧａＡｓ基板上に、例えばＭＢＥ（分子線エピタ
キシ）法等により、動作層となるｎ層６とゲート層とな
るｐＨ４を連続的に形成した後、ｐ−ｎ接合ゲートを形
成する部分以外をエツチング除去して、ゲートを形成し
た構造になっている。

また、第４図はイオン注入を用いたＪＦＥＴの構造を示
す図である。ＧａＡｓ基板上に、通常のＧａＡｓＭＥＳ
ＦＥＴ　（シッットキーバリアゲート形ＦＥＴ）等によ
る形成方法と同様にイオン注入によりｎ層６及びｎ゛層
７形成し、ゲートとなる部分に９層４をイオン注入して
形成した構造である。

ここで、従来のそれぞれの製造方法によるＪＦＥＴの特
徴について述べる。先ず、第３図のようにエピタキシャ
ル成長工程を用いた場合には、エツチングによってｐ−
ｎ接合のゲート以外のｐ層を除去するのでｐ−ｎ接合部
を小さくでき、ゲート容量を抑えることができる。従っ
て遮断周波＠：ｆ？や、最大発振周波数：ｆ＠ｓｘとし
ても従来６イオン注入より形成されたＪＦＥＴより良好
な特性が得られる。しかし、段差をもつ構造となり、イ
オン注入によるプレーナ構造と比してデバイス作製技術
の面で再現性、制御性が悪くなる。

次に、第４図のイオン注入を用いた場合には、ゲート部
に段差を持たないプレーナ構造として形成できるので、
製造的な面での再現性、制御性を良くでき、安定した特
性のＪＦＥＴが得られる。

しかし、本来のゲートとして必要な部分の他に寄生のｐ
−ｎ接合容量が付加され、ゲート容量が大きくなる。こ
のため高周波領域において優れた特性を得ることは難し
い。

〔発明が解決しようとする課題〕

従来の電界効果トランジスタは、以上のように形成され
ていたが、第３図のようにエツチングによる場合には、
プレーナ構造でなく、段差をもつ構造となっているので
デバイス作製技術の面で再現性、制御性が悪いという問
題があった。また、第４図のイオン注入による場合には
、ゲート容量が高く、性能の良いＪＦＥＴが得られない
という問題があった。

本発明は上記のような問題点を解消するためになされた
もので、ｐ−ｎ接合ゲート部の寄生容量が低くできる高
性能な高周波ＦＥＴをデバイス作製技術の面から再現性
、制御性に優れたプレーナ構造で実現するＪＰＥＴとそ
の製造方法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る電界効果トランジスタ及びその製造方法
は、動作層であるｎ層及び該ｎ層上に不純物のドーピン
グされていない化合物半導体の１層をエピタキシャル成
長により形成し、該１層の一部分中にイオン注入等によ
りｐ−ｎ接合ゲート領域となるｐＨを形成し、該９層領
域上に接触しかつそれを被い隠す長さの金属パターンに
よりゲート電極を形成したものである。

〔作用〕

この発明においては、上記のように製造され、１層中に
イオン注入等によりゲートとなる９層を形成するので、
ゲートのｐ−ｎ接合容量を低く抑えることができ、且つ
製造技術としてもプレーナ構造を用いたので、再現性、
制御性が良好となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による電界効果トランジスタ
の断面構造図であり、第２図は本発明の一実施例による
電界効果トランジスタの製造工程を示す部分断面図であ
る。

第１図において、動作層である８層６上にエピタキシャ
ル成長によりｉ　ｊｉ　５が形成され、ゲート部を構成
するｐ−ｎ接合の９層４が４層５中に、イオン注入する
ことにより形成され、そのゲート領域である９層上に接
触し、これら被い隠すような金属パターンからなるゲー
ト電極２が形成された構造となっている。

次に、その製造方法について第２図を用いて説明する。

先ず、（ａ）の工程で、半導体ＧａＡｓ基板９上にアン
ドープのＧａＡｓよりなるバッファＩＷ８（厚さ１　μ
ｍ）　、１０”〜１０”ｃｍ−”の濃度にｎ型不純物が
ドープされた動作層であるｎ層６（厚さ０．０１μｍ）
、不純物のドーピングされていないアンドープな、例え
ばＧａＡｓの化合物半導体である１ｌｉ５（厚さＯ，１
μｍ）を、例えばＭＢＥ法により、順にエピタキシャル
成長により形成する。

（ｂ）の工程で、上記不純物がドープされていない化合
物半導体である１層５に、写真製版によりフォトレジス
トｌｌａを設け、上記フォトレジスト１１ａをマスクと
して、Ｓ１イオンを１７５ＫｅＶ、　　２　Ｘ　１０　
”／　ｃ　ｍ”で注入し、７５０℃、１５分間のアニー
ルを施してソース、ドレイン領域をなすｎ゛層７形成す
る。

（Ｃ）の工程で、図に示すようにフォトレジスト１１ｂ
を設け、それをマスクとして、残ったアンド−１１層５
のほぼ中央部中に、例えばＭｇイオンを、１２０ＫｅＶ
、ｌＸｌ０’Ｓ／ｃｍ”で注入し、８００℃、３０分間
のアニールを施して９層４を動作層であるｎ層６に接合
するように形成する。

その後、上記フォトレジストｌｌｂを除去する。

（ｄ）の工程で、９層４上にゲート電極２、ｎ″層７上
にソース電極１．ドレイン電極３をＡｕＧｅ／Ｎｉ蒸着
により形成する。ここで、ゲート電極２は、ゲート抵抗
を小さくするためにｉ層５中に形成された９層４の長さ
（ゲート長に相当）より長めに形成する。

このような工程を経て、本発明の電界効果トランジスタ
が形成される。

次に、上記のように形成された本発明の電界効果トラン
ジスタと従来の電界効果トランジスタとを製造面での再
現性、制御性及びトランジスタ特性について比較する。

そこで、本発明と従来との比較すべきトランジスタ特性
として、−殻内である遮断周波数：ｆＴを用いる。この
遮断周波数：ｆＴは次のような式％式％） ここで、ｇ、はコンダクタンス、Ｃ□はゲートソースキ
ャパシタンスである。

第５図は従来のイオン注入の場合と、本発明による場合
との電界効果トランジスタ断面構造図であり、図におい
て、図（ロ）は図（ａ）のゲート部分拡大断面図であり
、ｐ層とｎ層との接合部において、１０は接合部に生じ
る空乏層を示し、その空乏層領域の容量をＣ，（’ｌ　
、　Ｃ，（’）を用いて表す。

第５囲い）において本発明と従来の場合のそれぞれのｐ
層とｎ層との接合部における、上記Ｃ□についで考慮す
ると、本発明の場合、接合部に生じる空乏層１０はｎ層
の上部の接合部領域だけになる。それに対し、従来の場
合、空乏層１０はｎ層の上部及び側面部の接合部領域を
含んでいる。よって、空乏層の容量Ｃ０（’）、Ｃ，（
’）は本発明と従来を対比すると、ｃ、　！＝ｆｃ、’
　、ｃ、＜ｃ。

となる。

これより、考察すべき容量：Ｃｏは、本発明の場合、Ｃ
９５−Ｃ０となり、従来の場合、Ｃ，、−Ｃ”＋２Ｃｔ
’　　となる。

例えば、第６図のようなゲート長＝１を０．５μｍ、厚
み：ｔを０．１μｍとした接合部をもつＪＦＥＴを考え
てみると、この場合、Ｃ，（’）　　−（１１５）Ｃ，
（’）　　となるので、従来のＪＦＥＴにおいては、Ｃ
□−Ｃｏ　’　＋２Ｃｔ　’　＝　（７１５）Ｃ，Ｉ　
となり、遮断周波数：ｆＴは３０ＧＨｚ程度が得られる
（ここで、ｇａ　＝＝２００ｍＳ／ｍｍ、Ｃ，＝１．０
ｘｌＯ−目Ｆ　／　ｍ　ｍとなる）。それに比して、本
発明によるＪＦＥＴでは、Ｃ，、＝Ｃ０であるので、遮
断周波数：ｆＴは４２ＧＨｚ程度となる。

遮断周波数と利得の関係において、本発明（ｉ）と従来
（ｉｉ）　とを比較すると、第６図に示すようになる。

これより明らかなように、従来のイオン注入による電界
効果トランジスタに対し、本発明の電界効果トランジス
タによる方が、利得が上がりその特性が改善されている
。

次に、従来のメサエッチングによる電界効果トランジス
タの生産上での再現性、制御性の点について、第８図の
ようなソース長さ二ｌ−１μｍ、幅：Ｗ−２００μｍの
ＪＦＥＴを用いて考察する。

図に示すようにメサエッチングの工程において、ｐ層を
形成する場合、先ず、ｎ層をオーバーエッチする。その
ため、チャンネル厚さ：ｔもウェハ面内でばらつく、そ
のばらつきは、チャンネル厚：ｔ−ｘｏｏｏ入−０，１
μｍに対し、約１００〜３００人である。このようなば
らつきが、電気的特性上、この場合ではソース抵抗値に
対しどの程度の影響となるかを調べる。先ず、ｎ層のキ
ャリア濃度：ｎが１．５Ｘ１０″ｃｍ−３、この時のキ
ャリアの移動度：μ、は４０００ｃｍ雪／Ｖ−ｓｅｃＳ
ｔ荷：ｑは１．６０１Ｘ１０−”　Ｃであるとする。ソ
ース抵抗値：Ｒは、 Ｒ−（ρ／１）　　・　（１／　ｗ　）ρ−（１／ｑｎ
μ・） より計算される。この場合、ρ−１，０４１Ｘ１０ぺ０
ｃｍとなる。

次に、ばらつきのない場合のチャンネル厚：ｔは０．１
μｍであり、ｐｌｉ、−１０４１Ω／口となる。そして
、ソース抵抗値：Ｒは、５．２Ωとなる。この数値は、
ばらつきのない場合であり、設計値である。本発明によ
るＪＦＥＴはプレーナ構造であり、ばらつきがほとんど
なく、この設計値に近い値である。そして、従来のメサ
エッチによるチャンネル厚：ｔは、ばらつき（約３００
人）が生じたとして、チャンネル厚：ｔ−０，０７μｍ
になる。これより、ρ／ｌ−１５００Ω／口となり、Ｒ
−７，５Ωとなる。

そこで、このばらつきのある場合の値を設計値に対して
比較すると、４４％のばらつきが生じていることになる
。実際、メサエッチする場合、さらに、他の不確定要因
も重なって、設計値に比して倍程度のばらつきを生じる
ことになる。

よって、メサエッチを行わずにｐ型ゲートを形成するブ
レーナ構造である本発明の場合は、上記のようなプロセ
ス上の非再現性要因を除去でき、再現性向上の点におい
て著しい効果が期待できる。

以上のことより、本発明による電界効果トランジスタの
構造の特徴として、エピタキシャル成長させ形成した１
層にｐ層をイオン注入することによりｐ−ｎ接合ゲート
を構成するので、構造が簡単であり、プレーナ構造とな
り従来のｐ層をエピタキシャル成長し、必要部分以外を
メサエッチする方法に比べ、製造プロセスにおいて再現
性、＠御性が良好となる。また、ｐ層とｎ層の接合部分
が、従来のｐ層をｎＩＩにイオン注入して形成する場合
に比べて小さくでき、ゲートの寄生容量を小さくできる
。そして、１層が、活性層となるｎ層の保護を目的とし
たキャップ層としての役割も果たす等の利点がある。

なお、上記実施例においては、製造工程におけるアンド
ープな１層をＧａＡｓとしたが、ＧａＡ３０代わりにＡ
ｌＧａＡｓを用いてもよい。

また、上記実施例においては、１層中へのｐｌｉの形成
はイオン注入を用いて行なったが、これはｐ形不純物の
拡散による方法を用いてもよい。

また、本発明は、高電子移動度トランジスタ（ＨＥＭＴ
：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔ
ｒａｎｓｉｓｔｏｒ）等のへテロ接合ゲートを利用した
ＪＦＥＴに適用することもできる。

〔発明の効果〕

以上のようにこの発明によれば、ＪＦＥＴをデバイス製
作上での再現性、制御性を向上させたブレーナ構造で形
成でき、またイオン注入を利用した場合のゲート容量を
、従来のエピタキシャル層を利用したメサ段差型の場合
のゲート容量と同程度に下げることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による電界効果トランジス
タの断面図、第２図は本発明による電界効果トランジス
タの製造工程に示す部分断面図、第３図は従来の電界効
果トランジスタのエツチングによる構造を示す断面図、
第４図は従来の電界効果トランジスタのイオン注入によ
る構造を示す断面図、第５図は従来のイオン注入の場合
と本発明による場合との比較を示すための構造図、第６
図は比較対照用のモデル図、第７図は利得と特性の関係
を示す図、第８図はメサエッチによる場合の比較対照用
のモデル図である。 １・・・ソース電極、２・・・ゲート電極、３・・・ド
レイン電極、４・・・ｐ層、５・・・アンドープ（１）
層、６・・・ｎ層、７・・・ｎ層眉、８・・・バッファ
層、９・・・ＧａＡｓ基板。 なお、 図中同一符合は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ＧａＡｓを用いた、ｐ−ｎ接合ゲートを有する電
   界効果トランジスタにおいて、 動作層となるｎ層の領域上に、ｎ層のキャップ層として
   形成され不純物をドープしていない化合物半導体である
   ｉ層と、 該形成されたｉ層の一部分中に形成されプレーナ構造と
   なり、上記ｎ層と接合しｐ−ｎ接合ゲート領域を形成す
   るｐ層と、 ｉ層中に形成されたｐ層上のゲート領域に、ｐ層に接触
   するように形成され該ゲート領域上を被う長さの金属パ
   ターンであるゲート電極とを備えたことを特徴とする電
   界効果トランジスタ。
2. （２）ＧａＡｓなる化合物半導体基板上に、バッファ層
   、動作層となるｎ層、及びｎ層上にそのキャップ層とな
   る不純物をドープしていない化合物半導体であるｉ層と
   を順に形成する工程と、該形成されたｉ層の一部分中に
   上記ｎ層と接合し、ｐ−ｎ接合ゲート領域を形成するｐ
   層をプレーナ構造となるべく形成する工程と、 ｉ層中に形成されたｐ層のゲート領域上に、該ｐ層に接
   触され、該ゲート領域を被う長さの金属パターンにより
   ゲート電極を形成する工程とを含むことを特徴とする電
   界効果トランジスタの製造方法。