JPS61170071A - 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ - Google Patents
化合物半導体を用いた接合ゲ−ト型電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
゛本発明は化合物半導体を用いた接合ゲート型電界効果
トランジスタ（以下Ｊ−ＦＥＴと称する）に関するもの
であって、ＧａＡｓＪ−ＦＥＴに適用して最適なもので
ある。
トランジスタ（以下Ｊ−ＦＥＴと称する）に関するもの
であって、ＧａＡｓＪ−ＦＥＴに適用して最適なもので
ある。
従来、ＧａＡｓ Ｊ −Ｆ Ｅ Ｔは例えば第２Ａ図〜
第２Ｄ図に示すような方法により製造されている。すな
わち、第２Ａ図に示すように、まず半絶縁性ＧａＡｓ基
板１上にバッファ層を構成するアンドープのＧａＡｓ層
２、チャネル層を構成するｎ型ＧａＡｓ層３及びｐ゛型
ＧａＡｓ層４を順次エピタキシャル成長し、次いでこの
ｐ３型ＧａＡｓ層４上にオーミック金属膜、例えばＴｉ
／Ｐｔ／Ａｕ膜５を被着形成した後、このＴｉ／Ｐｔ／
Ａｕｉ１５上に所定形状のフォトレジスト６を形成する
。次にこのフォトレジスト６をマスクとしてＴｉ／Ｐｔ
／Ａｕ膜５をエツチングすることにより、第２Ｂ図に示
すように、所定形状のＴｉ／Ｐｔ／Ａｕ膜から成るゲー
ト電極７を形成する０次にこれらのゲート電極７及びフ
ォトレジスト６をマスクとしてｐ゛型ＧａＡｓ層４をサ
イドエツチングすることにより、第２Ｃ図に示すように
、ゲート電極７よりも幅の狭いゲートｆｉＩ域８を形成
する。この後、第２Ｄ図に示すように、フォトレジスト
６を除去し、次いでソース電極９及びドレイン電極１０
を被着形成して、目的とするＧａＡｓＪ−ＦＥＴを完成
させる。
第２Ｄ図に示すような方法により製造されている。すな
わち、第２Ａ図に示すように、まず半絶縁性ＧａＡｓ基
板１上にバッファ層を構成するアンドープのＧａＡｓ層
２、チャネル層を構成するｎ型ＧａＡｓ層３及びｐ゛型
ＧａＡｓ層４を順次エピタキシャル成長し、次いでこの
ｐ３型ＧａＡｓ層４上にオーミック金属膜、例えばＴｉ
／Ｐｔ／Ａｕ膜５を被着形成した後、このＴｉ／Ｐｔ／
Ａｕｉ１５上に所定形状のフォトレジスト６を形成する
。次にこのフォトレジスト６をマスクとしてＴｉ／Ｐｔ
／Ａｕ膜５をエツチングすることにより、第２Ｂ図に示
すように、所定形状のＴｉ／Ｐｔ／Ａｕ膜から成るゲー
ト電極７を形成する０次にこれらのゲート電極７及びフ
ォトレジスト６をマスクとしてｐ゛型ＧａＡｓ層４をサ
イドエツチングすることにより、第２Ｃ図に示すように
、ゲート電極７よりも幅の狭いゲートｆｉＩ域８を形成
する。この後、第２Ｄ図に示すように、フォトレジスト
６を除去し、次いでソース電極９及びドレイン電極１０
を被着形成して、目的とするＧａＡｓＪ−ＦＥＴを完成
させる。
上述の第２Ｄ図に示す従来のＧａＡｓＪ −Ｆ ＥＴは
次のような欠点を有している。すなわち、第１に、Ｇａ
ＡｓＪ−ＦＥＴの動作時に、チャネル層を構成するｎ型
ＧａＡｓ層３からゲート領域８内に電子が流れ込みやす
く、このためチャネル層とゲート領域８との間に電流が
流れるおそれがある。第２に、ゲート領域８を形成する
ために行うエツチング時には、ｐ゛型ＧａＡｓ層４が厚
さ方向にエツチングされてｎ型ＧａＡｓ層３が露出した
時点でエツチングを止める必要があるが、実際にはエツ
チング速度及びｐ゛型ＧａＡｓ層４の膜厚のばらつき等
によりその制御は難しく、このためＧａＡｓＪ −Ｆ
ＥＴの製造が難しい。例えば、ｐ゛型ＧａＡｓ層４の厚
さ方向のエツチングが不十分であればこのρ゛型ＧａＡ
ｓ層４にエツチング残りが生じ、この結果ゲート長が大
きくなったり、ゲート・ソース間及びゲート・ドレイン
間のシジートの原因となりやすく、またエツチング深さ
が大きくなり過ぎればｎ型ＧａＡｓ層３もエツチングさ
れ、この結果ゲート・ソース間及びゲート・ドレイン間
の抵抗が高くなってしまう。
次のような欠点を有している。すなわち、第１に、Ｇａ
ＡｓＪ−ＦＥＴの動作時に、チャネル層を構成するｎ型
ＧａＡｓ層３からゲート領域８内に電子が流れ込みやす
く、このためチャネル層とゲート領域８との間に電流が
流れるおそれがある。第２に、ゲート領域８を形成する
ために行うエツチング時には、ｐ゛型ＧａＡｓ層４が厚
さ方向にエツチングされてｎ型ＧａＡｓ層３が露出した
時点でエツチングを止める必要があるが、実際にはエツ
チング速度及びｐ゛型ＧａＡｓ層４の膜厚のばらつき等
によりその制御は難しく、このためＧａＡｓＪ −Ｆ
ＥＴの製造が難しい。例えば、ｐ゛型ＧａＡｓ層４の厚
さ方向のエツチングが不十分であればこのρ゛型ＧａＡ
ｓ層４にエツチング残りが生じ、この結果ゲート長が大
きくなったり、ゲート・ソース間及びゲート・ドレイン
間のシジートの原因となりやすく、またエツチング深さ
が大きくなり過ぎればｎ型ＧａＡｓ層３もエツチングさ
れ、この結果ゲート・ソース間及びゲート・ドレイン間
の抵抗が高くなってしまう。
本発明は、上述の問題にかんがみ、従来のＧａＡｓＪ−
ＦＥＴが有する上述のような欠点を是正した接合ゲート
型電界効果トランジスタを提供することを目的とする。
ＦＥＴが有する上述のような欠点を是正した接合ゲート
型電界効果トランジスタを提供することを目的とする。
本発明に係る化合物半導体を用いた接合ゲート型電界効
果トランジスタの製造方法は、低不純物濃度の化合物半
導体基板（例えば半絶縁性ＧａＡｓ基板ｌ）と、この化
合物半導体基板上に設けられかつ高不純物濃度の第１の
化合物半導体層（例えばｎ型ＧａＡｓ層３）から成るチ
ャネル層と、このチャネル層上に設けられかつ上記第１
の化合物半導体層よりも電子親和力が小さい第２の化合
物半導体層（例えばアンドープの＾ｌ 、 Ｇａ＋−、
Ａｓ （ｘ ＝０．３ ）層１１）と、この第２の化合
物半導体層上に設けられているゲート領域（例えばｐ“
型ＧａＡｓから成るゲート領域８）、ソース電極及びド
レイン電極（例えばＡｕＧｅ／Ｎｉから成るソース電極
９及びドレイン電極１０）とをそれぞれ具備している。
果トランジスタの製造方法は、低不純物濃度の化合物半
導体基板（例えば半絶縁性ＧａＡｓ基板ｌ）と、この化
合物半導体基板上に設けられかつ高不純物濃度の第１の
化合物半導体層（例えばｎ型ＧａＡｓ層３）から成るチ
ャネル層と、このチャネル層上に設けられかつ上記第１
の化合物半導体層よりも電子親和力が小さい第２の化合
物半導体層（例えばアンドープの＾ｌ 、 Ｇａ＋−、
Ａｓ （ｘ ＝０．３ ）層１１）と、この第２の化合
物半導体層上に設けられているゲート領域（例えばｐ“
型ＧａＡｓから成るゲート領域８）、ソース電極及びド
レイン電極（例えばＡｕＧｅ／Ｎｉから成るソース電極
９及びドレイン電極１０）とをそれぞれ具備している。
このように構成することによって、第１及び第２の化合
物半導体層間に形成されるヘテロ接合に存在する伝導帯
端Ｅｃの断差ΔｔＩＣにより、トランジスタの動作時に
チャネル層からゲート領域に電子が流れ込むのを防止す
ることができる。
物半導体層間に形成されるヘテロ接合に存在する伝導帯
端Ｅｃの断差ΔｔＩＣにより、トランジスタの動作時に
チャネル層からゲート領域に電子が流れ込むのを防止す
ることができる。
以下本発明に係る化合物半導体を用いた接合ゲート型電
界効果トランジスタをＧａＡｓＪ −Ｆ ＥＴに適用し
た一実施例につき図面を参照しながら説明する。なお以
下の第１Ａ図〜第１Ｄ図においては、第２Ａ図〜第２Ｄ
図と同一部分には同一の符号を付して、必要に応じてそ
の説明を省略する。
界効果トランジスタをＧａＡｓＪ −Ｆ ＥＴに適用し
た一実施例につき図面を参照しながら説明する。なお以
下の第１Ａ図〜第１Ｄ図においては、第２Ａ図〜第２Ｄ
図と同一部分には同一の符号を付して、必要に応じてそ
の説明を省略する。
まず本実施例によるＧａＡｓ Ｊ −Ｆ Ｅ Ｔの製造
方法につき説明する。
方法につき説明する。
第１Ａ図に示すように、まず半絶縁性ＧａＡｓ基板１上
にバッファ層を構成するアンドープのＧａＡｓ層２、例
えば１０ ′？〜１０ ”ｃｓ−”程度の濃度にｎ型不
純物がドープされたチャネル層を構成するｎ型ＧａＡｓ
層３、例えばアンドープすなわちｉ型のＡｌｘＧａ＋−
８八ｓ （ｘ ＝０．３ ）層１１及び例えば１０１９
〜１０”ｅｌｌ−”程度の濃度にｐ型不純物がドープさ
れたｐ′″型ＧａＡｓ層４を例えばＭＢ２法（またはＭ
Ｏ−ＣＶＤ法等）により順次エピタキシャル成長した後
、このｐ“型ＧａＡｓ層４上に例えばスパッタ法により
オーミック金属膜、例えばＷ膜１２を被着形成する。こ
の後、このＷ膜１２上に所定形状のフォトレジスト６を
形成する。
にバッファ層を構成するアンドープのＧａＡｓ層２、例
えば１０ ′？〜１０ ”ｃｓ−”程度の濃度にｎ型不
純物がドープされたチャネル層を構成するｎ型ＧａＡｓ
層３、例えばアンドープすなわちｉ型のＡｌｘＧａ＋−
８八ｓ （ｘ ＝０．３ ）層１１及び例えば１０１９
〜１０”ｅｌｌ−”程度の濃度にｐ型不純物がドープさ
れたｐ′″型ＧａＡｓ層４を例えばＭＢ２法（またはＭ
Ｏ−ＣＶＤ法等）により順次エピタキシャル成長した後
、このｐ“型ＧａＡｓ層４上に例えばスパッタ法により
オーミック金属膜、例えばＷ膜１２を被着形成する。こ
の後、このＷ膜１２上に所定形状のフォトレジスト６を
形成する。
次にこのフォトレジスト６をマスクとして上記Ｗ膜１２
をエツチングすることにより、第１Ｂ図に示すように、
所定形状のＷ膜から成るゲート電極７を形成する。
をエツチングすることにより、第１Ｂ図に示すように、
所定形状のＷ膜から成るゲート電極７を形成する。
次にこのゲート電極７及びフォトレジスト６をマスクと
して、八７！ＸＧａ１−． Ａｓ層１１に対するｐ”型
ＧａＡｓ層４のエツチング選択比の大きい（例えば選択
比１００）エツチング法、例えば塩素系ガスを反応ガス
として用いた反応性イオンエツチング法（ＲＩＥ法）に
よりｐ“型ＧａＡｓ層４をサイドエツチングして、第１
Ｃ図に示すように、ゲート電極７よりも幅の狭いｐ゛型
ＧａＡｓ層から成るゲート領域８を形成する。
して、八７！ＸＧａ１−． Ａｓ層１１に対するｐ”型
ＧａＡｓ層４のエツチング選択比の大きい（例えば選択
比１００）エツチング法、例えば塩素系ガスを反応ガス
として用いた反応性イオンエツチング法（ＲＩＥ法）に
よりｐ“型ＧａＡｓ層４をサイドエツチングして、第１
Ｃ図に示すように、ゲート電極７よりも幅の狭いｐ゛型
ＧａＡｓ層から成るゲート領域８を形成する。
次に全面に例えばＡｕＧｅ／Ｎｉ膜（図示せず）を被着
形成し、次いでリフト・オフを行うことにより、上記フ
ォトレジスト６上に形成された上記＾ｕＧｅ／Ｎｉ膜を
このフォトレジスト６と共に除去して、第１Ｄ図に示す
ように、ゲート電極７に対してセルファラインでＡｕＧ
ｅ／Ｎｉから成るソース電極９及びドレイン電極１０を
形成する。この後、所定の熱処理（アロイ処理）を行っ
て上記ソース電極９及びドレイン電極１０を構成する＾
ｕＧｅ／Ｎｉ と＾ｌＸＧａ、−ウＡｓ層１１とを互い
に合金化させることにより、ｎ型ＧａＡｓ層３にまで達
する合金層１３．１４を形成して、目的とするＧａＡｓ
Ｊ−ＦＥＴを完成させる。
形成し、次いでリフト・オフを行うことにより、上記フ
ォトレジスト６上に形成された上記＾ｕＧｅ／Ｎｉ膜を
このフォトレジスト６と共に除去して、第１Ｄ図に示す
ように、ゲート電極７に対してセルファラインでＡｕＧ
ｅ／Ｎｉから成るソース電極９及びドレイン電極１０を
形成する。この後、所定の熱処理（アロイ処理）を行っ
て上記ソース電極９及びドレイン電極１０を構成する＾
ｕＧｅ／Ｎｉ と＾ｌＸＧａ、−ウＡｓ層１１とを互い
に合金化させることにより、ｎ型ＧａＡｓ層３にまで達
する合金層１３．１４を形成して、目的とするＧａＡｓ
Ｊ−ＦＥＴを完成させる。
上述の実施例によれば次のような種々の利点がある。す
なわち、第１に、チャネル層を構成するｎ型ＧａＡｓ層
３上にこのｎ型ＧａＡｓ層３よりも電子親和力が小さい
Ａ Ｉ ＸＧａ＋−ｘ Ａｓ層１１を形成しているので
、このｎ型ＧａＡｓ層３とへ１ＸＧａｌ−ＸＡｓ層１１
とで形成されるペテロ接合１５には両生導体の伝導帯端
Ｅｃの断差ΔＥｃ＝０．３ ｅＶ （ｘ ＝０．３ ）
が存在する。このため、この断差ΔＥｃにより、ＧａＡ
ｓＪ−ＦＥＴの動作時にｎ型ＧａＡｓ層３からゲート領
域８内に電子が流れ込むのが効果的に防止され、従って
ｎ型ＧａＡｓ層３とゲーＨＭ域８との間に電流が流れる
のを防止することができる。
なわち、第１に、チャネル層を構成するｎ型ＧａＡｓ層
３上にこのｎ型ＧａＡｓ層３よりも電子親和力が小さい
Ａ Ｉ ＸＧａ＋−ｘ Ａｓ層１１を形成しているので
、このｎ型ＧａＡｓ層３とへ１ＸＧａｌ−ＸＡｓ層１１
とで形成されるペテロ接合１５には両生導体の伝導帯端
Ｅｃの断差ΔＥｃ＝０．３ ｅＶ （ｘ ＝０．３ ）
が存在する。このため、この断差ΔＥｃにより、ＧａＡ
ｓＪ−ＦＥＴの動作時にｎ型ＧａＡｓ層３からゲート領
域８内に電子が流れ込むのが効果的に防止され、従って
ｎ型ＧａＡｓ層３とゲーＨＭ域８との間に電流が流れる
のを防止することができる。
第２に、ゲート９Ｎ域８形成のためのｐ４型ＧａＡｓ層
４のエツチング時にＡ Ｉ 、ｌＧａ＋−ｘ Ａｓ層１
１がエツチングのストッパーとして働くため、ｎ型Ｇａ
Ａｓ層３が厚さ方向にエツチングされて八１えＧａ、−
Ｘ＾Ｓ層１層外１出した時点で厚さ方向のエツチングは
自動的に停止し、この後はサイドエツチングのみが進行
する。このため、従来のようにｐ・型ＧａＡｓ層４にエ
ツチング残りが生じたりこのｐ゛型ＧａＡｓ層４の下層
がエツチングされたりすることがない。のみならず、ｐ
“型ＧａＡｓ層４のサイドエツチング量を制御すること
によりゲート領域８を所定幅とすることができるので、
ゲート電極７の幅を１μｍ程度に選択することにより、
ゲート領域８の幅を容易にサブミクロン化することが可
能である。
４のエツチング時にＡ Ｉ 、ｌＧａ＋−ｘ Ａｓ層１
１がエツチングのストッパーとして働くため、ｎ型Ｇａ
Ａｓ層３が厚さ方向にエツチングされて八１えＧａ、−
Ｘ＾Ｓ層１層外１出した時点で厚さ方向のエツチングは
自動的に停止し、この後はサイドエツチングのみが進行
する。このため、従来のようにｐ・型ＧａＡｓ層４にエ
ツチング残りが生じたりこのｐ゛型ＧａＡｓ層４の下層
がエツチングされたりすることがない。のみならず、ｐ
“型ＧａＡｓ層４のサイドエツチング量を制御すること
によりゲート領域８を所定幅とすることができるので、
ゲート電極７の幅を１μｍ程度に選択することにより、
ゲート領域８の幅を容易にサブミクロン化することが可
能である。
第３に、ｎ型ＧａＡｓ層３上に形成されているＡＩｌ、
Ｇａ、□＾Ｓ層１１はパッシベーション膜としても機能
するので、ｎ型ＧａＡｓ層３０表面に存在する表面電荷
による悪影響を除去することができ、従って特性の良好
なＧａＡｓＪ −Ｆ ＥＴを得ることが可能である。
Ｇａ、□＾Ｓ層１１はパッシベーション膜としても機能
するので、ｎ型ＧａＡｓ層３０表面に存在する表面電荷
による悪影響を除去することができ、従って特性の良好
なＧａＡｓＪ −Ｆ ＥＴを得ることが可能である。
第４に、ソース電極９及びドレイン電極１ｏをゲート電
極７に対してセルファラインで形成しているので、ゲー
ト長のサブミクロン化が容易である。
極７に対してセルファラインで形成しているので、ゲー
ト長のサブミクロン化が容易である。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば上述の実施例においては、第２の化合物半導体層
としてアンドープすなわちｉ型のＡらＧａｐ−、Ａｓ
（ｘ ＝０．３ ）層１１を用いたが、ｎ型またはｐ−
型のＡＪえＧａ１−、 Ａｓ層を用いてもよいことは勿
論、Ｘとして０．１〜１．０の範囲の値を用いてもよい
。さらに必要に応じてＡｌｘ Ｇａ（−ｚ Ａｓ層とは
異なる種類の化合物半導体層を用いることも可能である
。同様に、ｎ型ＧａＡｓ層３、ＧａＡｓ層２、ｐ゛型Ｇ
ａＡｓ層４等の代わりに他の種類の化合物半導体層を用
いてもよい。なおバッファ層を構成するＧａＡｓ層２は
必要に応じて省略可能である。さらにまた、上述の実施
例においては、ゲート電極７を構成する材料としてＷを
用い元が、ゲーＨＩ域８とオーミック接触し、しかもゲ
ート領域８をエツチングにより形成する際に実質的にエ
ツチングされないような他の材料、例えばＭｏ、 ＷＳ
ｉ、 Ｗ／Ｗ Ｓ ｉを用いてもよい。
としてアンドープすなわちｉ型のＡらＧａｐ−、Ａｓ
（ｘ ＝０．３ ）層１１を用いたが、ｎ型またはｐ−
型のＡＪえＧａ１−、 Ａｓ層を用いてもよいことは勿
論、Ｘとして０．１〜１．０の範囲の値を用いてもよい
。さらに必要に応じてＡｌｘ Ｇａ（−ｚ Ａｓ層とは
異なる種類の化合物半導体層を用いることも可能である
。同様に、ｎ型ＧａＡｓ層３、ＧａＡｓ層２、ｐ゛型Ｇ
ａＡｓ層４等の代わりに他の種類の化合物半導体層を用
いてもよい。なおバッファ層を構成するＧａＡｓ層２は
必要に応じて省略可能である。さらにまた、上述の実施
例においては、ゲート電極７を構成する材料としてＷを
用い元が、ゲーＨＩ域８とオーミック接触し、しかもゲ
ート領域８をエツチングにより形成する際に実質的にエ
ツチングされないような他の材料、例えばＭｏ、 ＷＳ
ｉ、 Ｗ／Ｗ Ｓ ｉを用いてもよい。
本発明に係る化合物半導体を用いた接合ゲート型電界効
果トランジスタによれば、第１及び第２の化合物半導体
層間に形成されるヘテロ接合に伝導帯端Ｅｃの断差ΔＥ
ｃが存在しているので、トランジスタの動作時にチャネ
ル層からゲート領域に電子が流れ込むのを効果的に防止
することができ、従ってこれらのチャネル層とゲート領
域との間に電流が流れるのを防止することができる。
果トランジスタによれば、第１及び第２の化合物半導体
層間に形成されるヘテロ接合に伝導帯端Ｅｃの断差ΔＥ
ｃが存在しているので、トランジスタの動作時にチャネ
ル層からゲート領域に電子が流れ込むのを効果的に防止
することができ、従ってこれらのチャネル層とゲート領
域との間に電流が流れるのを防止することができる。
第１Ａ図〜第１Ｄ図は本発明の一実施例によるＧａＡｓ
Ｊ −Ｆ Ｅ Ｔの製造方法の一例を工程順に示す断
面図、第２Ａ図〜第２Ｄ図は従来のＧａＡｓ Ｊ −Ｆ
ＥＴの製造方法を工程順に示す断面図である。 なお図面に用いた符号において、 １−−−−−−一・・−一−−−・−・・半絶縁性Ｇａ
Ａｓ基板２−−−−一・−一−−−・・・・・−Ｇ ａ
Ａ ｓ層３−・−−−−−−−−−−−−−ｎ型Ｇａ
Ａｓ層４−・・・・・−−−一−−−−・−ｐ゛型Ｇａ
Ａｓ層７−−−−−・・−−−−−−−−一・・ゲート
電極８・−・−・・・−・−・−・ゲート領域９・・−
・−一〜−−−〜・−・・−ソース電極１０−・−・−
・−・−・−・ドレイン電極１１−−−・・・・−−−
−−−−−−＾１．ｌＧａ＋−ｘ Ａｓ層である。
Ｊ −Ｆ Ｅ Ｔの製造方法の一例を工程順に示す断
面図、第２Ａ図〜第２Ｄ図は従来のＧａＡｓ Ｊ −Ｆ
ＥＴの製造方法を工程順に示す断面図である。 なお図面に用いた符号において、 １−−−−−−一・・−一−−−・−・・半絶縁性Ｇａ
Ａｓ基板２−−−−一・−一−−−・・・・・−Ｇ ａ
Ａ ｓ層３−・−−−−−−−−−−−−−ｎ型Ｇａ
Ａｓ層４−・・・・・−−−一−−−−・−ｐ゛型Ｇａ
Ａｓ層７−−−−−・・−−−−−−−−一・・ゲート
電極８・−・−・・・−・−・−・ゲート領域９・・−
・−一〜−−−〜・−・・−ソース電極１０−・−・−
・−・−・−・ドレイン電極１１−−−・・・・−−−
−−−−−−＾１．ｌＧａ＋−ｘ Ａｓ層である。
Claims (1)
- 低不純物濃度の化合物半導体基板と、この化合物半導体
基板上に設けられかつ高不純物濃度の第１の化合物半導
体層から成るチャネル層と、このチャネル層上に設けら
れかつ上記第１の化合物半導体層よりも電子親和力が小
さい第２の化合物半導体層と、この第２の化合物半導体
層上に設けられているゲート領域、ソース電極及びドレ
イン電極とをそれぞれ具備することを特徴とする化合物
半導体を用いた接合ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033585A JPS61170071A (ja) | 1985-01-23 | 1985-01-23 | 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033585A JPS61170071A (ja) | 1985-01-23 | 1985-01-23 | 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170071A true JPS61170071A (ja) | 1986-07-31 |
Family
ID=11747325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033585A Pending JPS61170071A (ja) | 1985-01-23 | 1985-01-23 | 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170071A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0237029A2 (en) * | 1986-03-10 | 1987-09-16 | Nec Corporation | A heterojunction field effect device operable at a high output current with a high withstand voltage |
| JPS63132484A (ja) * | 1986-11-22 | 1988-06-04 | Sony Corp | 接合型電界効果トランジスタの製造方法 |
| JPH01154564A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | ジャンクションｆｅｔの製造方法 |
| JPH01175265A (ja) * | 1987-12-28 | 1989-07-11 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| FR2653935A1 (fr) * | 1989-10-30 | 1991-05-03 | Mitsubishi Electric Corp | Transistor a effet de champ a jonction ayant une structure place et procede de fabrication. |
| JPH0613411A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 電界効果トランジスタ及びその製造方法 |
-
1985
- 1985-01-23 JP JP1033585A patent/JPS61170071A/ja active Pending
Cited By (7)
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|---|---|---|---|---|
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| JPH01175265A (ja) * | 1987-12-28 | 1989-07-11 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| FR2653935A1 (fr) * | 1989-10-30 | 1991-05-03 | Mitsubishi Electric Corp | Transistor a effet de champ a jonction ayant une structure place et procede de fabrication. |
| US5159414A (en) * | 1989-10-30 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Junction field effect transistor of a compound semiconductor |
| JPH0613411A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 電界効果トランジスタ及びその製造方法 |
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