JPH01154564A - ジャンクションｆｅｔの製造方法 - Google Patents
ジャンクションｆｅｔの製造方法Info
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- JPH01154564A JPH01154564A JP31473187A JP31473187A JPH01154564A JP H01154564 A JPH01154564 A JP H01154564A JP 31473187 A JP31473187 A JP 31473187A JP 31473187 A JP31473187 A JP 31473187A JP H01154564 A JPH01154564 A JP H01154564A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
光通信用の高周波・大電流ジャンクションＦＥＴにおけ
るソース／ドレイン電極の形成方法に関し。
るソース／ドレイン電極の形成方法に関し。
ゲート電極をマスクとしてソース／ドレイン電極を形成
する際に、ソース／ドレイン電極構成材料がゲート−ソ
ース／ドレイン間に堆積するのを防止することを目的と
し。
する際に、ソース／ドレイン電極構成材料がゲート−ソ
ース／ドレイン間に堆積するのを防止することを目的と
し。
一導電型の半導体チャネル層表面の所定領域に逆導電型
の半導体層から成るゲートと、該ゲート上に該ゲートの
両側に所定長さ延伸する庇部を有するゲート電極とを形
成し、該庇部の下面とその直下の該半導体チャネル層表
面とで区画される空間に該ゲート電極と該ゲートと該半
導体チャネル層に対して選択的除去が可能な材料から成
る充填層を形成したのち、少なくとも該充填層周囲に露
出する該半導体チャネル層表面に金属層を堆積し。
の半導体層から成るゲートと、該ゲート上に該ゲートの
両側に所定長さ延伸する庇部を有するゲート電極とを形
成し、該庇部の下面とその直下の該半導体チャネル層表
面とで区画される空間に該ゲート電極と該ゲートと該半
導体チャネル層に対して選択的除去が可能な材料から成
る充填層を形成したのち、少なくとも該充填層周囲に露
出する該半導体チャネル層表面に金属層を堆積し。
該半導体チャネル層表面に該金属層が堆積されたのち、
該充填層を除去することにより構成される。
該充填層を除去することにより構成される。
本発明はジャンクションＦＥＴ０装造方法に係り。
詳しくは光通信用の半導体レーザーのドライバとして用
いられる高周波・大電流のジャンクションＦＥＴにおけ
るソース／ドレイン電極の形成方法に関する。
いられる高周波・大電流のジャンクションＦＥＴにおけ
るソース／ドレイン電極の形成方法に関する。
高周波・大電流のジャンクションＦＥＴにおいては、ゲ
ート長およびゲート−ソース／ドレイン間距離をできる
だけ短くすることが要請されている。
ート長およびゲート−ソース／ドレイン間距離をできる
だけ短くすることが要請されている。
半導体基板に不純物注入によってゲートを形成する方法
では、上記要請に対応できるジャンクションＦＥＴを得
ることが困難である。これに対して。
では、上記要請に対応できるジャンクションＦＥＴを得
ることが困難である。これに対して。
チャネル層を構成する一導電型の半逗体上に成長させた
逆導電型の半導体層によりゲートを形成する構造のジャ
ンクションＦＥＴが知られている。
逆導電型の半導体層によりゲートを形成する構造のジャ
ンクションＦＥＴが知られている。
上記構造のジャンクションＦＥＴの製造においては、ゲ
ートを構成するための半導体層をゲート電極をマスクと
してエツチングすることにより、自己整合的にゲートを
形成する。その結果、ゲート電極の寸法によって決まる
微小なゲート長を実現できる。さらに、ゲートの周囲に
所定の長さだけ延伸する庇部をゲート電極に設けておき
、このゲート電極をマスクとして半導体基板表面に垂直
方向から金属層を堆積してソース／ドレイン電極を自己
整合的に形成する方法が提案されている。
ートを構成するための半導体層をゲート電極をマスクと
してエツチングすることにより、自己整合的にゲートを
形成する。その結果、ゲート電極の寸法によって決まる
微小なゲート長を実現できる。さらに、ゲートの周囲に
所定の長さだけ延伸する庇部をゲート電極に設けておき
、このゲート電極をマスクとして半導体基板表面に垂直
方向から金属層を堆積してソース／ドレイン電極を自己
整合的に形成する方法が提案されている。
（Ｊ、Ｃｈｅｎｇ ｅｔ ａｌ、 ”旧ｇｈ
５ｐｅｅｄ Ｉｎｏ、５ｘＧａｏ、４７八Ｓ／ＩｎＰ
Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ｆｏｒ ０ｐ−ｔｏｅｌｅｃｔｒｏ
ｎｉｃ Ｉｎｔｅｇｒａｔｉｏｎ、 ｉｎ Ｏｐｔ、
Ｆｉｂｅｒ Ｃｏｍ−ｍｕｎ、 Ｃｏｎｆ、 Ｔｅｃｈ
、 Ｄｉｇｅｓｔ、 Ｆｅｂ、 １１−１３＋ １９８
５ ）すなわち、第２図に示すように、基板１上に形成
されたチャネル層２上の所定領域に、チャネル層２とは
逆導電型の半導体層から成るゲート３が形成され、ゲー
ト３上に１例えば金（Ａｕ）から成るゲート電極４が形
成されている。ゲート電極４はゲート３の両側に所定長
さ（Ｘ）だけ延伸した庇部４１を有する。したがって、
チャネル層２表面に垂直方向から金属層を堆積させた場
合、理想的には庇部４１直下の部分には堆積されず、ゲ
ート３から距離Ｘだけ離れた領域にソース／ドレイン電
極５が形成される。このように、ゲート３とソース／ド
レイン電極５の間には、庇部４１の長さＸで決まる間隙
が自動的に与えられることになる。
５ｐｅｅｄ Ｉｎｏ、５ｘＧａｏ、４７八Ｓ／ＩｎＰ
Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ｆｏｒ ０ｐ−ｔｏｅｌｅｃｔｒｏ
ｎｉｃ Ｉｎｔｅｇｒａｔｉｏｎ、 ｉｎ Ｏｐｔ、
Ｆｉｂｅｒ Ｃｏｍ−ｍｕｎ、 Ｃｏｎｆ、 Ｔｅｃｈ
、 Ｄｉｇｅｓｔ、 Ｆｅｂ、 １１−１３＋ １９８
５ ）すなわち、第２図に示すように、基板１上に形成
されたチャネル層２上の所定領域に、チャネル層２とは
逆導電型の半導体層から成るゲート３が形成され、ゲー
ト３上に１例えば金（Ａｕ）から成るゲート電極４が形
成されている。ゲート電極４はゲート３の両側に所定長
さ（Ｘ）だけ延伸した庇部４１を有する。したがって、
チャネル層２表面に垂直方向から金属層を堆積させた場
合、理想的には庇部４１直下の部分には堆積されず、ゲ
ート３から距離Ｘだけ離れた領域にソース／ドレイン電
極５が形成される。このように、ゲート３とソース／ド
レイン電極５の間には、庇部４１の長さＸで決まる間隙
が自動的に与えられることになる。
しかしながら１例えば直径数インチの半導体ウェハを用
いて多数のジャンクションＦＥＴを一括して製造する場
合のように、ソース／ドレイン電極の形成時に、これら
の電極を構成するための金属物質の半導体基板表面に対
する入射方向を、半導体ウェハ上のすべての領域におい
て完全に垂直方向に維持するのが実際上困難である。そ
の結果。
いて多数のジャンクションＦＥＴを一括して製造する場
合のように、ソース／ドレイン電極の形成時に、これら
の電極を構成するための金属物質の半導体基板表面に対
する入射方向を、半導体ウェハ上のすべての領域におい
て完全に垂直方向に維持するのが実際上困難である。そ
の結果。
半導体ウェハの場所によっては、第３図に示すように、
ゲート３−ソース／ドレイン電極５間に不要な金属層５
１が堆積され、正常なジャンクションＦＥＴが得られな
い不都合が生じる。
ゲート３−ソース／ドレイン電極５間に不要な金属層５
１が堆積され、正常なジャンクションＦＥＴが得られな
い不都合が生じる。
本発明は、ソース／ドレイン電極を形成するための堆積
される金属層の半導体基板表面に対する入射方向とは無
関係に、ゲートから所定距離だけ離れた領域にソース／
ドレイン電極を形成可能とすることを目的とする。
される金属層の半導体基板表面に対する入射方向とは無
関係に、ゲートから所定距離だけ離れた領域にソース／
ドレイン電極を形成可能とすることを目的とする。
ｃ問題点を解決するための手段〕
上記目的は、−導電型の半導体チャネル層の一表面にお
ける所定領域に逆導電型の半導体層から成るゲートと、
該ゲート上に該ゲートの両側に所定長さ延伸する庇部を
有するゲート電極とを形成する工程と、該庇部の下面と
その直下の該半導体チャネル層表面とで区画される空間
に該ゲート電極と該ゲートと該半導体チャネル層に対し
て選択的除去が可能な材料から成る充填層を形成したの
ち、少なくとも該充填層周囲に露出する該半導体チャネ
ル層表面に金属層を堆積する工程と、該半導体チャネル
層表面に該金属層が堆積されたのち。
ける所定領域に逆導電型の半導体層から成るゲートと、
該ゲート上に該ゲートの両側に所定長さ延伸する庇部を
有するゲート電極とを形成する工程と、該庇部の下面と
その直下の該半導体チャネル層表面とで区画される空間
に該ゲート電極と該ゲートと該半導体チャネル層に対し
て選択的除去が可能な材料から成る充填層を形成したの
ち、少なくとも該充填層周囲に露出する該半導体チャネ
ル層表面に金属層を堆積する工程と、該半導体チャネル
層表面に該金属層が堆積されたのち。
該充填層を除去する工程を含むことを特徴とする。
本発明に係るジャンクションＦＥＴの製造方法によって
達成される。
達成される。
ゲートの両側に所定長さだけ延伸する庇部を有するゲー
ト電極をマスクとしてソース／ドレイン電（函を堆積さ
せる際に、あらかじめ庇部下面と底部直下の半導体基板
表面とで区画される空間にレジスト等の層を充填してお
き、ソース／ドレイン電極形成後にこの充填層を除去す
ることにより。
ト電極をマスクとしてソース／ドレイン電（函を堆積さ
せる際に、あらかじめ庇部下面と底部直下の半導体基板
表面とで区画される空間にレジスト等の層を充填してお
き、ソース／ドレイン電極形成後にこの充填層を除去す
ることにより。
ゲート−ソース／ドレイン電極間距離をソース／ドレイ
ン電極構成物質の入射方向とは無関係に制御することが
できる。
ン電極構成物質の入射方向とは無関係に制御することが
できる。
以下本発明の実施例を第１図を参照して説明する。第１
図において既掲の図面におけるのと同じ部分には同一符
号を付しである。
図において既掲の図面におけるのと同じ部分には同一符
号を付しである。
第１図（ａ）を参照して１例えば高抵抗の半絶縁性Ｉｎ
Ｐ単結晶から成る基板１上にエピタキシャル成長した８
例えばＩｎＧａＡｓＰから成るチャネルＮ２の上に１例
えばＩｎＰ単結晶から成り、所定ゲート長を有するゲー
ト３と１例えばＡｕから成り、ゲート３上の周囲に所定
長さ（ｘ）だけ延伸する底部４１を有するゲート電極４
を形成する。そして、チャネル層２およびゲート電極４
を含む基板１の表面全体を覆う１例えばポジ型のレジス
ｌ−層６を形成する。レジスト層６は庇部４１下面とチ
ャネル層２表面との間の空間を埋め尽くすことができる
厚さとする。
Ｐ単結晶から成る基板１上にエピタキシャル成長した８
例えばＩｎＧａＡｓＰから成るチャネルＮ２の上に１例
えばＩｎＰ単結晶から成り、所定ゲート長を有するゲー
ト３と１例えばＡｕから成り、ゲート３上の周囲に所定
長さ（ｘ）だけ延伸する底部４１を有するゲート電極４
を形成する。そして、チャネル層２およびゲート電極４
を含む基板１の表面全体を覆う１例えばポジ型のレジス
ｌ−層６を形成する。レジスト層６は庇部４１下面とチ
ャネル層２表面との間の空間を埋め尽くすことができる
厚さとする。
次いで、レジスト層６に対して、基板１表面に垂直方向
から紫外光を照射したのち、所定の現像工程を施す。ポ
ジ型のレジスト層６は紫外光照射を受けた部分は除去さ
れ、紫外光照射を受けなかった部分が残る。したがって
、庇部４１下面と庇部４１直下のチャネル層２表面間の
空間に充填されているレジスト層６の部分のみが庇部４
１の影となって紫外光照射を受けないために、第１図（
ｂ）に示すように、現像後も残る。
から紫外光を照射したのち、所定の現像工程を施す。ポ
ジ型のレジスト層６は紫外光照射を受けた部分は除去さ
れ、紫外光照射を受けなかった部分が残る。したがって
、庇部４１下面と庇部４１直下のチャネル層２表面間の
空間に充填されているレジスト層６の部分のみが庇部４
１の影となって紫外光照射を受けないために、第１図（
ｂ）に示すように、現像後も残る。
上記の状態で、第１図（Ｃ）に示すように、真空薄着等
の公知の薄膜技術を用いて、チャネル層２表面上に１例
えばＡｕ層７ を堆積させる。ゲート電極４上にもＡｕ
Ｊｉ７ が追加的に堆積する。また。
の公知の薄膜技術を用いて、チャネル層２表面上に１例
えばＡｕ層７ を堆積させる。ゲート電極４上にもＡｕ
Ｊｉ７ が追加的に堆積する。また。
Ａｕ層７ は必ずしも基板１表面に垂直方向から堆積さ
れるとは限らないので、ゲート電極４の側面および庇部
４１の直下に残留するレジスト層６の側面にも堆積する
場合がある。
れるとは限らないので、ゲート電極４の側面および庇部
４１の直下に残留するレジスト層６の側面にも堆積する
場合がある。
次いで、所定の溶剤を用いて、庇部４１の直下に残留す
るレジスト層６を溶解・除去する。レジスト層６の側面
に堆積していたＡｕ１ｉ７ はレジスト層６の溶解と
ともにリフトオフされてしまう。その結果、第１図（ｄ
）に示すように、ゲート３から前記庇部４１の長さ（ｘ
）に等しい距離だけ離れた領域にソース／ドレイン電極
５が形成される。同図から明らかなように、庇部４１の
下面とチャネル層２表面間の間隔はソース／ドレイン電
極５の厚さより充分大きいことが必要である。ちなみに
、ゲート３を構成するＩｎＰ単結晶層の層厚は０．５μ
ｍ〜０．７ μｍ、ソース／ドレイン電極５を構成する
Ａｕ層７の層厚は０．２μｍであり、充分な間隔が保証
されている。
るレジスト層６を溶解・除去する。レジスト層６の側面
に堆積していたＡｕ１ｉ７ はレジスト層６の溶解と
ともにリフトオフされてしまう。その結果、第１図（ｄ
）に示すように、ゲート３から前記庇部４１の長さ（ｘ
）に等しい距離だけ離れた領域にソース／ドレイン電極
５が形成される。同図から明らかなように、庇部４１の
下面とチャネル層２表面間の間隔はソース／ドレイン電
極５の厚さより充分大きいことが必要である。ちなみに
、ゲート３を構成するＩｎＰ単結晶層の層厚は０．５μ
ｍ〜０．７ μｍ、ソース／ドレイン電極５を構成する
Ａｕ層７の層厚は０．２μｍであり、充分な間隔が保証
されている。
上記のように、ゲート３−ソース／ドレイン電極５間距
離は前記庇部４１の長さによって自己整合的に保たれる
ので、ゲート３とソース／ドレイン電極５が導通するお
それはない。その結果、ゲート−ソース／ドレイン電極
間における距離不斉による特性不良あるいは短絡不良が
防止される。
離は前記庇部４１の長さによって自己整合的に保たれる
ので、ゲート３とソース／ドレイン電極５が導通するお
それはない。その結果、ゲート−ソース／ドレイン電極
間における距離不斉による特性不良あるいは短絡不良が
防止される。
本発明によれば、ジャンクションＦＥＴの製造において
、ソース／ドレイン電極を構成する金属物質の基板表面
に対する入射方向に関わりなくゲート−ソース／ドレイ
ン電極間距離を所定値に維持できるので、大型半導体ウ
ェハを用いて多数のジャンクションＦＥＴを一括して製
造でき、生産性ならびに製造歩留りの向上を可能とする
効果がある。
、ソース／ドレイン電極を構成する金属物質の基板表面
に対する入射方向に関わりなくゲート−ソース／ドレイ
ン電極間距離を所定値に維持できるので、大型半導体ウ
ェハを用いて多数のジャンクションＦＥＴを一括して製
造でき、生産性ならびに製造歩留りの向上を可能とする
効果がある。
第１図（ａ）ないしくｄ）は本発明の実施例の工程にお
ける要部断面図。 第２図は本発明を適用するジャンクションＦＥＴの構造
を示す要部断面図。 第３図は従来のジャンクションＦＥＴの製造方法におけ
る問題点を説明するための要部断面図である。 図において。 ｌ は基（反。 ２はチャネル層。 ３はゲート。 ４はゲート電極。 ５はソース／ドレイン電極。 ６はレジスト層。 ７はΔ４゜ ４１は庇部。 ５１は金属層。 である。 単１ 図
ける要部断面図。 第２図は本発明を適用するジャンクションＦＥＴの構造
を示す要部断面図。 第３図は従来のジャンクションＦＥＴの製造方法におけ
る問題点を説明するための要部断面図である。 図において。 ｌ は基（反。 ２はチャネル層。 ３はゲート。 ４はゲート電極。 ５はソース／ドレイン電極。 ６はレジスト層。 ７はΔ４゜ ４１は庇部。 ５１は金属層。 である。 単１ 図
Claims (1)
- 【特許請求の範囲】 一導電型の半導体チャネル層の一表面における所定領
域に逆導電型の半導体層から成るゲートと、該ゲート上
に該ゲートの両側に所定長さ延伸する底部を有するゲー
ト電極とを形成する工程と、該庇部の下面とその直下の
該半導体チャネル層表面とで区画される空間に該ゲート
電極と該ゲートと該半導体チャネル層に対して選択的除
去が可能な材料から成る充填層を形成したのち、少なく
とも該充填層周囲に露出する該半導体チャネル層表面に
金属層を堆積する工程と、 該半導体チャネル層表面に該金属層が堆積されたのち、
該充填層を除去する工程 とを含むことを特徴とするジャンクションＦＥＴの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31473187A JPH01154564A (ja) | 1987-12-10 | 1987-12-10 | ジャンクションｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31473187A JPH01154564A (ja) | 1987-12-10 | 1987-12-10 | ジャンクションｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154564A true JPH01154564A (ja) | 1989-06-16 |
Family
ID=18056894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31473187A Pending JPH01154564A (ja) | 1987-12-10 | 1987-12-10 | ジャンクションｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154564A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370769A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Production of semiconductor device |
| JPS5582469A (en) * | 1978-12-14 | 1980-06-21 | Sony Corp | Preparation of semiconductor device |
| JPS59130479A (ja) * | 1983-01-17 | 1984-07-27 | Nec Corp | シヨツトキ障壁ゲ−ト型電界効果トランジスタの製造方法 |
| JPS61170071A (ja) * | 1985-01-23 | 1986-07-31 | Sony Corp | 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ |
-
1987
- 1987-12-10 JP JP31473187A patent/JPH01154564A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370769A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Production of semiconductor device |
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| JPS59130479A (ja) * | 1983-01-17 | 1984-07-27 | Nec Corp | シヨツトキ障壁ゲ−ト型電界効果トランジスタの製造方法 |
| JPS61170071A (ja) * | 1985-01-23 | 1986-07-31 | Sony Corp | 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ |
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