DE4112045A1 - Halbleitereinrichtung und verfahren zu deren herstellung - Google Patents
Halbleitereinrichtung und verfahren zu deren herstellungInfo
- Publication number
- DE4112045A1 DE4112045A1 DE4112045A DE4112045A DE4112045A1 DE 4112045 A1 DE4112045 A1 DE 4112045A1 DE 4112045 A DE4112045 A DE 4112045A DE 4112045 A DE4112045 A DE 4112045A DE 4112045 A1 DE4112045 A1 DE 4112045A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- semiconductor
- forming
- insulating layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 239000000758 substrate Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract 8
- 238000000926 separation method Methods 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 238000000206 photolithography Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000000927 vapour-phase epitaxy Methods 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000012216 screening Methods 0.000 abstract 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 28
- 238000009792 diffusion process Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 241000209094 Oryza Species 0.000 description 2
- 235000007164 Oryza sativa Nutrition 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052729 chemical element Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 235000009566 rice Nutrition 0.000 description 2
- VEUMANXWQDHAJV-UHFFFAOYSA-N 2-[2-[(2-hydroxyphenyl)methylideneamino]ethyliminomethyl]phenol Chemical compound OC1=CC=CC=C1C=NCCN=CC1=CC=CC=C1O VEUMANXWQDHAJV-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 210000004072 lung Anatomy 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 101150037531 sinR gene Proteins 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiter
einrichtung und auf ein Verfahren zu deren Herstellung und
insbesondere auf eine Halbleitereinrichtung mit einer Ele
menttrennungsstruktur zur Sicherung guter Bauelementcharakte
ristiken und auf ein Herstellungsverfahren der Halbleiterein
richtung, das eine effiziente Ausbildung der Elementtren
nungsstruktur sichert.
Infolge der fortschreitenden Integration von Halbleiterein
richtungen in den letzten Jahren wurden Verbesserungen des
Åusbildungsprozesses von Elementtrennungsstrukturen dringend
erforderlich, um gute Bauelementcharakteristiken zu erhalten.
Eine herkömmliche Elementtrennungsstruktur einer Halbleiter
einrichtung und das dazugehörige Herstellungsverfahren werden
im folgenden unter Bezugnahme auf die Fig. 1A bis 1D be
schrieben. Diese Figuren stellen aufeinanderfolgend Herstel
lungsschritte einer Halbleitereinrichtung dar, bei der Tran
sistoren mit MOS(Metall-Oxid-Halbleiter)-LDD(Lightly Doped
Drain)-Strukturen in aktiven Gebieten gebildet sind, wobei
die Elementtrennung durch Feldabschirmelemente bewirkt wird.
Bei diesem Verfahren wird anfänglich ein SiO2-Film 2 von etwa
200 Å Dicke, z. B. durch ein thermisches Oxidationsverfahren,
auf der Gesamtoberfläche eines p-Halbleitersubstrates 1 und
darauf dann eine Polysiliziumschicht 3 von etwa 2000 Å Dicke,
z. B. durch ein Vakuum-CVD-Verfahren, gebildet. Eine SiO2-Schicht
4 von etwa 2000 Å Dicke wird weiter auf der gesamten
Fläche der Polysiliziumschicht 3, z. B. durch ein CVD-Verfah
ren, gebildet (Fig. 1A) .
Dann werden Photolithographie und Ätzen benutzt, um aufeinan
derfolgend und selektiv die SiO2-Schicht 4, die Polysilizium
schicht 3 und den SiO2-Film 2 zu ätzen, um ein Feldabschirme
lement 5 zu bilden. Danach wird eine SiO2-Schicht von etwa
2000 Å Dicke auf die gesamte Oberfläche des Halbleitersub
strates 1 durch ein CVD-Verfahren oder ähnliches abgeschie
den, und dann wird auf der Seitenwand des Feldabschirmelemen
tes 5 ein Seitenwand-Abstandshalter 6 durch anisotropes Ätzen
gebildet.
Gleichzeitig wird die Oberfläche des Halbleitersubstrates 1
außerhalb eines Gebietes, in dem das Feldabschirmelement 5
vorgesehen ist, freigelegt (Fig. 1B) .
Dann werden aufeinanderfolgend auf der gesamten Oberfläche
des Halbleitersubstrates 1 ein SiO2-Film 7 von etwa 200 Å
Dicke, eine Polysiliziumschicht 8 von etwa 2000 Å Dicke und
eine SiO2-Schicht 9 von etwa 2000 Å Dicke gebildet. Photoli
thographie und Ätzen werden dann benutzt, um aufeinanderfol
gend die SiO2-Schicht 9, die Polysiliziumschicht 8 und den
SiO2-Film 7 zu ätzen, um ein Gate-Element 10 zu bilden. Dann
wird die gesamte Oberfläche des Halbleitersubstrates 1 einer
Bestrahlung mit n-Verunreinigungsionen wie Phosphor oder
Arsen ausgesetzt, wodurch n-Diffusionsschichten 11 niedriger
Dichte unter Nutzung des Gate-Elementes 10 als Maske gebildet
werden (Fig. 1C).
Dann wird eine SiO2-Schicht von etwa 2000 Å Dicke auf die ge
samte Oberfläche des Halbleitersubstrates 1 abgeschieden, und
es wird ein anisotropes Ätzen vorgenommen, um Seitenwand-Ab
standshalter 12 auf den Seitenwänden des Gate-Elementes 10 zu
bilden. Dann wird die gesamte Fläche des Halbleitersubstrates
1 einer Bestrahlung mit n-Verunreinigungsionen wie Phosphor
oder Arsen ausgesetzt, um n-Diffusionsschichten 13 hoher
Dichte unter Nutzung des Gate-Elementes 10 und der Seiten
wand-Abstandshalter 12 als Masken zu bilden (Fig. 1D).
Die n-Diffusionsschichten 11 niedriger Dichte und die n-Dif
fusionsschichten 13 hoher Dichte, die durch die erwähnten
Prozesse gebildet werden, bilden Source-/Drain-Gebiete, womit
ein Feldeffekttransistor vom MOS-LDD-Typ gebildet ist.
Es hat jedoch folgende Probleme bei der Halbleitereinrichtung
und deren Herstellungsverfahren gegeben:
Zuerst kann, da es zwischen dem Feldabschirmelement 5 und der Oberfläche des Halbleitersubstrates im aktiven Gebiet einen Stufenabschnitt oder einen Höhenunterschied gibt, ein soge nannter Defokus (Unschärfe) im Prozeß der Bildung des Gate- Elementes 10 auftreten. Dieser Defokus wird durch Variation der Dicke einer Resistschicht 16 die als Maske für die Bil dung des Gate-Elementes 10 durch Ätzen dient, verursacht. Ge nauer gesagt hat der Teil der Resistschicht 16, der eine Flä che für das Gate-Element 10 bedeckt, eine größere Dicke als der Teil, der das Feldabschirmelement 5 bedeckt, so daß die Resistschicht 16 im photolithographischen Verfahren in einer Konfiguration verbleibt, wie sie in Fig. 2A durch die gestri chelte Linie gezeigt ist. Infolgedessen hat das tatsächlich gebildete Gate-Element 10 infolge des Strukturierens der Oberfläche der Resistschicht 16 eine Breite b, die größer als ein Wert a ist, der als Entwurfswert der Breite des Gate-Ele mentes 10 bestimmt wurde.
Zuerst kann, da es zwischen dem Feldabschirmelement 5 und der Oberfläche des Halbleitersubstrates im aktiven Gebiet einen Stufenabschnitt oder einen Höhenunterschied gibt, ein soge nannter Defokus (Unschärfe) im Prozeß der Bildung des Gate- Elementes 10 auftreten. Dieser Defokus wird durch Variation der Dicke einer Resistschicht 16 die als Maske für die Bil dung des Gate-Elementes 10 durch Ätzen dient, verursacht. Ge nauer gesagt hat der Teil der Resistschicht 16, der eine Flä che für das Gate-Element 10 bedeckt, eine größere Dicke als der Teil, der das Feldabschirmelement 5 bedeckt, so daß die Resistschicht 16 im photolithographischen Verfahren in einer Konfiguration verbleibt, wie sie in Fig. 2A durch die gestri chelte Linie gezeigt ist. Infolgedessen hat das tatsächlich gebildete Gate-Element 10 infolge des Strukturierens der Oberfläche der Resistschicht 16 eine Breite b, die größer als ein Wert a ist, der als Entwurfswert der Breite des Gate-Ele mentes 10 bestimmt wurde.
Beim Defokus-Phänomen stehen die Auflösung R, eine Schärfe
grenze DF und die Öffnungszahl NA der Öffnungen eines opti
schen Systems für die Photolithographie in folgender Bezie
hung:
Angenommen, daß das bei der Photolithographie benutzte Be strahlungslicht eine Wellenlänge von λ habe, kann zwischen der Auflösung R, der Schärfegrenze DF und der Öffnungszahl NA die folgende bekannte Beziehung aufgestellt werden:
Angenommen, daß das bei der Photolithographie benutzte Be strahlungslicht eine Wellenlänge von λ habe, kann zwischen der Auflösung R, der Schärfegrenze DF und der Öffnungszahl NA die folgende bekannte Beziehung aufgestellt werden:
R = 0,6 λ/NA (1)
DF = 1,39 R²/λ (2)
Fig. 2B zeigt eine graphische Darstellung, in der die Auflö
sung R durch die Abszisse und die Schärfegrenze DF durch die
Ordinate gegeben und die Variation der Öffnungszahl NA mit
Bezug auf drei λ-Werte aufgetragen ist, d. h. 248 nm (KrF-
Laser), 365 nm (i-Linie) und 436 nm (g-Linie). Wie in Fig. 2C
gezeigt, wird die Auflösung R als Abstand zwischen zwei Re
sistschichten 22a und 22b auf einem zu ätzenden Abschnitt 21
in µm ausgedrückt. Die Öffnungszahl NA ist eine Größe, die
die Auflösung und Helligkeit des optischen Systems ausdrückt,
und sie ist definiert als das Produkt (n × sinR) des Bre
chungsindex n eines Mediums und des Sinus des Winkels R, der
zwischen einem Objektpunkt 23 auf einer optischen Achse im
Medium mit der Brechungszahl n und dem Radius der Eintrittpu
pille 24 gebildet ist. Die Schärfegrenze DF definiert eine
maximal erlaubte Dicke L der Resistschicht 25, bei der der
Defokus nicht vorkommt, mit anderen Worten, die maximal er
laubte Dicke L, bei der die obere Breite a der Resistschicht
25 nach Fig. 2E im wesentlichen gleich ihrer Breite b auf der
Oberfläche eines zu ätzenden Objektes 26 ist, und die Schär
fegrenze DF stellt den Wert dar, bei dem die Breite a im we
sentlichen gleich der Breite b in einem Bereich von L/2 < DF
ist. Auch wenn die Dicke der Resistschicht 16 im oberen Be
reich (Dicke L1) des Feldabschirmelementes 5 dieser Unglei
chung genügt, ist die Ungleichung im oberen Bereich (Dicke
L2) des Gate-Elementes 10 nicht erfüllt, und demzufolge kommt
ein Defokus infolge der Differenz ΔL der Höhe nach Fig. 2A
vor. Wenn die Höhendifferenz ΔL größer als das Doppelte von
DF ist, existiert auf dem Gate-Element 10 unvermeidlich der
Defokus.
Wie oben beschrieben, gibt es, wenn im Elementbildungsmuster
im aktiven Gebiet der Defokus existiert, die Erscheinung, daß
zwischen der Größe des durch Photolithographie der Resist
schicht freigelegten Musters und der Größe des tatsächlich
gebildeten Elements eine Differenz besteht und damit die im
Entwurf vorgesehenen Elementcharakteristiken nicht erreicht
werden können.
Das zweite durch den Höhenunterschied ΔL verursachte Problem
sind die nachteiligen Wirkungen, die von Überresten bzw.
"Trümmern" ausgehen, die auf der Seitenwand des Feldabschirm
elementes 5 beim Ätzprozeß zur Ausbildung des Gate-Elementes
10 verbleiben.
Die Erscheinung der verbleibenden Überreste wird im folgenden
unter Bezugnahme auf die Fig. 3A bis 3C beschrieben. Wenn es
einen Höhenunterschied ΔL gibt, werden Überreste 27, die pri
mär aus Polysilizium bestehen, auf einem unteren Teil der
Seitenwand des Feldabschirmelementes 5 abgelagert, die zu un
erwünschten Erscheinungen wie Kurzschlüssen zwischen benach
barten Gate-Elementen und/oder zwischen anderen leitfähigen
Verdrahtungsschichten führen können, wie in Fig. 3A und 3B
gezeigt, welche letztere ein Querschnitt entlang der Linie A-A
in Fig. 3A ist.
Die Ursache für die Ablagerung der Überreste 27 kann unter
Bezugnahme auf die Fig. 3A und 3C, welche letztere ein Quer
schnitt entlang der Linie B-B in Fig. 3B ist, wie folgt er
klärt werden: Im Ätzprozeß zur Ausbildung des Gate-Elementes
10, wird die SiO2-Schicht 9 anfangs geätzt. Bei diesem
Schritt verursacht die steile Schräge oder der gestufte Ab
schnitt in der Umgebung des Feldabschirmelementes 5 die Abla
gerung eines Bestandteils/von Bestandteilen des Ätzgases auf
der Oberfläche der Polysiliziumschicht 8, was zu einer Ab
scheidungsschicht 28 führt. Diese Abscheidungsschicht 28
wirkt als Maske, die das Fortschreiten des Ätzens auf einem
unmittelbar darunterliegenden Gebiet verhindert, und damit
haften die primär aus Polysilizium bestehenden Überreste 27
auf dem unteren Abschnitt der Seitenwand des Feldabschirmele
mentes 5, wenn das Gate-Element 10 fertiggestellt wird.
Die oben beschriebenen Probleme treten in dem Fall auf, daß
die aktiven Gebiete voneinander durch eine Feldabschirmung
isoliert werden und ähnlich auch in dem Fall, daß die Ele
mentisolierschicht zum Beispiel durch ein LOCOS-Verfahren ge
bildet wird.
Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung be
reitzustellen, bei der der Defokus beim photolithographischen
Verfahren der Strukturierung einer Resistschicht und ebenso
die Ablagerung von Überresten in einem unteren Abschnitt der
Seitenwand einer Elementtrennungs-Isolierschicht während der
Bildung einer Elementtrennungsstruktur zum separaten Isolie
ren des aktiven Gebietes eines Halbleiterelementes wie eines
MOS-Feldeffekttransistors verhindert werden kann, und ein
Herstellungsverfahren für dieselbe anzugeben.
Zur Lösung der genannten Aufgabe enthält eine erfindungsge
mäße Halbleitereinrichtung eine Elementtrennungs-Isolier
schicht, die so gebildet ist, daß sie ein aktives Gebiet um
gibt und eine rund um ihren Umfang im wesentlichen gleiche
Höhe auf der Hauptfläche des Halbleitersubstrates aufweist
und dieses aktive Gebiet separat von anderen isoliert. In
dieser Halbleitereinrichtung trägt das durch diese Element
trennungs-Isolierschicht umgebene aktive Gebiet eine flache
Halbleiterschicht, die darauf mit einer Höhe gebildet ist,
die im wesentlichen dieselbe wie die der Elementtrennungs-
Isolierschicht ist, um einen Stufenabschnitt zur Elementtren
nungs-Isolierschicht hin zu vermeiden, und die Oberfläche der
Halbleiterschicht wird als Elementbildungsgebiet verwendet.
Bei dieser Halbleitereinrichtung kann, da das Elementbil
dungsgebiet auf der flachen Halbleiteroberfläche angeordnet
ist, die keinen Stufenabschnitt zur Elementtrennungs-Isolier
schicht bildet, eine Resistschicht zur Bildung eines Elemen
tes durch Ätzen mit gleichförmiger Dicke gebildet werden, so
daß bei der photolithographischen Bearbeitung der Resist
schicht der Defokus begrenzt wird. Weiter können, da es kei
nen steilen Verlauf bzw. Schräge an der Grenze zwischen der
Elementtrennungs-Isolierschicht und dem Elementbildungsgebiet
gibt, die nachteiligen Erscheinungen, die durch die Ablage
rung von Überresten im Ätzprozeß bewirkt werden können, ver
mieden werden.
Gemäß dem erfindungsgemäßen Herstellungsverfahren einer Halb
leitereinrichtung wird eine Elementtrennungs-Isolierschicht,
die ein aktives Gebiet zu dessen Isolierung von anderen um
gibt, selektiv in einer vorgegebenen Lage auf der Hauptfläche
eines Halbleitersubstrates gemustert und gebildet. Dann wird
auf der gesamten Fläche der Hauptfläche des Halbleitersub
strates eine Halbleiterschicht gebildet. Danach wird eine Re
sistschicht im wesentlichen flach auf die gesamte Oberfläche
der Halbleiterschicht aufgebracht. Die Halbleiterschicht und
die Resistschicht werden dann mit einem im wesentlichen glei
chen Selektionsverhältnis geätzt, um die Elementtrennungs-
Isolierschicht über ihren ganzen Umfang freizulegen und die
Halbleiterschicht in der Höhe abzuflachen, wodurch zur Ele
menttrennungs-Isolierschicht hin kein Stufenbereich gebildet
wird. Danach wird in der Oberfläche der Halbleiterschicht ein
Element gebildet.
Bei einem Herstellungsverfahren nach einem anderen Aspekt der
Erfindung wird nach dem selektiven Bilden einer Elementtren
nungs-Isolierschicht durch Strukturieren die Elementtren
nungs-Isolierschicht mit einer Resistschicht bedeckt und dann
eine Halbleiterschicht selektiv nur auf dem aktiven Gebiet,
das durch die Elementtrennungs-Isolierschicht separat iso
liert ist, mit einer Höhe gebildet die im wesentlichen
gleich der der Elementtrennungs-Isolierschicht ist. Dann wird
in der Oberfläche der Halbleiterschicht nach Entfernung der
Resistschicht ein Element gebildet.
Mit diesen Herstellungsverfahren für die Halbleitereinrich
tung kann die flache Halbleiterschicht leicht ohne Stufenbe
reich zur Elementtrennungs-Isolierschicht hin gebildet wer
den.
Wie oben beschrieben, kann bei der erfindungsgemäßen Halblei
tereinrichtung und deren erfindungsgemäßem Herstellungsver
fahren, da es keinen Stufenabschnitt zwischen der Element
trennungs-Isolierschicht und der Oberfläche des aktiven Ge
bietes, in dem ein Element gebildet wird, gibt, die Defokus-
Erscheinung während der photolithographischen Bearbeitung des
Resists zur Ausbildung des Elementes ebenso verhindert werden
wie die nachteilige Erscheinung, daß Überreste auf der Sei
tenwand der Elementtrennungs-Isolierschicht im Ätzprozeß haf
ten bleiben. Damit kann ein Fehler oder Unterschied zwischen
der Entwurfsgröße des Elementmusters und der tatsächlichen
Größe des Elementes ebenso verhindert werden, wie nachteilige
Erscheinungen wie Kurzschlüsse zwischen leitfähigen Verdrah
tungen infolge der Überreste.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsbeispielen anhand
der Figuren. Von den Figuren zeigen:
Fig. 1A bis 1D Querschnittsdarstellungen zur Illustration
von herkömmlichen Herstellungsschritten
einer Halbleitereinrichtung;
Fig. 2A eine Querschnittsdarstellung zur Illustra
tion des Defokus-Phänomens im Herstellungs
verfahren einer herkömmlichen Halbleiter
einrichtung;
Fig. 2B eine graphische Darstellung zur Verdeutli
chung der Beziehung zwischen der Auflösung
R und der Schärfegrenze DF bei der Photoli
thographie einer Resistschicht;
Fig. 2C eine Darstellung zur Verdeutlichung der
Auflösung R;
Fig. 2D eine Darstellung zur Verdeutlichung des
Öffnungsverhältnisses oder der Öffnungszahl
NA;
Fig. 2E eine Querschnittsdarstellung zur Verdeutli
chung der Beziehung zwischen der Quer
schnittsgestalt einer Resistschicht und dem
Defokus;
Fig. 3A bis 3C eine Draufsicht, eine Querschnittsdarstel
lung entlang der Linie A-A von Fig. 3A und
eine Querschnittsdarstellung entlang der
Linie B-B der Fig. 3A, die die Erscheinung
der Ablagerung von Überresten auf der Sei
tenwand eines Feldabschirmelementes beim
Herstellungsverfahren einer herkömmlichen
Halbleitereinrichtung darstellen;
Fig. 4 eine Querschnittsdarstellung, die den Auf
bau einer Halbleitereinrichtung nach einer
Ausführungsform darstellt;
Fig. 5A bis 5F Querschnittsdarstellungen, die aufeinander
folgend die Herstellungsschritte einer
Halbleitereinrichtung nach einer Ausfüh
rungsform darstellen;
Fig. 6A bis 6C Darstellungen zum Verdeutlichen des Effek
tes einer Ausführungsform, wobei Fig. 6A
eine Querschnittsdarstellung des transver
salen Abschnittes eines Gate-Elementes 10
einer Halbleitereinrichtung einer Ausfüh
rungsform, Fig. 6B eine Querschnittsdar
stellung entlang einer vertikalen Schnitte
bene, die parallel zum und außerhalb des
Gate-Elementes 10 liegt, und Fig. 6C eine
Querschnittsdarstellung zur Verdeutlichung
des Falles, daß eine Anschlußfläche 29 in
einem aktiven Gebiet gebildet ist, sind;
Fig. 7A eine Querschnittsdarstellung einer Halblei
tereinrichtung, bei der ein aktives Gebiet
separat durch eine Elementtrennungs-Iso
lierschicht 29 isoliert ist, die durch ein
LOCOS-Verfahren hergestellt wurde;
Fig. 7B eine vergrößerte Querschnittsdarstellung
der Elementtrennungs-Isolierschicht 29; und
Fig. 8A bis 8C Darstellungen, die aufeinanderfolgende
Schritte der Bildung einer epitaxialen
Siliziumschicht 14 mittels selektiven epi
taxialen Aufwachsens nach einer anderen
Ausführungsform zeigen.
Fig. 4 stellt schematisch den Querschnitt des Aufbaus einer
Halbleitereinrichtung nach einer Ausführungsform dar. Die in
Fig. 4 dargestellte Halbleitereinrichtung weist ein p-Halb
leitersubstrat 1, auf dem durch eine SiO2-Schicht 2, eine mit
einer Verunreinigung dotierte Polysiliziumschicht 3 und eine
SiO2-Schicht 4 ein Feldabschirmelement 5 gebildet ist, auf.
Auf einer Seitenwand des Feldabschirmelementes 5 ist ein Sei
tenwand-Abstandshalter 6 gebildet. Das Feldabschirmelement 5
und der Seitenwand-Abstandshalter 6 bilden eine Elementtren
nungs-Isolierschicht, die ein aktives Gebiet zur Bildung ei
nes Elementes umgibt und von anderen aktiven Gebieten separat
isoliert.
Auf einer Fläche der Oberfläche des Halbleitersubstrates 1,
die durch diese Elementtrennungs-Isolierschicht umgeben ist,
ist eine flache epitaxiale Siliziumschicht 14 als Halbleiter
schicht in einer im wesentlichen mit der des Feldabschirmele
mentes 5 gleichen Höhe gebildet. Die epitaxiale Halbleiter
schicht 14 ist auf ihrer Oberfläche mit einem Gate-Element 10
aus einer SiO2-Schicht 7, einer mit einer Verunreinigung do
tierten Polysiliziumschicht 8 und einer Sio2-Schicht 9 und an
deren Seitenwänden weiter mit Seitenwand-Abstandshaltern 12
versehen. n-Diffusionsschichten 11 niedriger Dichte und n-
Diffusionsschichten 13 hoher Dichte, die Source-/Drain-Ge
biete einer MOS-LDD-Struktur bilden, sind in einem Gebiet un
terhalb und außerhalb der Seitenwände des Gate-Elementes 10
gebildet.
Der Transistor der so gebildeten MOS-LDD-Struktur wird wie
folgt hergestellt: Beim Herstellungsverfahren nach dieser
Ausführungsform wird zu Anfang ein SiO2-Film 2 von etwa 200 Å
Dicke zum Beispiel durch thermische Oxidation auf der ge
samten Fläche des p-Halbleitersubstrates 1 gebildet, und dar
auf wird dann die Polysiliziumschicht 3 mit etwa 2000 Å Dicke
zum Beispiel durch ein Vakuum-CVD-Verfahren gebildet. Die
SiO2-Schicht 4 von etwa 2000 Å Dicke wird des weiteren auf
der gesamten Fläche der Polysiliziumschicht 3 zum Beispiel
durch ein CVD-Verfahren abgeschieden (Fig. 5A).
Dann werden Photolithographie und Ätzen verwendet, um aufein
anderfolgend und selektiv die SiO2-Schicht 4, die Polysilizi
umschicht 3 und den SiO2-Film 2 zu ätzen, um das Feldab
schirmelement 5 zu bilden. Danach wird eine SiO2-Schicht von
etwa 2000 Å Dicke auf die gesamte Oberfläche des Halbleiter
substrates 1 durch ein CVD-Verfahren oder ähnliches abge
schieden, und dann wird auf der Seitenwand des Feldabschirm
elementes 5 durch anisotropes Ätzen der Seitenwand-Abstands
halter 6 gebildet.
Gleichzeitig wird die Oberfläche des Halbleitersubstrates 1
außerhalb des Gebietes, das mit dem Feldabschirmelement 5
versehen ist, freigelegt (Fig. 5B).
Die beschriebenen Verfahrensschritte sind dieselben wie beim
weiter oben beschriebenen herkömmlichen Herstellungsverfah
ren.
Bei dieser Ausführungsform wird in einem aktiven Gebiet auf
der Oberfläche des Halbleitersubstrates 1, das durch das
Feldabschirmelement 5 umgeben ist, eine epitaxiale Silizium
schicht 14 gebildet. Zur Bildung der epitaxialen Silizium
schicht 14 wird eine Gasphasenepitaxie (VPE) verwendet, die
eine Art des CVD-Verfahrens darstellt. Bei der Bildung des
einkristallinen Siliziums durch die VPE wird das aus einem
Silizium-Einkristall gebildete Halbleitersubstrat 1 zuerst
auf eine Temperatur von etwa 1200°C aufgeheizt und mittels
HCl-Gases ein Polieren (Gasätzen) der Oberfläche durchge
führt. Dann werden Reaktionsgase, z. B. SiCl4 und H2, in das
Reaktorgefäß eingeleitet. Nach der folgenden Reaktion wird
Silizium abgeschieden:
SiCl4 + 2H2 → Si + 4HCl.
Diese Reaktion ist eine chemische Reaktion, bei der epitaxial
ein Silizium-Einkristall wächst, wenn Faktoren wie das Dich
teverhältnis von SiCl4 und H2 bestimmte Bedingungen erfüllen.
Falls es erforderlich ist, die epitaxiale Siliziumschicht 14
mit einer Verunreinigung zu dotieren, ist lediglich die Ein
leitung von PH3 (für eine n-Dotierung) oder B2H6 (für eine
p-Dotierung) ins Reaktionsgefäß erforderlich.
Nach der Bildung der epitaxialen Siliziumschicht 14 wird auf
deren gesamter Oberfläche eine Resistschicht 15 aufgebracht.
Beim Aufbringen der Resistschicht 15 wird das Halbleitersub
strat 1 mit hoher Geschwindigkeit zum Beispiel durch eine
Drehvorrichtung gedreht, um eine ebene Oberfläche zu erzeu
gen. Fig. 5C stellt einen Zustand dar, bei dem die ebene Re
sistschicht auf der epitaxialen Siliziumschicht 14 gebildet
wurde.
Dann wird ein Ätzvorgang durchgeführt, um den Zustand nach
Fig. 5D auf dem gesamten Halbleitersubstrat 1 zu erreichen,
bei dem die Oberfläche der epitaktischen Siliziumschicht 14
und die Oberseite des Feldabschirmelementes 5 eben sind und
im wesentlichen eine Ebene bilden. Dieser Ätzprozeß wird un
ter Bedingungen ausgeführt, bei denen die epitaktische Sili
ziumschicht 14 und die Resistschicht 15 mit dem gleichen Se
lektionsverhältnis geätzt werden. Das Ätzen der epitaktischen
Siliziumschicht 14 und der Resistschicht 15 mit dem gleichen
Selektionsverhältnis kann durch Vorgabe des elektrischen Fel
des zur Beschleunigung der Ionen bei niedrigem Vakuum auf
einen vorgegebenen Wert oder mehr im Falle des Sputterätzens
mit einem Ätzgas wie CF4 erreicht werden. Das aktive Gebiet
kann auch durch Nutzung einer Resistschicht 15 aus einem Ma
terial eben gemacht werden, das die gleiche Ätzrate wie die
epitaktische Siliziumschicht 14 hat.
Dann wird, nachdem ein SiO2-Film 7 von etwa 200 Å Dicke mit
tels thermischer Oxidation auf der epitaktischen Silizium
schicht 14 gebildet ist, eine mit einer Verunreinigung do
tierte Polysiliziumschicht 8 mit einer Dicke von etwa 2000 Å
Dicke, z. B. durch ein CVD-Verfahren, darauf abgeschieden.
Eine SiO2-Schicht 9 von etwa 2000 Å Dicke wird dann darauf
abgeschieden, und die SiO2-Schicht 9, die Polysiliziumschicht
8 und der SiO2-Film 7 werden aufeinanderfolgend und selektiv
durch Photolithographie und Ätzen entfernt, um das Gate-Ele
ment 10 zu bilden. Dann wird die gesamte Oberfläche des Halb
leitersubstrates 1 einer Bestrahlung mit n-Verunreinigungsio
nen wie Phosphor oder Arsen ausgesetzt, und n-Diffusions
schichten 11 niedriger Dichte, die die Source-/Drain-Gebiete
des Transistors bilden, werden unter Nutzung des Gate-Elemen
tes 10 als Maske gebildet (Fig. 5E).
Dann wird auf die gesamte Oberfläche des Halbleitersubstrates
1 eine SiO2-Schicht mit einer Dicke von etwa 2000 Å Dicke ab
geschieden und darauf ein anisotropes Ätzen durchgeführt, um
die Seitenwand-Abstandshalter 12 auf den Seitenwänden des
Gate-Elementes 10 zu bilden. Danach wird die gesamte Oberflä
che des Halbleitersubstrates 1 einer Bestrahlung mit n-Verun
reinigungsionen wie Phosphor oder Arsen ausgesetzt, und n-
Diffusionsschichten 13 hoher Dichte werden unter Nutzung des
Gate-Elementes 10 und der Seitenwand-Abstandshalter 12 als
Masken gebildet (Fig. 5F).
Der MOS-LDD-Feldeffekttransistor nach dieser Ausführungsform,
der durch die beschriebenen Verfahrensschritte hergestellt
wird, hat folgende Vorteile:
Zuerst kann der Defokus beim Photolithographie-Prozeß zum Strukturieren der Maske 16, die zur Ausbildung des Gate-Ele mentes 10 im Ätzprozeß verwendet wird, verhindert werden. Das heißt, wie in Fig. 6A gezeigt, da die Resistschicht 16 gleichförmig mit einer Dicke aufgebracht werden kann, daß die Bedingung L1/2 < DF erfüllt ist, kann die Breite a des frei gelegten Musters auf der Oberfläche der Resistschicht 16 gleich der Breite b des tatsächlich gebildeten Gate-Elementes 10 sein. Demzufolge kann die Entwurfsgröße des Belichtungsmu sters mit der tatsächlichen Größe des auf der Oberfläche des aktiven Gebietes gebildeten Elementes zusammenfallen, und da mit werden die vorgegebenen Elementcharakteristiken erreicht.
Zuerst kann der Defokus beim Photolithographie-Prozeß zum Strukturieren der Maske 16, die zur Ausbildung des Gate-Ele mentes 10 im Ätzprozeß verwendet wird, verhindert werden. Das heißt, wie in Fig. 6A gezeigt, da die Resistschicht 16 gleichförmig mit einer Dicke aufgebracht werden kann, daß die Bedingung L1/2 < DF erfüllt ist, kann die Breite a des frei gelegten Musters auf der Oberfläche der Resistschicht 16 gleich der Breite b des tatsächlich gebildeten Gate-Elementes 10 sein. Demzufolge kann die Entwurfsgröße des Belichtungsmu sters mit der tatsächlichen Größe des auf der Oberfläche des aktiven Gebietes gebildeten Elementes zusammenfallen, und da mit werden die vorgegebenen Elementcharakteristiken erreicht.
Der Querschnitt der Ausführungsform, der mit dem der herkömm
lichen Einrichtung nach Fig. 3B korrespondiert, weist die in
Fig. 6B gezeigte Konfiguration auf, bei der das Gate-Element
10 auf einer sogar in der Nachbarschaft des Feldabschirmele
mentes 5 ebenen Oberfläche gebildet ist. Daher gibt es keine
steile Schräge, und infolgedessen kommt die in Fig. 3C ge
zeigte Ablagerung von Überresten 27 beim Ätzprozeß zur Aus
bildung des Gate-Elementes 10 hier nicht vor. Infolgedessen
können Nachteile wie Kurzschlüsse zwischen den Gate-Elementen
und/oder leitenden Verdrahtungen durch die Überreste verhin
dert werden.
Infolge des Vorhandenseins der epitaxialen Schicht 14 wird,
wie in Fig. 6C gezeigt, zwischen Anschlußflächen 29 für die
leitfähigen Verdrahtungen, die auf der Oberfläche des aktiven
Gebietes gebildet sind, und den Feldelektroden 3 im Feldab
schirmelement 5 ein Abstand eingehalten, und damit kann die
Isolationscharakteristik zwischen diesen verbessert werden.
Die obige Ausführungsform wurde unter Bezugnahme auf eine
Form beschrieben, bei der das Separieren und Isolieren des
aktiven Gebietes durch Anlegen einer Vorspannung an die
Feldabschirmelektrode des Feldabschirmelementes bewirkt wird.
Die Anwendung der Erfindung ist jedoch darauf nicht be
schränkt. Sie kann auch auf eine Form angewendet werden, bei
der zum Beispiel das sogenannte LOCOS-Verfahren zur Bildung
einer Elementtrennungs-Isolierschicht 29 zum Bewirken der Se
paration und Isolation des Elementes angewendet wird, wie in
Fig. 7A gezeigt. In diesem Falle können Defokus und Ablage
rung von Überresten ebenso wie in der oben beschriebenen Aus
führungsform verhindert werden. Weiterhin ist, wenn die Sepa
ration des aktiven Gebietes durch eine Elementtrennungs-Iso
lierschicht 29 bewirkt wird, die epitaktische Siliziumschicht
14 zwischen sogenannte p⁺-Isolierungen 30 und Source-/Drain-
Gebiete 31 eingeschoben, die unter der Elementtrennungs-Iso
lierschicht 29 durch Dotieren mit p-Verunreinigungsionen ge
bildet sind, was die Isolation verbessert und damit Leck
ströme verringern kann.
Da die Dicke der Elementtrennungs-Isolierschicht 29, die mit
dem LOCOS-Verfahren erzeugt wird, sich sanft ändert, gibt es
den Vorteil, daß kein Brechen der Drähte verursacht wird,
wenn darauf Aluminiumverdrahtungen gebildet werden. Es ist
jedoch schwierig, die Gestalt der sogenannten Vogelschnäbel
32 (Fig. 7B) vollständig zu steuern, die einen äußeren Ab
schnitt des Trennungsgebietes darstellen, der sich zum akti
ven Gebiet hin erstreckt. Daher ist das Verhältnis W/H der
Breite W zur Höhe H der Elementtrennungs-Isolierschicht 29
größer als dasjenige im Falle der Feldabschirmung, was zu
Schwierigkeiten bei der Erhöhung des Integrationsgrades
führt. Die Anwendung der Feldabschirmung ist demnach wesent
lich zur Erhöhung des Integrationsgrades. Das Problem des ab
gestuften Bereiches zwischen der Elementtrennungs-Isolier
schicht und dem aktiven Gebiet ist - im Vergleich mit dem
LOCOS-Verfahren - bei der Separation und Isolation durch
Feldabschirmung sehr spürbar geworden, und daher ist zu ver
stehen, daß die Erfindung nutzbringender auf den Fall der
Feldabschirmung angewendet werden kann.
Obgleich in der beschriebenen Ausführungsform das VPE-Verfah
ren zur Bildung der epitaktischen Siliziumschicht 14 verwen
det wurde, können andere epitaktische Aufwachs-Verfahren wie
die MBE (Molekularstrahlepitaxie) zu deren Aufwachsen verwen
det werden. Die MBE ist ein Verfahren, bei dem Bildungsmate
rial und Verunreinigungen aus unabhängigen Verdampfungsquel
len im Vakuum unter präziser Temperatursteuerung verdampft
werden, so daß eine dünne Schicht in monokristallinem Zustand
epitaxial auf dem Substrat aufwächst. Dieses epitaktische Auf
wachsen durch MBE ist besonders nützlich, wenn GaAs mit Hoch
geschwindigkeitscharakteristik als Halbleitersubstrat verwen
det wird.
Weiter wird in der obigen Ausführungsform die epitaktische
Siliziumschicht 14 zu Anfang auf die gesamte Oberfläche des
Halbleitersubstrates 1 abgeschieden, dann wird eben die Re
sistschicht 15 aufgebracht, und beide werden zum Einebnen mit
dem gleichen Selektionsverhältnis geätzt. Es kann jedoch
auch, wie in Fig. 8A bis 8C gezeigt, die epitaktische Silizi
umschicht 14 selektiv und epitaktisch auf dem aktiven Gebiet
aufwachsen. Bei diesem Verfahren wird eine Resistschicht 17
benutzt, um die Fläche zu bedecken, auf der die epitaktische
Siliziumschicht 14 nicht aufwachsen soll, und die epitakti
sche Siliziumschicht 14 wird eben ausgebildet, um das gleiche
Höhenniveau wie das Feldabschirmelement 5 einzuhalten (Fig.
8A). Nach Entfernen der Resistschicht 17 werden aufeinander
folgend die SiO2-Schicht 7, die mit einer Verunreinigung do
tierte Polysiliziumschicht 8 und die SiO2-Schicht 9 auf die
gesamte Oberfläche des Halbleitersubstrates 1 abgeschieden
(Fig. 8B), und dann wird durch Photolithographie und Ätzen
das Gate-Element 10 gebildet (Fig. 8C). Dieses selektive epi
taktische Aufwachsverfahren ermöglicht die Einsparung des
Ätzprozesses zum Einebnen der epitaktischen Siliziumschicht
14. Es verbleiben jedoch, wie in Fig. 8C gezeigt, die SiO2-
Schicht 7 und die Polysiliziumschicht 8, die zur Bildung des
Gate-Abschnittes 10 benutzt werden, auf der Seitenwand des
Feldabschirmelementes 5. Dadurch können nachteilige Wirkungen
wie Kurzschlüsse zwischen den Leitungsverdrahtungen durch die
Polysiliziumschicht 8 bewirkt werden. Daraus ist zu verste
hen, daß die Anwendung des Einebnungsschrittes bei der Bil
dung der epitaktischen Siliziumschicht 14 dem selektiven epi
taktischen Aufwachsverfahren vorzuziehen ist, wie dies in der
beschriebenen Ausführungsform getan wurde.
Claims (14)
1. Halbleitereinrichtung mit
einer Elementtrennungs-Isolierschicht (5, 6, 29), die so ge bildet ist, daß sie ein aktives Gebiet umgibt und eine über ihren gesamten Umfang im wesentlichen gleiche Höhe hat, auf der Hauptoberfläche eines Halbleitersubstrates (1), die die aktiven Gebiete separat voneinander isoliert, und
einer Halbleiterschicht (14), die eben auf der gesamten Flä che des aktiven Gebietes, das durch die Elementtrennungs-Iso lierschicht (5, 6, 29) umgeben ist, mit einer Höhe gebildet ist, die im wesentlichen gleich der der Elementtrennungs-Iso lierschicht (5, 6, 29) ist, so daß kein Stufenabschnitt zur Elementtrennungs-Isolierschicht (5, 6, 29) hin vorhanden ist, wobei die Oberfläche der Halbleiterschicht (14) als Element bildungsbereich dient.
einer Elementtrennungs-Isolierschicht (5, 6, 29), die so ge bildet ist, daß sie ein aktives Gebiet umgibt und eine über ihren gesamten Umfang im wesentlichen gleiche Höhe hat, auf der Hauptoberfläche eines Halbleitersubstrates (1), die die aktiven Gebiete separat voneinander isoliert, und
einer Halbleiterschicht (14), die eben auf der gesamten Flä che des aktiven Gebietes, das durch die Elementtrennungs-Iso lierschicht (5, 6, 29) umgeben ist, mit einer Höhe gebildet ist, die im wesentlichen gleich der der Elementtrennungs-Iso lierschicht (5, 6, 29) ist, so daß kein Stufenabschnitt zur Elementtrennungs-Isolierschicht (5, 6, 29) hin vorhanden ist, wobei die Oberfläche der Halbleiterschicht (14) als Element bildungsbereich dient.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß die Elementtrennungs-Isolierschicht (5, 6, 29)
eine Feldabschirmstruktur hat, die ein Feldabschirmelement
(5) aus einer Polysiliziumschicht (3) einschließt, die auf
der Hauptoberfläche des Halbleitersubstrates (1) mit einer
Siliziumoxidschicht (2) dazwischen gebildet ist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß die Halbleiterschicht (14) eine epitakti
sche Siliziumschicht einschließt.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die Halbleiterschicht (14) von
einem ersten Leitfähigkeitstyp ist und ein MOS-Feldef
fekttransistor im Elementbildungsbereich gebildet ist, wobei
der Transistor ein Gate-Element (10) auf der Oberfläche der
Halbleiterschicht (14) und Source-/Drain-Gebiete eines zwei
ten Leitfähigkeitstyps in Oberflächenbereichen der Halblei
terschicht (14) auf gegenüberliegenden Seiten des Gate-Ele
mentes (10) enthält.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die Elementtrennungs-Isolier
schicht (5, 6, 29) eine Siliziumoxidschicht ist, die durch ein
LOCOS-Verfahren gebildet ist.
6. Verfahren zur Herstellung einer Halbleitereinrichtung mit
den Schritten
selektives Mustern und Bilden einer Elementtrennungs-Isolier schicht (5, 6, 29), die ein aktives Gebiet umgibt und es se parat von anderen isoliert, in einer vorgegebenen Position auf der Hauptoberfläche des Halbleitersubstrates (1),
Bilden einer Halbleiterschicht (14) auf der gesamten Fläche der Hauptoberfläche des Halbleitersubstrates (1) nach der Bildung der Elementtrennungs-Isolierschicht (5, 6, 29),
Aufbringen einer Resistschicht (15) im wesentlichen eben auf die gesamte Oberfläche der Halbleiterschicht (14),
Ätzen der Halbleiterschicht (14) und der Resistschicht (15) mit im wesentlichen gleichem Selektionsverhältnis zur Freile gung der Elementtrennungs-Isolierschicht (5, 6, 29) über ih ren gesamten Umfang und zum Einebnen der Halbleiterschicht (14) auf eine Höhe, daß kein Stufenabschnitt zur Elementtren nungs-Isolierschicht (5, 6, 29) hin gebildet ist, und
Bilden eines Elementes in der Oberfläche der Halbleiter schicht (14).
selektives Mustern und Bilden einer Elementtrennungs-Isolier schicht (5, 6, 29), die ein aktives Gebiet umgibt und es se parat von anderen isoliert, in einer vorgegebenen Position auf der Hauptoberfläche des Halbleitersubstrates (1),
Bilden einer Halbleiterschicht (14) auf der gesamten Fläche der Hauptoberfläche des Halbleitersubstrates (1) nach der Bildung der Elementtrennungs-Isolierschicht (5, 6, 29),
Aufbringen einer Resistschicht (15) im wesentlichen eben auf die gesamte Oberfläche der Halbleiterschicht (14),
Ätzen der Halbleiterschicht (14) und der Resistschicht (15) mit im wesentlichen gleichem Selektionsverhältnis zur Freile gung der Elementtrennungs-Isolierschicht (5, 6, 29) über ih ren gesamten Umfang und zum Einebnen der Halbleiterschicht (14) auf eine Höhe, daß kein Stufenabschnitt zur Elementtren nungs-Isolierschicht (5, 6, 29) hin gebildet ist, und
Bilden eines Elementes in der Oberfläche der Halbleiter schicht (14).
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der
Schritt des Aufbringens der Resistschicht (15) unter Drehen
des Halbleitersubstrates (1) mit hoher Geschwindigkeit mit
tels einer Drehvorrichtung ausgeführt wird.
8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet,
daß der Schritt des selektiven Musterns und Bildens der Ele
menttrennungs-Isolierschicht (5, 6, 29) durch Bilden der Ele
menttrennungs-Isolierschicht mittels eines LOCOS-Verfahrens
ausgeführt wird.
9. Verfahren zur Herstellung einer Halbleitereinrichtung mit
den Schritten
selektives Mustern und Bilden einer Elementtrennungs-Isolier schicht (5, 6, 29), die ein aktives Gebiet umgibt und es se parat von anderen isoliert, in einer vorgegebenen Position auf der Hauptoberfläche des Halbleitersubstrates (1),
Bedecken der Elementtrennungs-Isolierschicht (5, 6, 29) mit einer Resistschicht (15) und danach selektives Bilden einer Halbleiterschicht (14) nur in einem aktiven Gebiet, das durch die Elementtrennungs-Isolierschicht (5, 6, 29) separat iso liert ist, mit einer Höhe, die im wesentlichen gleich der der Elementtrennungs-Isolierschicht ist,
Entfernen der Resistschicht (15) und Bilden eines Elements in der Oberfläche der Halbleiterschicht (14).
selektives Mustern und Bilden einer Elementtrennungs-Isolier schicht (5, 6, 29), die ein aktives Gebiet umgibt und es se parat von anderen isoliert, in einer vorgegebenen Position auf der Hauptoberfläche des Halbleitersubstrates (1),
Bedecken der Elementtrennungs-Isolierschicht (5, 6, 29) mit einer Resistschicht (15) und danach selektives Bilden einer Halbleiterschicht (14) nur in einem aktiven Gebiet, das durch die Elementtrennungs-Isolierschicht (5, 6, 29) separat iso liert ist, mit einer Höhe, die im wesentlichen gleich der der Elementtrennungs-Isolierschicht ist,
Entfernen der Resistschicht (15) und Bilden eines Elements in der Oberfläche der Halbleiterschicht (14).
10. Verfahren nach einem der Ansprüche 6, 7 oder 9, dadurch
gekennzeichnet, daß der Schritt des selektiven Musterns und
Bildens der Elementtrennungs-Isolierschicht (5, 6, 29) die
Schritte enthält:
Bilden einer Polysiliziumschicht (3) auf der Hauptoberfläche des Halbleitersubstrates (1) mit einem Siliziumoxidfilm (2) dazwischen,
Abscheiden einer Siliziumoxidschicht (4) auf der Polysilizi umschicht (3),
aufeinanderfolgendes und selektives Ätzen der Siliziumoxid schicht (4), der Polysiliziumschicht (3) und des Siliziumo xidfilmes (2),
Photolithographie zur Ausbildung eines Feldabschirmelementes (5) und
Bilden eines Seitenwand-Abstandshalters (12) auf einer Sei tenwand des Feldabschirmelementes (5) durch Abscheiden einer Siliziumoxidschicht und darauf angewandtes anisotropes Ätzen.
Bilden einer Polysiliziumschicht (3) auf der Hauptoberfläche des Halbleitersubstrates (1) mit einem Siliziumoxidfilm (2) dazwischen,
Abscheiden einer Siliziumoxidschicht (4) auf der Polysilizi umschicht (3),
aufeinanderfolgendes und selektives Ätzen der Siliziumoxid schicht (4), der Polysiliziumschicht (3) und des Siliziumo xidfilmes (2),
Photolithographie zur Ausbildung eines Feldabschirmelementes (5) und
Bilden eines Seitenwand-Abstandshalters (12) auf einer Sei tenwand des Feldabschirmelementes (5) durch Abscheiden einer Siliziumoxidschicht und darauf angewandtes anisotropes Ätzen.
11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch ge
kennzeichnet, daß der Schritt des Bildens der Halbleiter
schicht (14) durch Bilden einer epitaktischen Siliziumschicht
(14) mittels Gasphasenepitaxie ausgeführt wird.
12. Verfahren nach einem der Ansprüche 6 bis 10, dadurch ge
kennzeichnet, daß als Halbleitersubstrat (1) GaAs verwendet
wird und daß der Schritt des Bildens der Halbleiterschicht
(14) durch molekularepitaktisches Aufwachsen ausgeführt wird.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß
der Schritt des Bildens der epitaktischen Siliziumschicht
(14) die Schritte enthält:
Aufheizen des Halbleitersubstrates (1) auf eine Temperatur von etwa 1200°C,
Ausführen eines Gasätzens der Oberfläche des Halbleitersub strates (1) mit HCl-Gas und
Einleiten von SiCl4 und H2 und Abscheiden von Silizium auf der Hauptoberfläche des Halbleitersubstrates (1).
Aufheizen des Halbleitersubstrates (1) auf eine Temperatur von etwa 1200°C,
Ausführen eines Gasätzens der Oberfläche des Halbleitersub strates (1) mit HCl-Gas und
Einleiten von SiCl4 und H2 und Abscheiden von Silizium auf der Hauptoberfläche des Halbleitersubstrates (1).
14. Verfahren nach einem der Ansprüche 6 bis 13, dadurch ge
kennzeichnet, daß der Schritt des Bildens des Elementes auf
der Oberfläche der Halbleiterschicht (14) die Schritte ent
hält:
Bilden eines Gate-Elementes (10) auf der Oberfläche der Halb leiterschicht (14),
Bilden eines Seitenwand-Abstandshalters (12) auf einer Sei tenwand des Gate-Elementes (10) und
Bilden eines Source-/Drain-Gebietes durch Injizieren von Ver unreinigungsionen eines der Halbleiterschicht entgegengesetz ten Leitfähigkeitstyps unter Verwendung des Gate-Elementes (10) und/oder des Seitenwand-Abstandshalters (12) als Maske.
Bilden eines Gate-Elementes (10) auf der Oberfläche der Halb leiterschicht (14),
Bilden eines Seitenwand-Abstandshalters (12) auf einer Sei tenwand des Gate-Elementes (10) und
Bilden eines Source-/Drain-Gebietes durch Injizieren von Ver unreinigungsionen eines der Halbleiterschicht entgegengesetz ten Leitfähigkeitstyps unter Verwendung des Gate-Elementes (10) und/oder des Seitenwand-Abstandshalters (12) als Maske.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4143472A DE4143472C2 (de) | 1990-04-13 | 1991-04-12 | Verfahren zur Herstellung einer Halbleitereinrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2098949A JPH03296247A (ja) | 1990-04-13 | 1990-04-13 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4112045A1 true DE4112045A1 (de) | 1991-10-17 |
DE4112045C2 DE4112045C2 (de) | 1994-03-10 |
Family
ID=14233355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4112045A Expired - Fee Related DE4112045C2 (de) | 1990-04-13 | 1991-04-12 | Verfahren zur Herstellung von Isolierbereichen in einer Halbleitereinrichtung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5378644A (de) |
JP (1) | JPH03296247A (de) |
KR (1) | KR940008221B1 (de) |
DE (1) | DE4112045C2 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0520817A2 (de) * | 1991-06-26 | 1992-12-30 | Nec Corporation | Halbleiteranordnung und Messkreuz/Fadenkreuz angewendet für die Herstellung desselben |
EP0782182A3 (de) * | 1995-12-30 | 1997-08-06 | Nec Corporation | MOS-Transistor und Verfahren zu seiner Herstellung |
DE19622276A1 (de) * | 1996-06-03 | 1997-12-04 | Siemens Ag | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6064077A (en) | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2658959B2 (ja) * | 1995-03-31 | 1997-09-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
KR970053015A (ko) * | 1995-12-07 | 1997-07-29 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
US6617226B1 (en) | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
KR100578787B1 (ko) * | 2004-06-12 | 2006-05-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US7566602B2 (en) * | 2004-06-12 | 2009-07-28 | Samsung Electronics Co., Ltd. | Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers |
GB2439357C (en) * | 2006-02-23 | 2008-08-13 | Innos Ltd | Integrated circuit manufacturing |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3930016A1 (de) * | 1988-09-29 | 1990-04-05 | Mitsubishi Electric Corp | Halbleitereinrichtung mit feldabschirmtrennung |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4378627A (en) * | 1980-07-08 | 1983-04-05 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
JPS5768049A (en) * | 1980-10-15 | 1982-04-26 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
EP0126292B1 (de) * | 1983-04-21 | 1987-12-02 | Kabushiki Kaisha Toshiba | Halbleitervorrichtung mit einer Schicht zur Isolation der Elemente und Verfahren zu ihrer Herstellung |
DE3478170D1 (en) * | 1983-07-15 | 1989-06-15 | Toshiba Kk | A c-mos device and process for manufacturing the same |
JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
KR900007686B1 (ko) * | 1986-10-08 | 1990-10-18 | 후지쓰 가부시끼가이샤 | 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법 |
JPS63108709A (ja) * | 1986-10-25 | 1988-05-13 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
US5086011A (en) * | 1987-01-27 | 1992-02-04 | Advanced Micro Devices, Inc. | Process for producing thin single crystal silicon islands on insulator |
JPS63224218A (ja) * | 1987-03-13 | 1988-09-19 | Nec Corp | シリコン単結晶膜の改善方法 |
JPS6433920A (en) * | 1987-07-30 | 1989-02-03 | Nec Corp | Growth method of semiconductor film |
JP2643262B2 (ja) * | 1988-03-23 | 1997-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
US4923824A (en) * | 1988-04-27 | 1990-05-08 | Vtc Incorporated | Simplified method of fabricating lightly doped drain insulated gate field effect transistors |
FR2631488B1 (fr) * | 1988-05-10 | 1990-07-27 | Thomson Hybrides Microondes | Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication |
KR940021169A (ko) * | 1993-03-15 | 1994-10-17 | 윤종용 | 용융 땜납(Solder)의 산화방지방법 |
-
1990
- 1990-04-13 JP JP2098949A patent/JPH03296247A/ja active Pending
- 1990-12-20 KR KR1019900021169A patent/KR940008221B1/ko not_active IP Right Cessation
-
1991
- 1991-04-12 DE DE4112045A patent/DE4112045C2/de not_active Expired - Fee Related
-
1992
- 1992-11-25 US US07/981,682 patent/US5378644A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3930016A1 (de) * | 1988-09-29 | 1990-04-05 | Mitsubishi Electric Corp | Halbleitereinrichtung mit feldabschirmtrennung |
Non-Patent Citations (4)
Title |
---|
ENDO, N., KASAI, N., ISHITANI, A., KITAJIMA, H., KUROGI, Y: Scaled CMOS Technology Using SEG Isolation and Buried Well Process In US-Z.: IEEE Trans. Electron Devices, Vol. ED-33, No. 11, Nov. 1986, S. 1659-1666 * |
FUSE, G., FUKUMOTA, M., SHINOHARA, A., ODANAKA, S., SASAGO, M., OHZONE, T.: A New Isolation Method with Boron-Implanted Sidewalls for Controlling Narrow-Width Effect In US-Z.: IEEE Trans. Electron Devices Vol. ED-34, No. 2, Feb. 1987, S. 356-359 * |
KÜRTEN, H., VOSS, H.-J., KIM, W., ENGL, W.L.: Selective Low-Pressure Silicon Epitaxy for MOS and Bipolar Transistor Application In: US-Z: IEEE Trans. Electron Devices, Vol. ED-30, No. 11, Nov. 1983, S. 1511-1515 * |
NAGAO, S., HIGASHITANI, K., AKASAKA, Y., NAKATA, H.: Application of Selective Silicon Epitaxial Growth for CMOS Technology In IEDM Tech.Dig. 1984, S. 593-596 * |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0520817A2 (de) * | 1991-06-26 | 1992-12-30 | Nec Corporation | Halbleiteranordnung und Messkreuz/Fadenkreuz angewendet für die Herstellung desselben |
EP0520817A3 (en) * | 1991-06-26 | 1993-10-13 | Nec Corporation | Semiconductor device and reticle used for fabricating the same |
EP0782182A3 (de) * | 1995-12-30 | 1997-08-06 | Nec Corporation | MOS-Transistor und Verfahren zu seiner Herstellung |
US5872039A (en) * | 1995-12-30 | 1999-02-16 | Nec Corporation | Semiconductor device and manufacturing method of the same |
DE19622276A1 (de) * | 1996-06-03 | 1997-12-04 | Siemens Ag | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
DE19622276C2 (de) * | 1996-06-03 | 1998-07-09 | Siemens Ag | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
US5817570A (en) * | 1996-06-03 | 1998-10-06 | Siemens Aktiengesellschaft | Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure |
US6239478B1 (en) | 1996-06-03 | 2001-05-29 | Infineon Technologies Ag | Semiconductor structure for a MOS transistor |
Also Published As
Publication number | Publication date |
---|---|
DE4112045C2 (de) | 1994-03-10 |
JPH03296247A (ja) | 1991-12-26 |
US5378644A (en) | 1995-01-03 |
KR940008221B1 (ko) | 1994-09-08 |
KR910019258A (ko) | 1991-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0000897B1 (de) | Verfahren zum Herstellen von lateral isolierten Siliciumbereichen | |
EP0010596B1 (de) | Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen | |
DE2455730C3 (de) | Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell | |
EP0010624B1 (de) | Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen | |
EP0036634B1 (de) | Verfahren zur Herstellung einer bipolaren Transistorstruktur | |
DE4212861C2 (de) | Feldeffekttransistor und Herstellungsverfahren dafür | |
DE4109184C2 (de) | Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils | |
DE10141916A1 (de) | MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben | |
DE2153103A1 (de) | Integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben | |
DE3222805A1 (de) | Verfahren zur herstellung einer mos-schaltung in integrierter schaltungstechnik auf einem siliziumsubstrat | |
EP0001574B1 (de) | Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung | |
DE3939319A1 (de) | Asymmetrischer feldeffekttransistor und verfahren zu seiner herstellung | |
DE2445879C2 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes | |
DE3603470A1 (de) | Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat | |
DE3402629A1 (de) | Verfahren zur herstellung einer halbleitereinrichtung | |
DE4444776C2 (de) | Verfahren zur Herstellung eines Bipolartransistors mit einer selbstjustierenden vertikalen Struktur | |
DE2605830A1 (de) | Verfahren zur herstellung von halbleiterbauelementen | |
DE3242736A1 (de) | Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren | |
EP0020998A1 (de) | Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone | |
DE4101130C2 (de) | MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE3540422C2 (de) | Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen | |
EP0005185A1 (de) | Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen | |
DE4112045C2 (de) | Verfahren zur Herstellung von Isolierbereichen in einer Halbleitereinrichtung | |
DE2365056A1 (de) | Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche | |
DE3340143A1 (de) | Vergrabene durchbruchdiode in einer integrierten schaltung und verfahren zur herstellung derselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8172 | Supplementary division/partition in: |
Ref country code: DE Ref document number: 4143472 Format of ref document f/p: P |
|
Q171 | Divided out to: |
Ref country code: DE Ref document number: 4143472 |
|
AH | Division in |
Ref country code: DE Ref document number: 4143472 Format of ref document f/p: P |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
AH | Division in |
Ref country code: DE Ref document number: 4143472 Format of ref document f/p: P |
|
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |