DE4143472C2 - Verfahren zur Herstellung einer Halbleitereinrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitereinrichtung

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Description

Infolge der fortschreitenden Integration von Halbleiterein­ richtungen in den letzten Jahren wurden Verbesserungen des Ausbildungsprozesses von Elementtrennungsstrukturen dringend erforderlich, um gute Bauelementcharakteristiken zu erhalten.
Eine herkömmliche Elementtrennungsstruktur einer Halbleiter­ einrichtung und das dazugehörige Herstellungsverfahren werden im folgenden unter Bezugnahme auf die Fig. 1A bis 1D be­ schrieben. Diese Figuren stellen aufeinanderfolgend Herstel­ lungsschritte einer Halbleitereinrichtung dar, bei der Tran­ sistoren mit MOS (Metall-Oxid-Halbleiter)-LDD(Lightly Doped Drain)-Strukturen in aktiven Gebieten gebildet sind, wobei die Elementtrennung durch Feldabschirmelemente bewirkt wird.
Bei diesem Verfahren wird anfänglich ein SiO₂-Film 2 von etwa 20,0 nm Dicke, z. B. durch ein thermisches Oxidationsverfahren, auf der Gesamtoberfläche eines p-Halbleitersubstrates 1 und darauf dann eine Polysiliziumschicht 3 von etwa 200,0 nm Dicke, z. B. durch ein Vakuum-CVD-Verfahren, gebildet. Eine SiO₂- Schicht 4 von etwa 200,0 nm Dicke wird weiter auf der gesamten Fläche der Polysiliziumschicht 3, z. B. durch ein CVD-Verfah­ ren, gebildet (Fig. 1A).
Dann werden Photolithographie und Ätzen benutzt, um aufeinan­ derfolgend und selektiv die SiO₂-Schicht 4, die Polysilizium­ schicht 3 und den SiO₂-Film 2 zu ätzen, um ein Feldabschirme­ lement 5 zu bilden. Danach wird eine SiO₂-Schicht von etwa 200,0 nm Dicke auf die gesamte Oberfläche des Halbleitersub­ strates 1 durch ein CVD-Verfahren oder ähnliches abgeschie­ den, und dann wird auf der Seitenwand des Feldabschirmelemen­ tes 5 ein Seitenwand-Abstandshalter 6 durch anisotropes Ätzen gebildet.
Gleichzeitig wird die Oberfläche des Halbleitersubstrates 1 außerhalb eines Gebietes, in dem das Feldabschirmelement 5 vorgesehen ist, freigelegt (Fig. 1B).
Dann werden aufeinanderfolgend auf der gesamten Oberfläche des Halbleitersubstrates 1 ein SiO₂-Film 7 von etwa 20,0 nm Dicke, eine Polysiliziumschicht 8 von etwa 200,0 nm Dicke und eine SiO₂-Schicht 9 von etwa 200,0 nm Dicke gebildet. Photoli­ thographie und Ätzen werden dann benutzt, um aufeinanderfol­ gend die SiO₂-Schicht 9, die Polysiliziumschicht 8 und den SiO₂-Film 7 zu ätzen, um ein Gate-Element 10 zu bilden. Dann wird die gesamte Oberfläche des Halbleitersubstrates 1 einer Bestrahlung mit n-Verunreinigungsionen wie Phosphor oder Arsen ausgesetzt, wodurch n-Diffusionsschichten 11 niedriger Dichte unter Nutzung des Gate-Elementes 10 als Maske gebildet werden (Fig. 1C).
Dann wird eine SiO₂-Schicht von etwa 200,0 nm Dicke auf die ge­ samte Oberfläche des Halbleitersubstrates 1 abgeschieden, und es wird ein anisotropes Ätzen vorgenommen, um Seitenwand-Ab­ standshalter 12 auf den Seitenwänden des Gate-Elementes 10 zu bilden. Dann wird die gesamte Fläche des Halbleitersubstrates 1 einer Bestrahlung mit n-Verunreinigungsionen wie Phosphor oder Arsen ausgesetzt, um n-Diffusionsschichten 13 hoher Dichte unter Nutzung des Gate-Elementes 10 und der Seiten­ wand-Abstandshalter 12 als Masken zu bilden (Fig. 1D).
Die n-Diffusionsschichten 11 niedriger Dichte und die n-Dif­ fusionsschichten 13 hoher Dichte, die durch die erwähnten Prozesse gebildet werden, bilden Source-/Drain-Gebiete, womit ein Feldeffekttransistor vom MOS-LDD-Typ gebildet ist.
Es hat jedoch folgende Probleme bei der Halbleitereinrichtung und deren Herstellungsverfahren gegeben:
Zuerst kann, da es zwischen dem Feldabschirmelement 5 und der Oberfläche des Halbleitersubstrates im aktiven Gebiet einen Stufenabschnitt oder einen Höhenunterschied gibt, ein soge­ nannter Defokus (Unschärfe) im Prozeß der Bildung des Gate- Elementes 10 auftreten. Dieser Defokus wird durch Variation der Dicke einer Resistschicht 16, die als Maske für die Bil­ dung des Gate-Elementes 10 durch Ätzen dient, verursacht. Ge­ nauer gesagt hat der Teil der Resistschicht 16, der eine Flä­ che für das Gate-Element 10 bedeckt, eine größere Dicke als der Teil, der das Feldabschirmelement 5 bedeckt, so daß die Resistschicht 16 im photolithographischen Verfahren in einer Konfiguration verbleibt, wie sie in Fig. 2A durch die gestri­ chelte Linie gezeigt ist. Infolgedessen hat das tatsächlich gebildete Gate-Element 10 infolge des Strukturierens der Oberfläche der Resistschicht 16 eine Breite b, die größer als ein Wert a ist, der als Entwurfswert der Breite des Gate-Ele­ mentes 10 bestimmt wurde.
Beim Defokus-Phänomen stehen die Auflösung R, eine Schärfe­ grenze DF und die Öffnungszahl NA der Öffnungen eines opti­ schen Systems für die Photolithographie in folgender Bezie­ hung:
Angenommen, daß das bei der Photolithographie benutzte Be­ strahlungslicht eine Wellenlänge von λ habe, kann zwischen der Auflösung R, Schärfegrenze DF und der Öffnungszahl NA die folgende bekannte Beziehung aufgestellt werden:
R = 0,6 λ/NA (1)
DF = 1,39 R²/λ (2)
Fig. 2B zeigt eine graphische Darstellung, in der die Auflö­ sung R durch die Abszisse und die Schärfegrenze DF durch die Ordinate gegeben und die Variation der Öffnungszahl NA mit Bezug auf drei λ-Werte aufgetragen ist, d. h. 248 nm (KrF- Laser), 365 nm (i-Linie) und 436 nm (g-Linie). Wie in Fig. 2C gezeigt, wird die Auflösung R als Abstand zwischen zwei Re­ sistschichten 22a und 22b auf einem zu ätzenden Abschnitt 21 in µm ausgedrückt. Die Öffnungszahl NA ist eine Größe, die die Auflösung und Helligkeit des optischen Systems ausdrückt, und sie ist definiert als das Produkt (n × sinΘ) des Bre­ chungsindex n eines Mediums und des Sinus des Winkels Θ, der zwischen einem Objektpunkt 23 auf einer optischen Achse im Medium mit der Brechungszahl n und dem Radius der Eintrittpu­ pille 24 gebildet ist. Die Schärfegrenze DF definiert eine maximal erlaubte Dicke L der Resistschicht 25, bei der der Defokus nicht vorkommt, mit anderen Worten, die maximal er­ laubte Dicke L, bei der die obere Breite a der Resistschicht 25 nach Fig. 2E im wesentlichen gleich ihrer Breite b auf der Oberfläche eines zu ätzenden Objektes 26 ist, und die Schär­ fegrenze DF stellt den Wert dar, bei dem die Breite a im we­ sentlichen gleich der Breite b in einem Bereich von L/2 < DF ist. Auch wenn die Dicke der Resistschicht 16 im oberen Be­ reich (Dicke L₁) des Feldabschirmelementes 5 dieser Unglei­ chung genügt, ist die Ungleichung im oberen Bereich (Dicke L₂) des Gate-Elementes 10 nicht erfüllt, und demzufolge kommt ein Defokus infolge der Differenz ΔL der Höhe nach Fig. 2A vor. Wenn die Höhendifferenz ΔL größer als das Doppelte von DF ist, existiert auf dem Gate-Element 10 unvermeidlich der Defokus.
Wie oben beschrieben, gibt es, wenn im Elementbildungsmuster im aktiven Gebiet der Defokus existiert, die Erscheinung, daß zwischen der Größe des durch Photolithographie der Resistschicht freigelegten Musters und der Größe des tatsächlich gebildeten Elements eine Differenz besteht und damit die im Entwurf vorgesehenen Elementcharakteristiken nicht erreicht werden können.
Das zweite durch den Höhenunterschied ΔL verursachte Problem sind die nachteiligen Wirkungen, die von Überresten bzw. "Trümmern" ausgehen, die auf der Seitenwand des Feldabschirm­ elementes 5 beim Ätzprozeß zur Ausbildung des Gate-Elementes 10 verbleiben.
Die Erscheinung der verbleibenden Überreste wird im folgenden unter Bezugnahme auf die Fig. 3A bis 3C beschrieben. Wenn es einen Höhenunterschied ΔL gibt, werden Überreste 27, die pri­ mär aus Polysilizium bestehen, auf einem unteren Teil der Seitenwand des Feldabschirmelementes 5 abgelagert, die zu un­ erwünschten Erscheinungen wie Kurzschlüssen zwischen benach­ barten Gate-Elementen und/oder zwischen anderen leitfähigen Verdrahtungsschichten führen können, wie in Fig. 3A und 3B gezeigt, welch letztere ein Querschnitt entlang der Linie A-A in Fig. 3A ist.
Die Ursache für die Ablagerung der Überreste 27 kann unter Bezugnahme auf die Fig. 3A und 3C, welche letztere ein Quer­ schnitt entlang der Linie B-B in Fig. 3B ist, wie folgt er­ klärt werden: Im Ätzprozeß zur Ausbildung des Gate-Elementes 10, wird die SiO₂-Schicht 9 anfangs geätzt. Bei diesem Schritt verursacht die steile Schräge oder der gestufte Ab­ schnitt in der Umgebung des Feldabschirmelementes 5 die Abla­ gerung eines Bestandteils/von Bestandteilen des Ätzgases auf der Oberfläche der Polysiliziumschicht 8, was zu einer Ab­ scheidungsschicht 28 führt. Diese Abscheidungsschicht 28 wirkt als Maske, die das Fortschreiten des Ätzens auf einem unmittelbar darunterliegenden Gebiet verhindert, und damit haften die primär aus Polysilizium bestehenden Überreste 27 auf dem unteren Abschnitt der Seitenwand des Feldabschirmele­ mentes 5, wenn das Gate-Element 10 fertiggestellt wird.
Die oben beschriebenen Probleme treten in dem Fall auf, daß die aktiven Gebiete voneinander durch eine Feldabschirmung isoliert werden und ähnlich auch in dem Fall, daß die Ele­ mentisolierschicht zum Beispiel durch ein LOCOS-Verfahren ge­ bildet wird.
Aus der US-Zeitschrift IEEE Trans. Electron Devices, Band ED-34, Nr. 2, Februar 1987, Seiten 356 bis 359 ist ein Verfahren zur Herstellung einer Halbleitereinrichtung bekannt. Dabei werden Elementtrennungsgebiete in Gräben gebildet. Dazu wird nach Bildung der Gräben eine Oxidschicht auf der gesamten Fläche der Hauptoberfläche des Halbleitersubstrates gebil­ det. Dann wird eine Resistschicht im wesentlichen eben auf der gesamten Oberfläche der Oxidschicht gebildet. Dann wird die Oxidschicht und die Resistschicht mit im wesentlichen gleichem Selektionsverhältnis zur Frei­ legung der Elementtrennschicht geätzt. Das Ätzen wird so weit durchge­ führt, daß kein Stufenabschnitt gebildet wird. Durch dieses Verfahren wird eine Elementtrennschicht nach dem LOCOS-Verfahren gebildet, bei der das Problem des sogenannten "Vogelschnabels" verringert wird. Dabei wird jedoch die Bildung eines aktiven Elementes noch nicht vorbereitet.
Aus der US-Zeitschrift IEEE Trans. Electron Devices, Band ED-30, Nr. 11, November 1983, Seiten 1511 bis 1515 ist ein Verfahren zur Herstellung einer Halbleitereinrichtung bekannt, bei dem das Halbleitersubstrat mit einer Oxidschicht und einer Nitridschicht überzogen wird, diese wird so bemustert, daß sie eine Maske bildet. Außerhalb der Maske wird durch das LOCOS-Verfahren eine Elementtrenn-Isolierschicht gebildet.
Aus IEDM Tech. Dig. 1984, Seiten 593 bis 596 ist ein gattungsgemäßes Verfahren zur Her­ stellung einer Halbleitereinrichtung bekannt, bei dem eine Oxidstruktur durch reaktives Ionenätzen auf der Oberfläche eines Halbleitersubstrates gebildet wird. Durch selektive Epitaxie wird der Zwischenraum zwischen der Oxidstruktur gefüllt. Die Elementtrennungs-Isolierschicht wird durch das LOCOS-Verfahren hergestellt. Danach wird ein CMOS gebildet.
Aus der US-Zeitschrift IEEE Trans. Electron Devices, Band ED-33, Nr. 11, November 1986, Seiten 1659 bis 1666 ist ein Verfahren zur Herstellung einer Halbleitereinrichtung bekannt, bei dem ebenfalls durch Oxidation und Ätzen eine Oxidstruktur gebildet wird, Dotierung des Substrates wird durch Ionenimplantation mit einer Resistmaske ausgeführt. Selektiv wird durch epitaxiales Wachstum der Platz zwischen der Oxidstruktur aufge­ füllt.
Aus der JP 1-241823 (A) ist ein Verfahren zur Herstellung einer Halbleitereinrichtung bekannt; dabei werden Isolierbereiche, die ein aktives Gebiet auf der Hauptoberfläche eines Siliziumsub­ strates umgeben, gebildet. Danach wird eine Halbleiterschicht auf der Hauptoberfläche des Siliziumsubstrates gebildet. Danach wird eine Polysiliziumschicht und darauf eine Ausgleichsschicht, die eine im wesentlichen ebene Gesamtoberfläche aufweist, auf der Halbleiterschicht gebildet. Danach wird die Polysiliziumschicht und die Ausgleichsschicht, die ein im wesentlichen gleiches Selektionsverhältnis aufweisen, zurückgeätzt. Anschließend wird die Halbleiterschicht derart zurückpoliert, daß kein Stufenab­ schnitt zu den Isolierbereichen hin gebildet wird, und daß ein Halbleiterbereich freigelegt wird. Daran anschließend wird ein Halbleiterbauelement in der Oberfläche der Halbleiterschicht ge­ bildet.
Aus der US-Zeitschrift Appl. Phys. Lett. 54 (10), March 1989, S. 910-912 ist bekannt, daß der Grad der Selektivität der Gas­ phasenepitaxie von GaAs auf GaAs-Substrat durch die Gaszusammen­ setzung im MOVPE-Reaktor beeinflußt werden kann.
Aus der EP 0 349 781 A2 ist bekannt, daß die Schichtstruktur einer mittels einer MOVPE-Epitaxieanlage abgeschiedenen III-V- Halbleiterschicht auf einem Maskenmaterial, z. B. SiO₂, poly­ kristallin und auf dem Substrat monokristallin ist.
Aus der US 4 426 767 ist ein Verfahren zur Herstellung einer Halbleitereinrichtung bekannt. Dabei wird eine Halbleiterschicht auf der gesamten Hauptoberfläche eines Galliumarsenidsubstrats durch einen VPE-Prozeß gebildet. Danach wird eine Resistschicht über einen Teilbereich der Hauptoberfläche aufgebracht und die­ jenigen Bereiche der Halbleiterschicht, die nicht durch die Resistschicht bedeckt sind, werden durch einen Ätzprozeß ent­ fernt.
Es ist Aufgabe der Erfindung, ein Herstellungsverfahren für eine Halbleitereinrichtung be­ reitzustellen, bei der der Defokus beim photolithographischen Verfahren der Strukturierung einer Resistschicht und die Ablagerung von Überresten in einem unteren Abschnitt der Seitenwand einer Elementtrennungs-Isolierschicht während der Bildung einer Elementtrennungsstruktur zum separaten Isolie­ ren des aktiven Gebietes eines Halbleiterelementes wie eines MOS-Feldeffekttransistors verhindert werden kann.
Das erfindungsgemäße Herstellungsverfahren einer Halbleitereinrich­ tung wird durch die Merkmale des Patentanspruchs 1 bestimmt.
Mit diesen Herstellungsverfahren für die Halbleitereinrich­ tung kann die flache Halbleiterschicht leicht ohne Stufenbe­ reich zur Elementtrennungs-Isolierschicht hin gebildet wer­ den.
Bevorzugte Weiterbildungen in der Erfindung sind in den Unteransprüchen gegeben.
Wie oben beschrieben, kann bei dem erfindungsgemäßem Herstellungsver­ fahren, da es keinen Stufenabschnitt zwischen der Element­ trennungs-Isolierschicht und der Oberfläche des aktiven Ge­ bietes, in dem ein Element gebildet wird, gibt, die Defokus- Erscheinung während der photolithographischen Bearbeitung des Resists zur Ausbildung des Elementes ebenso verhindert werden wie die nachteilige Erscheinung, daß Überreste auf der Sei­ tenwand der Elementtrennungs-Isolierschicht im Ätzprozeß haf­ ten bleiben. Damit kann ein Fehler oder Unterschied zwischen der Entwurfsgröße des Elementmusters und der tatsächlichen Größe des Elementes ebenso verhindert werden, wie nachteilige Erscheinungen wie Kurzschlüsse zwischen leitfähigen Verdrah­ tungen infolge der Überreste.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1A bis 1D Querschnittsdarstellungen zur Illustration von herkömmlichen Herstellungsschritten einer Halbleitereinrichtung;
Fig. 2A eine Querschnittsdarstellung zur Illustra­ tion des Defokus-Phänomens im Herstellungs­ verfahren einer herkömmlichen Halbleiter­ einrichtung;
Fig. 2B eine graphische Darstellung zur Verdeutli­ chung der Beziehung zwischen der Auflösung R und der Schärfegrenze DF bei der Photoli­ thographie einer Resistschicht;
Fig. 2C eine Darstellung zur Verdeutlichung der Auflösung R;
Fig. 2D eine Darstellung zur Verdeutlichung des Öffnungsverhältnisses oder der Öffnungszahl NA;
Fig. 2E eine Querschnittsdarstellung zur Verdeutli­ chung der Beziehung zwischen der Quer­ schnittsgestalt einer Resistschicht und dem Defokus;
Fig. 3A bis 3C eine Draufsicht, eine Querschnittsdarstel­ lung entlang der Linie A-A von Fig. 3A und eine Querschnittsdarstellung entlang der Linie B-B der Fig. 3A, die die Erscheinung der Ablagerung von Überresten auf der Sei­ tenwand eines Feldabschirmelementes beim Herstellungsverfahren einer herkömmlichen Halbleitereinrichtung darstellen;
Fig. 4 eine Querschnittsdarstellung, die den Auf­ bau einer Halbleitereinrichtung darstellt;
Fig. 5A bis 5F Querschnittsdarstellungen, die aufeinander­ folgend die Herstellungsschritte einer Halbleitereinrichtung darstellen;
Fig. 6A bis 6C Darstellungen zum Verdeutlichen des Effek­ tes einer Ausführungsform, wobei Fig. 6A eine Querschnittsdarstellung des transver­ salen Abschnittes eines Gate-Elementes 10 einer Halbleitereinrichtung einer Ausfüh­ rungsform, Fig. 6B eine Querschnittsdar­ stellung entlang einer vertikalen Schnitte­ bene, die parallel zum und außerhalb des Gate-Elementes 10 liegt, und Fig. 6C eine Querschnittsdarstellung zur Verdeutlichung des Falles, daß eine Anschlußfläche 29 in einem aktiven Gebiet gebildet ist, sind;
Fig. 7A eine Querschnittsdarstellung einer Halblei­ tereinrichtung, bei der ein aktives Gebiet separat durch eine Elementtrennungs-Iso­ lierschicht 29 isoliert ist, die durch ein LOCOS-Verfahren hergestellt wurde;
Fig. 7B eine vergrößerte Querschnittsdarstellung der Elementtrennungs-Isolierschicht 29.
Fig. 4 stellt schematisch den Querschnitt des Aufbaus einer Halbleitereinrichtung dar. Die in Fig. 4 dargestellte Halbleitereinrichtung weist ein p-Halb­ leitersubstrat 1, auf dem durch eine SiO₂-Schicht 2, eine mit einer Verunreinigung dotierte Polysiliziumschicht 3 und eine SiO₂-Schicht 4 ein Feldabschirmelement 5 gebildet ist, auf. Auf einer Seitenwand des Feldabschirmelementes 5 ist ein Sei­ tenwand-Abstandshalter 6 gebildet. Das Feldabschirmelement 5 und der Seitenwand-Abstandshalter 6 bilden eine Elementtren­ nungs-Isolierschicht, die ein aktives Gebiet zur Bildung ei­ nes Elementes umgibt und von anderen aktiven Gebieten separat isoliert.
Auf einer Fläche der Oberfläche des Halbleitersubstrates 1, die durch diese Elementtrennungs-Isolierschicht umgeben ist, ist eine flache epitaxiale Siliziumschicht 14 als Halbleiter­ schicht in einer im wesentlichen mit der des Feldabschirmele­ mentes 5 gleichen Höhe gebildet. Die epitaxiale Halbleiter­ schicht 14 ist auf ihrer Oberfläche mit einem Gate-Element 10 aus einer SiO₂-Schicht 7, einer mit einer Verunreinigung do­ tierten Polysiliziumschicht 8 und einer SiO₂-Schicht 9 und an deren Seitenwänden weiter mit Seitenwand-Abstandshaltern 12 versehen. n-Diffusionsschichten 11 niedriger Dichte und n- Diffusionsschichten 13 hoher Dichte, die Source-/Drain-Ge­ biete einer MOS-LDD-Struktur bilden, sind in einem Gebiet un­ terhalb und außerhalb der Seitenwände des Gate-Elementes 10 gebildet.
Der Transistor der so gebildeten MOS-LDD-Struktur wird wie folgt hergestellt: Beim Herstellungsverfahren nach dieser Ausführungsform wird zu Anfang ein SiO₂-Film 2 von etwa 20,0 nm Dicke zum Beispiel durch thermische Oxidation auf der ge­ samten Fläche des p-Halbleitersubstrates 1 gebildet, und dar­ auf wird dann die Polysiliziumschicht 3 mit etwa 200,0 nm Dicke zum Beispiel durch ein Vakuum-CVD-Verfahren gebildet. Die SiO₂-Schicht 4 von etwa 200,0 nm Dicke wird des weiteren auf der gesamten Fläche der Polysiliziumschicht 3 zum Beispiel durch ein CVD-Verfahren abgeschieden (Fig. 5A).
Dann werden Photolithographie und Ätzen verwendet, um aufein­ anderfolgend und selektiv die SiO₂-Schicht 4, die Polysilizi­ umschicht 3 und den SiO₂-Film 2 zu ätzen, um das Feldab­ schirmelement 5 zu bilden. Danach wird eine SiO₂-Schicht von etwa 200,0 nm Dicke auf die gesamte Oberfläche des Halbleiter­ substrates 1 durch ein CVD-Verfahren oder ähnliches abge­ schieden, und dann wird auf der Seitenwand des Feldabschirm­ elementes 5 durch anisotropes Ätzen der Seitenwand-Abstands­ halter 6 gebildet.
Gleichzeitig wird die Oberfläche des Halbleitersubstrates 1 außerhalb des Gebietes, das mit dem Feldabschirmelement 5 versehen ist, freigelegt (Fig. 5B).
Die beschriebenen Verfahrensschritte sind dieselben wie beim weiter oben beschriebenen herkömmlichen Herstellungsverfah­ ren.
Bei dieser Ausführungsform wird in einem aktiven Gebiet auf der Oberfläche des Halbleitersubstrates 1, das durch das Feldabschirmelement 5 umgeben ist, eine epitaxiale Silizium­ schicht 14 gebildet. Zur Bildung der epitaxialen Silizium­ schicht 14 wird eine Gasphasenepitaxie (VPE) verwendet, die eine Art des CVD-Verfahrens darstellt. Bei der Bildung des einkristallinen Siliziums durch die VPE wird das aus einem Silizium-Einkristall gebildete Halbleitersubstrat 1 zuerst auf eine Temperatur von etwa 1200°C aufgeheizt und mittels HCl-Gases ein Polieren (Gasätzen) der Oberfläche durchge­ führt. Dann werden Reaktionsgase, z. B. SiCl₄ und H₂, in das Reaktorgefäß eingeleitet. Nach der folgenden Reaktion wird Silizium abgeschieden:
SiCl₄ + 2H₂ → Si + 4HCl
Diese Reaktion ist eine chemische Reaktion, bei der epitaxial ein Silizium-Einkristall wächst, wenn Faktoren wie das Dich­ teverhältnis von SiCl₄ und H₂ bestimmte Bedingungen erfüllen.
Falls es erforderlich ist, die epitaxiale Siliziumschicht 14 mit einer Verunreinigung zu dotieren, ist lediglich die Ein­ leitung von PH₃ (für eine n-Dotierung) oder B₂H₆ (für eine p- Dotierung) ins Reaktionsgefäß erforderlich.
Nach der Bildung der epitaxialen Siliziumschicht 14 wird auf deren gesamter Oberfläche eine Resistschicht 15 aufgebracht. Beim Aufbringen der Resistschicht 15 wird das Halbleitersub­ strat 1 mit hoher Geschwindigkeit zum Beispiel durch eine Drehvorrichtung gedreht, um eine ebene Oberfläche zu erzeu­ gen. Fig. 15C stellt einen Zustand dar, bei dem die ebene Re­ sistschicht auf der epitaxialen Siliziumschicht 14 gebildet wurde.
Dann wird ein Ätzvorgang durchgeführt, um den Zustand nach Fig. 5D auf dem gesamten Halbleitersubstrat 1 zu erreichen, bei dem die Oberfläche der epitaktischen Siliziumschicht 14 und die Oberseite des Feldabschirmelementes 5 eben sind und im wesentlichen eine Ebene bilden. Dieser Ätzprozeß wird un­ ter Bedingungen ausgeführt, bei denen die epitaktische Sili­ ziumschicht 14 und die Resistschicht 15 mit dem gleichen Se­ lektionsverhältnis geätzt werden. Das Ätzen der epitaktischen Siliziumschicht 14 und der Resistschicht 15 mit dem gleichen Selektionsverhältnis kann durch Vorgabe des elektrischen Fel­ des zur Beschleunigung der Ionen bei niedrigem Vakuum auf einen vorgegebenen Wert oder mehr im Falle des Sputterätzens mit einem Ätzgas wie CF₄ erreicht werden. Das aktive Gebiet kann auch durch Nutzung einer Resistschicht 15 aus einem Ma­ terial eben gemacht werden, das die gleiche Ätzrate wie die epitaktische Siliziumschicht 14 hat.
Dann wird, nachdem ein SiO₂-Film 7 von etwa 20,0 nm Dicke mit­ tels thermischer Oxidation auf der epitaktischen Silizium­ schicht 14 gebildet ist, eine mit einer Verunreinigung do­ tierte Polysiliziumschicht 8 mit einer Dicke von etwa 200,0 nm Dicke, z. B. durch ein CVD-Verfahren, darauf abgeschieden. Eine SiO₂-Schicht 9 von etwa 2000 nm Dicke wird dann darauf abgeschieden, und die SiO₂-Schicht 9, die Polysiliziumschicht 8 und der SiO₂-Film 7 werden aufeinanderfolgend und selektiv durch Photolithographie und Ätzen entfernt, um das Gate-Ele­ ment 10 zu bilden. Dann wird die gesamte Oberfläche des Halb­ leitersubstrates 1 einer Bestrahlung mit n-Verunreinigungsio­ nen wie Phosphor oder Arsen ausgesetzt, und n-Diffusions­ schichten 11 niedriger Dichte, die die Source-/Drain-Gebiete des Transistors bilden, werden unter Nutzung des Gate-Elemen­ tes 10 als Maske gebildet (Fig. 5E).
Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 1 eine SiO₂-Schicht mit einer Dicke von etwa 200,0 nm Dicke ab­ geschieden und darauf ein anisotropes Ätzen durchgeführt, um die Seitenwand-Abstandshalter 12 auf den Seitenwänden des Gate-Elementes 10 zu bilden. Danach wird die gesamte Oberflä­ che des Halbleitersubstrates 1 einer Bestrahlung mit n-Verun­ reinigungsionen wie Phosphor oder Arsen ausgesetzt, und n- Diffusionsschichten 13 hoher Dichte werden unter Nutzung des Gate-Elementes 10 und der Seitenwand-Abstandshalter 12 als Masken gebildet (Fig. 5F).
Der MOS-LDD-Feldeffekttransistor, der durch die beschriebenen Verfahrensschritte hergestellt wird, hat folgende Vorteile:
Zuerst kann der Defokus beim Photolithographie-Prozeß zum Strukturieren der Maske 16, die zur Ausbildung des Gate-Ele­ mentes 10 im Ätzprozeß verwendet wird, verhindert werden. Das heißt, wie in Fig. 6A gezeigt, da die Resistschicht 16 gleichförmig mit einer Dicke aufgebracht werden kann, daß die Bedingung L₁/2 < DF erfüllt ist, kann die Breite a des frei­ gelegten Musters auf der Oberfläche der Resistschicht 16 gleich der Breite b des tatsächlich gebildeten Gate-Elementes 10 sein. Demzufolge kann die Entwurfsgröße des Belichtungsmu­ sters mit der tatsächlichen Größe des auf der Oberfläche des aktiven Gebietes gebildeten Elementes zusammenfallen, und da­ mit werden die vorgegebenen Elementcharakteristiken erreicht.
Der Querschnitt der Ausführungsform, der mit dem der herkömm­ lichen Einrichtung nach Fig. 3B korrespondiert, weist die in Fig. 6B gezeigte Konfiguration auf, bei der das Gate-Element 10 auf einer sogar in der Nachbarschaft des Feldabschirmele­ mentes 5 ebenen Oberfläche gebildet ist. Daher gibt es keine steile Schräge, und infolgedessen kommt die in Fig. 3C ge­ zeigte Ablagerung von Überresten 27 beim Ätzprozeß zur Aus­ bildung des Gate-Elementes 10 hier nicht vor. Infolgedessen können Nachteile wie Kurzschlüsse zwischen den Gate-Elementen und/oder leitenden Verdrahtungen durch die Überreste verhin­ dert werden.
Infolge des Vorhandenseins der epitaxialen Schicht 14 wird, wie in Fig. 6C gezeigt, zwischen Anschlußflächen 29a für die leitfähigen Verdrahtungen, die auf der Oberfläche des aktiven Gebietes gebildet sind, und den Feldelektroden 3 im Feldab­ schirmelement 5 ein Abstand eingehalten, und damit kann die Isolationscharakteristik zwischen diesen verbessert werden.
Die obige Ausführungsform wurde unter Bezugnahme auf eine Form beschrieben, bei der das Separieren und Isolieren des aktiven Gebietes durch Anlegen einer Vorspannung an die Feldabschirmelektrode des Feldabschirmelementes bewirkt wird. Die Anwendung der Erfindung ist jedoch darauf nicht be­ schränkt. Sie kann auch auf eine Form angewendet werden, bei der zum Beispiel das sogenannte LOCOS-Verfahren zur Bildung einer Elementtrennungs-Isolierschicht 29 zum Bewirken der Se­ paration und Isolation des Elementes angewendet wird, wie in Fig. 7A gezeigt. In diesem Falle können Defokus und Ablage­ rung von Überresten ebenso wie in der oben beschriebenen Aus­ führungsform verhindert werden. Weiterhin ist, wenn die Sepa­ ration des aktiven Gebietes durch eine Elementtrennungs-Iso­ lierschicht 29 bewirkt wird, die epitaktische Siliziumschicht 14 zwischen sogenannte p⁺-Isolierungen 30 und Source-/Drain- Gebiete 31 eingeschoben, die unter der Elementtrennungs-Iso­ lierschicht 29 durch Dotieren mit p-Verunreinigungsionen ge­ bildet sind, was die Isolation verbessert und damit Leck­ ströme verringern kann.
Da die Dicke der Elementtrennungs-Isolierschicht 29, die mit dem LOCOS-Verfahren erzeugt wird, sich sanft ändert, gibt es den Vorteil, daß kein Brechen der Drähte verursacht wird, wenn darauf Aluminiumverdrahtungen gebildet werden. Es ist jedoch schwierig, die Gestalt der sogenannten Vogelschnäbel 32 (Fig. 7B) vollständig zu steuern, die einen äußeren Ab­ schnitt des Trennungsgebietes darstellen, der sich zum akti­ ven Gebiet hin erstreckt. Daher ist das Verhältnis W/H der Breite W zur Höhe H der Elementtrennungs-Isolierschicht 29 größer als dasjenige im Falle der Feldabschirmung, was zu Schwierigkeiten bei der Erhöhung des Integrationsgrades führt. Die Anwendung der Feldabschirmung ist demnach wesent­ lich zur Erhöhung des Integrationsgrades. Das Problem des ab­ gestuften Bereiches zwischen der Elementtrennungs-Isolier­ schicht und dem aktiven Gebiet ist - im Vergleich mit dem LOCOS-Verfahren - bei der Separation und Isolation durch Feldabschirmung sehr spürbar geworden, und daher ist zu ver­ stehen, daß die Erfindung nutzbringender auf den Fall der Feldabschirmung angewendet werden kann.
Nach einer Ausführungsform der Erfindung können epitaktische Aufwachs-Verfahren wie die MBE (Molekularstrahlepitaxie) zu Aufwachsen der Halbleiterschicht verwen­ det werden. Die MBE ist ein Verfahren, bei dem Bildungsmate­ rial und Verunreinigungen aus unabhängigen Verdampfungsquel­ len im Vakuum unter präziser Temperatursteuerung verdampft werden, so daß eine dünne Schicht in monokristallinem Zustand epitaxial auf dem Substrat aufwächst. Dieses epitaktische Auf­ wachsen durch MBE ist besonders nützlich, wenn GaAs mit Hoch­ geschwindigkeitscharakteristik als Halbleitersubstrat verwen­ det wird.

Claims (4)

1. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
  • (a) Ausbilden von Isolierbereichen (5, 6, 29), die ein akti­ ves Gebiet umgeben auf der Hauptoberfläche eines Galliumarsenidsubstrates (1),
  • (b) Bilden einer Halbleiterschicht (14) auf der gesamten Hauptoberfläche des Galliumarsenidsubstrates (1) nach der Bildung der Isolierbereiche (5, 6, 29),
  • (c) Aufbringen einer Resistschicht (15) im wesentlichen eben auf die gesamte Oberfläche der Halbleiterschicht (14),
  • (d) Ätzen der Halbleiterschicht (14) und der Resistschicht (15) mit im wesentlichen gleichem Selektionsverhältnis zur Freilegung der Isolierbereiche (5, 6, 29), wobei die Halbleiterschicht (14) derart zurückgeätzt wird, daß kein Stufenabschnitt zu den Isolierbereichen (5, 6, 29) hin gebildet wird, und
  • (e) Bilden eines Halbleiterbauelementes in der Oberfläche der Halbleiterschicht (14).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (b) durch molekular­ strahlepitaktisches Aufwachsen ausgeführt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Bildens der Halbleiterschicht (14) die Schritte enthält:
  • (b1) Ausführen eines Gasätzens der Oberfläche des Halbleitersubstrates (1) mit HCl-Gas und
  • (b2) Einleiten von Reaktionsgasen, die H₂ und ein Chlorid eines Halbleitermateriales enthalten, und Abscheiden des Halbleitermateriales auf der Hauptoberfläche des Halblei­ tersubstrates (1).
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Schritt (e) die Schritte ent­ hält:
  • (e1) Bilden eines Gate-Elementes (10) auf der Oberfläche der Halbleiterschicht (14),
  • (e2) Bilden eines Seitenwand-Abstandshalters (12) auf einer Seitenwand des Gate-Elementes (10) und
  • (e3) Bilden eines Source-/Drain-Gebietes durch Injizieren von Verunreinigungsionen eines der Halbleiterschicht entgegengesetzten Leitfähigkeitstyps unter Verwendung des Gate-Elementes (10) und/oder des Seitenwand-Abstandshal­ ters (12) als Maske.
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