DE2365056A1 - Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche - Google Patents

Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche

Info

Publication number
DE2365056A1
DE2365056A1 DE2365056A DE2365056A DE2365056A1 DE 2365056 A1 DE2365056 A1 DE 2365056A1 DE 2365056 A DE2365056 A DE 2365056A DE 2365056 A DE2365056 A DE 2365056A DE 2365056 A1 DE2365056 A1 DE 2365056A1
Authority
DE
Germany
Prior art keywords
zone
oxide
semiconductor layer
conductivity type
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2365056A
Other languages
English (en)
Inventor
Akio Hayasaka
Hiroyuki Kondo
Hideo Noda
Michio Suzuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2365056A1 publication Critical patent/DE2365056A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/036—Diffusion, nonselective
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/145—Shaped junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Priorität: 27. September 1973, Großbritannien, Nr. 45236
Verfahren zur Herstellung von Halbleitereinrichtungen unter örtlicher Oxidation einer Silicium-Oberfläche.
Die Erfindung bezieht sich auf die Fabrikation von Halbleitereinrichtungen, etwa integrierten Schaltungen, Transistoren und Dioden, wobei ein örtlicher Oxidationsprozeß durchgeführt wird, um ein Siliciumsubstrat unter Verwendung einer aus einer doppelten Nitrid-Oxid-Schicht bestehenden Maske örtlich zu oxidieren.
Auf dem Gebiet der Herstellung von integrierten Bipolar-Schaltungen, insbesondere Bipolar-Speichern, sind Verbesserungen erzielt worden, die zu einer höheren Dichte der auf einem integrierten Schaltungsplättchen enthaltenen Schaltungselemente geführt haben. Zu den verwendeten Techniken gehört die Oxid-Isolationstechnik die insbesondere zur Herstellung solcher integrierter Bipolar-Schaltungen geeignet und vorteilhaft ist, die eine hohe Arbeitsgeschwindigkeit oder.-frequenz haben sollen, Die Oxid-Isolationstechnik ist in der U.S.-Patentschrift Nr. 3,648,125 beschrieben.
Bei der Oxid-Isolationstechnik werden Halbleiter-Isolationsbereiche (eindiffundierte Bereiche des P-Leitungstyps), die in konventionellen integrierten Bipolar-Schaltungen die Schalt-
5098U/0667
elemente voneinander isolieren, durch Oxidbereiche ersetzt, die dadurch gebildet werden, daß Teile der Epitaxialschichten, die nicht mit einer Siliciumnitridschicht maskiert werden, örtlich oxidiert v/erden.
Außer der in dem oben genannten Patent beschriebenen Technik gibt es zwei Varianten der Oxid-Isolationstechnik zur Erzeugung von integrierten Bipolar-Schaltungen, die in einem Artikel von W. D. Baker u.a. mit dem Titel "Oxide Isolation Brings High Density to Production Memories" in der Zeitschrift "Electronics", 29. März 1973, Seiten 65 bis 70, beschrieben sind. Eine dieser Varianten ist der Epitaxial-Basis-Prozeß, bei dem Epitaxialschichten des P-Leitungstyps als Basiszonen von Bipolartransistoren verwendet werden. Bei der anderen Variante handelt es sich um den Doppeldiffusionsprozeß, bei dem die Basiszonen durch Störstöff-Diffusionstechniken gebildet werden.
In Fig.4 und 5 der Zeichnungen sind Beispiele für Halbleitereinrichtungen dargestellt, die nach derartigen Techniken hergestellt worden sind, wobei Fig. 4 eine integrierte Schaltung mit Oxidisolation des Epitaxial-Basis-Typs und Fig. 5 eine integrierte Schaltung mit Oxidisolation des Doppeldiffusionstyps zeigen.
Gemäß Fig. 4 ist auf einem P-Substrat 1, in das eine N^-Zone eindiffundiert worden ist, eine Epitaxialschicht 3 geformt. Die Epitaxialschicht 3 weist eine P-Basis zone auf, in der eine N+-Emitterzone 11 geformt ist. Die Basiszone wird von einer Oxid-Isolations zone 7 umgeben, die eine Kollektor-Kontaktzone 12 des N+-Leitungstyps isoliert und an ihren Kanten schnabelartige Fortsätze 7a bis 7d aufweist. Der Emitter-Basls-Ubergang wird von einem Isolations-Schutzfilm 9 überlappt, und Emitter-, Basis- und Kollektorelektroden 13a bis 13c berühren die entsprechenden Oberflächenabschnitte der Einrichtung durch die Isolations- und Oxidschichten.
5038U/0S67
Zur Herstellung einer derartigen Einrichtung ist bisher hauptsächlich der Epitaxial-Basis-Prozeß angewandt worden, da er einfachere Fabrikationssehritte umfaßt als der Doppeldiffusionsprozeß (eine Abnahme der Herstellschritte vermindert die Anzahl der Konstruktionsvariablen) und da der Kollektor-Emitter-Leckstrom klein ist.·
Obwohl der Doppel-Diffusionsprozeß dem Epitaxial-Basis-Prozeß im Hinblick auf die sich ergebende Arbeitsgeschwindigkeit oder -Frequenz der gesamten Einrichtung überlegen ist, hat der Doppeldiffusionsprozeß der zu der Erzeugung einer in Fig. 5 dargestellten Einrichtung führt, schwerwiegende Nachteile .
Gemäß Fig. 5, in der gleiche Bezugszeichen wie in Fig. 4 verwendet sind, wird die Basiszone im Gegensatz zu Fig. 4 nicht epitaxial geformt sondern als eine DiffusionsTBasls-Zone 8 eindiffundiert.
Um die Bildung von Versetzungen oder Fehlern in dem Siliciuiasubstrat unterhalb der Nitrid schicht zu vermeiden, die zur Ausbildung der eindiffundierten Zonen client, wird eine Nitrid-Oxid-Doppelschicht verwendet, um die Siliciumoberflächen während der örtlichen Oxidation des Siliciussubstrats abzudecken. Wird die örtliche Oxidation der Siliciumdberfläche in Anwesenheit des Nitrid-Oxid-Doppelfilms ausgeführt, so bilden sich infolge der zusätzlichen Sauerstoffzufuhr in seitlicher Richtung durch die Oxid-Zwischenschicht Siliciumoxld-Forts ätze 7a bis 7d. Die Bildung derartiger sehnabelartiger Fortsätze oder "beaks11 ist in einem Artikel von J.A. Appels u. a. mit dem Titel "Local Oxidation of New Technological Aspects11 beschrieben, der in den Phillips1 Research Reporte, Band 26, Nr. 3, Juni 1971, Seiten 157 bis 165 veröffentlicht ist.
Bei dem Doppeldiffusionsprozeß kann die Gxidzone 7 mit den Fortsätzen als Diffusionsmaske zur Bildung der Basiszone 8
5Q98U/0667
Denützt werden. Die Basisdiffusion führt zu der Bildung eines PN-Übergangs 38, der an der Oberfläche der Siliciumschicht 3b unter den Oxidfortsätzen Ta3, 7d endet. Folgt auf die Störstoffdiffusion ein Ätzvorgang, so wird der PN-Übergang 38 manchmal ungeschützt zurückgelassen, da der Oxidfortsatz leicht weggeätzt wird» Wird die Basis-Kontaktöffnung so geformt, daß sie automatisch mit der Kante der Oxid-Isolationszpne ausgerichtet ist, so ist es besonders schwierig, zu vermeiden, daß der PN-Übergang ungeschützt zurückgelassen wird.
Wird ferner die Basiselektrode 13b so geformt,, daß sie einen Teil der eindiffundierten Basiszone 8 nahe der Oxid-Isolationszone 7 kontaktiert, und erstreckt si® sich bis über den Oxid-Fortsatz 7aj so ist es möglich^ daß die Basiselektrode 13b mit der N-Epitaxia!schicht (der Kollektorzone) 3b durch ein feines Loch in dem Oxid-Fortsatz kurzgeschlossen wird.
Ferner ist es möglich, daß sich infolge des geringen Abstands zwischen der Basiselektrode 13b und der Kollektorzone längs der Oxid-Isolationszone 7 ein Leckstrompfad an der Grenze zwischen der Basiszone 8 und dem Oxid-Fortsatz bildet.
Der Erfindung"liegt generell die Aufgabe zugrunde, Nachteile bekannterverfahren, insbesondere der Oxid»Isolationstechnik mit Doppeldiffus ion j, zur Herstellung von integrierten Bipolarschaltungen für hohe Arbeitsgeschwindigkeiten oder - frequenzen zu vermeiden, indem die genannten Probleme, etwa die eines ungeschützten PN-ÜbergangsB eines Kurzschlusses oder eines Leckstrompfades zwischen der Basiselektrode und der Kollektorzone,beseitigt werden«,
Wie die Erfinder festgestellt haben, sind die genannten Probleme der Tatsache zuzuschreiben, daß der zwischen der eindiffundierten Basiszone und der Kollektorzone gebildete PN-Übergang an der Siliciumoberfliehe unterhalb des Qxid-Fort-
5098147O6S7
satzes endet und daß die Basiselektrode sich in der Nähe des Oxid-Fortsatzes befindet; die Erfinder haben insofern eine Verbesserung geschaffen, als der PN-Übergang der eindiffundierten Basis an einem von der Basiselektrode entfernten Teil der Oberfläche des Siliciumsubstratsendet. Um die Nachteile des Standes der Technik zu beseitigen und zu gewährleisten, daa der PN-Übergang der eindiffundierten Basis in der gewünschten Weise an einem von der Basiselektrode entfernten Teil der Oberfläche des Siliciumsubstrats endet, haben sie eine zusätzliche Zone vorgesehen, die an die eindiffundierte Basiszone angrenzt, so daß der PN-Übergang zwischen der eindiffundierten Basiszone und der Epitaxialschicht, in die die Basiszone eindiffundiert ist, notwendigerweise an einer Siliciumoberfläche endet, die von der Basiselektrode entfernt ist.
Die genannte zusätzliche Zone kann durch das Eindiffundieren eines Störstoffs, der den gleichen Leitungstyp wie die Basiszone aufweist und beispielsweise aus Gallium besteht, gebildet werden, wobei der Störstoff weder vor noch nach der Bildung der Basiszone von der Oxidzone abgedeckt wird. In alternativer Ausführungsform kann die zusätzliche Zone auf der N-Epitaxialschicht ebenfalls epitaxial aufgewachsen werden, und die Basiszone kann durch diese zusätzliche Zone hindurchdiffundiert werden.
Infolge der zusätzlichen Zone erhöht sich notwendigerweise der Abstand zwischen dem Endabschnitt des PN-Übergangs und der Basiselektrode. Außerdem ist der PN-Übergang zwischen Kollektor und Basis nicht ungeschützt, da er an einem dicken Teil der Isolations-Oxidzone endet. Ferner beeteht keine Möglichkeit eines Kurzschlusses durch feine Löcher in dem Oxid-Fortsatz, da der Fortsatz, in dem derartige feine Löcher bestehen könnten, von der Epitaxialschicht' um die zusätzliche Zone entfernt ist. Es kann sich auch kein Leckstrompfad bil-
509814/0667
den, da"der Abstand längs der Grenze zwischen der Basiselektrode und der Epitaxialschicht erhöht ist.
Die Erfindung wird in der nachstehenden Beschreibung bevorzugter Ausführungsbeispiele anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen
Fig. 1a bis 1f Querschnitte durch eine Halbleitereinrichtung bei aufeinanderfolgenden Schritten der Herstellung gemäß einem ersten Aus-. führungsbeispiel der Erfindung;
Fig. 2a und 2b eine zweite Ausführungsform der vorliegenden Erfindung, bei der zuerst eine Epitaxialschicht geformt wird, bevor die übrigen Schritte ausgeführt werden;
Fig. 3a bis 3f Querschnitte durch eine Halbleitereinrichtung bei aufeinanderfolgenden Schritten der Herstellung.gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfidnung; und
Fig. 4 und 5, auf die oben Bezug genommen worden ist, Halbleitereinrichtungen, vie sie bei Anwendung von Herstellverfahren nach dem Starrt der Technik erzeugt werden.
Ausführungsbeispiel I
Gemäß Fig. 1a bis 1f wird auf einem SiUciumsubstrat 1 des P-Leitungstyps, in dem eine veränderte Schicht 2 des N+-LeI-tungstyps vorgesehen ist, eine Siliciuaschicht 3 epitaxial aufgewachsen. Bei diesem Vorgang kann die Siliciumschicht durch Wasserstoffreduktion von SiCIy, (dessen Molverhältnis 0,01 beträgt) mit 10" ^ # FH, ^ei ei»«· Durchsatz "von 40 emv min)
SOSiU/0667
als Dotierungsmittel 200 Sekunden lang· bei einer Temperatur von 1150 0C aufgewachsen werden. Die sich ergebende Epitaxialschicht 3 hat einen spezifischen Widerstand von etwa 0,18 Ωοπι. Während des Aufwachsens findet an der metallurgischen Grenzfläche 31 zwischen dem Substrat 1 und der Schicht 3 ein Ausdiffundieren aus der N+-Zone 2 in die Epitaxialschicht 3 statt, wodurch eine ausdiffundierte Zone 32 gebildet wird. Als Beispiel für typische Parameter beträgt die Tiefe der Diffusionszone 2 etwa 2 μ, die Epitaxialschicht hat eine Dicke von ebenfalls 2 μ, während die ausdiffundierte Zone 32 eine Dicke von etwa 0,5 ^ hat.
Im Anschluß an das epitaxiale Wachstum der Siliciumschicht 3 wird auf dieser ein Siliciumdioxidfilm 4 gebildet, indem die Oberfläche der Siliciumschicht 3 30 Minuten lang in trockener Sauerstoffatmosphäre bei 1000 0C oxidiert wird. Auf diesen aufgetragenen Siliciumdioxidfilm wird durch eine bei 300 0C 4 Minuten lang stattfindende Reaktion eines Mischgases aus SiH^, das mit Stickstoff verdünnt ist (SiH^:4?0 bei einem Durchsatz von 300 cnr/min und NH-, bei einem Durchsatz von 360 cnr/min ein Siliciumnitrid film 5 abgelagert. Die sich ergebende Dicke des Siliciumdioxidfilms beträgt etwa 500 At während der Siliciumnitridfilm eine Dicke von etwa 1500 A hat.
Als nächstes wird gemäß Fig. 1b die Doppelschicht aus Siliciumdioxid und Siliciumnitrid zur Bildung von Masken 6a und 6b selektiv weggeätzt, Dazu werden selektive Abschnitte mit Fotoresist-Schichten abgedeckt; dann werden zunächst die nicht von den Fotoresist-Schichten bedeckten Teile des Siliciumnitridfilms 5 13 Minuten lang in heißer Phosphorsäure bei 170 0C und anschließend die nicht mit dem Siliciumnitridfilm 5 bedeckten Abschnitte des Siliciumdioxidfilms h 60 Sekunden lang bei Zimmertemperatur in einem Ätzmittel aus einem Teil HF und sieben Teilen NH^F geätzt. Sodann wird die epitaxiale Siliciumschicht 3 unter Verwendung der Masken 6a und 6b selektiv weg-
509*14/0667
geätzt, ' indem ein Ätzmittel aus einem Teil HF und 500 Teilen HNO, 120 Minuten lang bei Zimmertempera tür angewandt wird, so daß Siliciuminseln 3a und 3b gebildet werden, die von ausgeätzten Bereichen 3c umgeben sind. Die Tiefe der ausgeätzten Bereiche kann beispielsweise etwa 1 μ betragen.
Gemäß Fig. 1c wird dann die Epitaxialschicht 3 18 Stunden lang bei einer Temperatur von 1000 0C in einer feuchten Sauerstoffatmosphäre lokal oxidiert, wobei die Atmosphäre dadurch erzeugt wird, daß 2 l/min O2 durch in einem Bubbler auf einer Temperatur von 95 °C gehaltenes Wasser geleitet wird. Dadurch wird eine Isolations-Oxidzone 7 gebildet, die die Oberfläche des Substrats 1 erreicht und die Inseln 3a und 3b vollständig umgibt. Die Isolations-Oxidzone 7 weist an ihren Rändern Fortsätze 7a bis 7d auf, die die aus der Siliciumdioxid- und SiIiciumnitrid-Doppelschicht bestehenden Masken 6a und 6b nach oben drücken.
Als nächstes wird die Maske 6b entfernt, indem das Siliciumnitrid 15 Minuten lang bei einer.Temperatur von 170 0C in heißer Phosphorsäure und dann das Siliciumdioxid 90 Sekunden lang bei Zimmertemperatur in einem Ätzmittel aus einem Teil HF und sieben Teilen NH^F geätzt wird« Sofiann wird Bor in den Inselbereich 3b eindiffundiert, indem Bor aus Boroxid 200 Minuten lang bei einer Temperatur von 875 0C abgelagert wird. Nach Entfernen des auf d©r Halbleiteroberfläche befindlichen Boroxids wird das abgelagerte Bor tief in das Silicium eindiffundiert, indem 30 Minuten lang bei einer Temperatur von 1100 0C in einer feuchten Sauerstoff atmosphäre gearbeitet wird, die dadurch erzeugt wird, daß 2 l/min O2 durch in einem Bubbler auf 90 0C gehaltenes Wasser geleitet wird. Dadurch wird die in Fig. 1d gezeigte Basiszone 8 gebildet. Während der Bildung der Basiszone 8 wird auf deren Oberfläche ein Siliciumoxidfilm 9 gebildet. Die Tiefe, bis zu der sich die Basiszone 8 erstrecken kann, beträgt etwa 0,5 H,
Als nächstes wird ein Störstoff, der den gleichen Leitungstyp aufweist wie die Basiszone 8, durch den Siliciumdioxidfilm 9 und die Oxidzone 7 oberhalb des Inselbereichs 3b eindiffundiert, um eine zusätzliche Zone 10 des P-Leitungstyps zu bilden. Zu diesem Zweck kann Gallium verwendet werden, da es nicht durch das Siliciumoxid sondern durch das Siliciumnitrid abgedeckt wird, wobei das Gallium drei Stunden 3ang inter vakuumdichtem Verschluß bei einer Temperatur von 1050 0C diffundiert wird. Infolgedessen erstreckt sich die zusätzliche Zone 10 unter den Kanten der Fortsätze 7a und 7d in dem Inselbereich 3b der Epitaxialschicht 3. Der Oberflächenwiderstand p„ des Bereichs 8 beträgt etwa 150 0/cm , während sein-spezifischer Widerstand ρ etwa 0,01 Ω cm beträgt. Bei der Zone 10 beträgt der Oberflächenwiderstand ρ etwa 1 K f/cm , während der spezifische Widerstand ρ der Zone 10 etwa 0,5 Ω cm beträgt. Die Tiefe, bis zu der sich die P-Zone 10 in den Inselbereich 3b hinein erstrecken kann, liegt in der Größenordnung von 0,3 bis 0,45 U.
Wie in Fig. 1e gezeigt, werden als nächstes die Maske 6a sowie ein Teil des Siliciumdioxidfilms 9 entfernt, indem Silicium 15 Minuten lang in heißer Phosphorsäure bei einer Temperatur von 170 0C geätzt wird. Das Siliciumoxid wird 90 Sekunden lang in einem Ätzmittel aus einem Teil HF und sieben Teilen NH^F geätzt.Während des Ätzprozesses werden die beizubehaltenden Teile mit einem Fotoresist-Material abgedeckt. Durch die sich ergebenden Öffnungen wird Phosphor eindiffundiert, indem 0,25 l/min N21 das POCl^ enthält, mit einem Trägergas aus N2 bei einem Durchsatz von 2 l/min und O2 bei einem Durchsatz von 0,3 l/min 40 Minuten lang bei einer Temperatur von 875 0C darübergeleitet wird. Auf diese Weise werden N+-Zonen 11 und 12 gebildet, wobei die Zone 11 sich bis auf eine Tiefe von etwa 0,4 μ in die Basiszone 8 hinein erstreckt und als Emitterzone dient, während die Zone 12 für den anschließend vorzusehenden Kollektorelektroden-Kontakt dient.
509814/0687
Sodann wird in der Silicium dioxidschicht 9 nahe dem Oxid-Fortsatz 7a und in Abstand von der Emitterzone 11 eine weitere Öffnung vorgesehen, in dem das Siliciumdioxid vier Minuten lang in einem Ätzmittel aus einem Teil HF und sieben Teilen NH^F geätzt wird. Durch diese Öffnung sowie die weiteren Öffnungen in den äußeren Schichten oberhalb der Zonen 11 und 12 werden Elektroden, die die Emitter-, Basis- und Kollektorkontakte bilden, durch Auftragen eines Metalls, etwa Aluminium, auf die Oberfläche der sich ergebenden Zonen gemäß Fig. 1f gebildet.
Aufgrund des oben beschriebenen Prozesses, bei dem die zusätzliche Zone 10 im Anschluß an die eindiffundierte Basiszone 8 gebildet wird, endet der Kollektor-Basis-PN-Übergang zwischen der eindiffundierten Zone 8 und dem Epitaxial-Abschnitt 3b an der von der Basiselektrode 13b entfernten Oberfläche der Siliciumschicht. Die zusätzliche Zone 10 bildet nämlich, wie in Fig. 1d bis 1f gezeigt, zusätzliche Seitenabschnitte 10a, so daß der PN-Übergang wesentlich unter dem Teil der Oxid-Isolationszone 7 endet. Dies bedeutet, daß der Kollektor-Basis-PN-Übergang durch die Oxidzone 7 geschützt wird und ein Leckstrom zwischen der Elektrode und der Epitaxialschicht verhindert wird. Wegen des von der zusätzlichen Zone gebildeten zusätzlichen Seitenabschnitts 10a besteht außerdem keine Gefahr, daß zwischen der Basiselektrode und der Epitaxialschicht 3b Kurzschlüsse durch feine Löcher in dem Oxid-Fortsatz auftreten.
Ausführungsbeispiel II
Bei einem zweiten Ausführungsbeispiel der Erfindung wird anstelle des Eindiffundierens eines Störstoffs, etwa Gallium, zur Bildung der zusätzlichen Zone 10, wi@ dies in dem Ausführungsbeispiel I der Fall ist, auf der in Fig. 1a gezeigten Struktur der Halbleitereinrichtung anfangs eine Epitaxialschicht des P-Leitungstyps vorgesehen.
509tU/OS67
Dabei wird gemäß Fig.2a auf die ursprünglich aufgewachsene Silicium-Epitaxialschicht 3 eine P-Epitaxialsohicht 20 mit. einer Dicke von 0,3 μ aufgewachsen, die geringere Tiefe haben sollte als die Emitterzone 10, die anschließend durch eine 100 Sekunden lang bei einer Temperatur von 1150 0C stattfindende Wasserstoffreduktion von SiCL·. (dessen Molverhältnis
•2
0,01 beträgt mit 1,5x 10" D% B2Hg (bei einem Durchsatz von 30 cm /min) als Dotierungsmittel gebildet wird. Die Zone 20 kann durch Eindiffundieren oder durch Ioneneinsatz, eines P-Störstoffs in die N-Siliciumschicht 3 geformt werden.
Als nächstes wird die Oberfläche der Epitaxialschicht 20 abgedeckt und geätzt, wobei eine lokale Oxidation stattfindet, wie sie oben in Verbindung mit Fig. 1b und 1c beschrieben wurde. Auch die übrigen anhand der Figuren 1d bis 1f in Verbindung mit dem Ausführungsbeispiel I beschriebenen Schritte werden durchgeführt mit Ausnahme des Eindiffundierens von Gallium, da die Epitaxialschicht 20 die zusätzlichen Zonen 20a bildet, aufgrund der der Basis-^Kollektor-PN-Übergang wesentlich unter dem Fortsatz der Isolations-Oxidzone 7 endet. Bei dem Ausführungsbeispiel II ist festzuhalten, da3 bei der Ausbildung der Basiszone 8 Bor tiefer eindiffundiert wird, als es der Dicke der Epitaxialschicht 20 und der beabsichtigten Dicke der Emitterzone 11 entspricht, so daß die Epitaxialschicht 3b kontaktiert wird. Werden anschließend die Emitterzone 11 und die Kollektor-Kontaktzone 12 gebildet, so erstreckt sich die Kollektor-Kontaktzone 12 durch die Epitaxialschicht und kontaktiert die Schicht 3a.
Wie aus Fig. 2b ersichtlich, werden die gleichen Vorteile erzielt wie bei dem Aufbau nach Fig. 1f.
Ausführungsbeispiel III
Gemäß Fig. 3a wird eine doppelte Maskenechicht aus Siliciumdioxid und Siliciumnitrid mit Öffnungen 6c zur Bildung von
509IU/0667
Masken 6a und 6b auf die gleiche Art und Weise erzeugt, wie es oben in Verbindung mit den Figuren 1a und 1b des Ausführungsbeispiels I beschrieben wurde. Anders als in dem Ausführungsbeispiel I wird jedoch die Epitaxialschicht 3 nicht durch die Öffnungen 6c selektiv weggeätzt. Stattdessen wird die Epitaxialschicht 3 an den durch die Masken 6a und 6b freigelegten Stellen 6c in feuchter Wasserstoffatmosphäre oxidiert, die dadurch erzeugt wirds daß zwei 1/iain C^ 18 Stunden lang bei einer Temperatur von 1000 0C durch ein in einem Bubbler auf einer Temperatur von 95 °C gehaltenes Wasser geleitet wird. Dadurch wird eine Oxidzone 21 gebildet, die sich nach unten bis zu dem Substrat 1 sowie von der Grenze zwischen der Siliciumdioxidschicht 4 und der Epitaxialschicht 3 nach oben erstreckt. Beim Oxidieren der Epitaxialschicht 3 wächst die Oxidzone 21 in horizontaler und vertikaler Richtung, wobei sie die Abdeckschichten 6a und 6b nach oben drückt und wannenförmige Bereiche 14a nand 14b bildet.
Wie in Fig, 3c gezeigtj werden dann die Masken 6a und 6b entfernt. Dabei wird die Doppelschicht aus Siliciumdioxid und Siliciumnitrid selektiv geätzt, indem selektive Teile mit Fotoresist-Schichten abgedeckt werden, zunächst die nicht mit den Fotoresist-Schichten bedeckten Abschnitte des Siliciumnitridfilms 5 13 Minuten lang in heißer Phosphor säure bei 170 0C und dann Teile des Silieiumdioxidfilms 4 60 Sekunden lang bei Zimmertemperatur in einem Ätzmittel aus einem Teil HF und sieben Teilen NH^F geätzt werden. Wie in Fig. 3c gezeigt, werden dann in den wannenförmigen Bereichen 14a und 14b auf den Inseln 3a bzw. 3b N-Siliciumbereiche 22a und 22b selektiv aufgewachsen, wobei mit Wasserstoffredüktion von SiCl» (dessen Molverhältnis 0,01 beträgt) mit 10"% PH» (bei einem Durchsatz von 5 cm /min) als Dotierungsmittel "bei einer Temperatur von 1150 0C über eine Zeitspann© von 100 Sekunden lang gearbeitet wird, so daß die Oberflächen der Bereiche 22a und 22b im wesentlichen die gleiche Höhe erreichen wie die Oberflächen
508·1(/-0667' - *
der Oxidzone 21.
Als nächstes wird auf der gesamten Plättchenoberfläche einschließlich der Bereiche 21 und 22 eine Siliciumdioxidschicht aufgetragen. Dazu wird Siliciumoxid auf d;em auf 400 0C erhitzten Substrat aus einem mit Stickstoff verdünnten SiH/,-Gas (mit 4% SlEi) be* einem Durchsatz von 700 cm /min und bei einem Durchsatz von 10 l/min an N2 und 0,3 l/ein an O2 während einer Zeitspanne von drei Minuten aufgetragen, so daß ein Filmbereich 23 gebildet wird. Anstelle des Auftrags von Siliciumdioxid auf die gesamte Plättchenoberfläche ist es auch möglich, die Bereiche 22a und 22b zu oxidieren und somit eine Oxidschicht darauf auszubilden.
Anschließend wird ein Teil des Siliciumdioxidfilms 23 weggeätzt, indem das Siliciumdioxid in einem Ätzmittel aus einem Teil HF und sieben Teilen NH^F vier Minuten lang geätzt wird, wobei der Teil der Oberfläche auf dem Bereich 22b freigelegt wird, während der Oxidfilm 23 auf dem Beneich 22a erhalten bleibt. Durch diesen freigelegten Oberfläcltenteil wird Bor eindiffundiert, indem Bor 200 Minuten lan® bei einer Temperatur von 875 °C aus Boroxid niedergeschlagen wfird. Nach Entfernen des auf der Halbleiteroberfläche befindlichen Boroxids wird das Bor tief in das Silicium eindiffundiort, wobei 30 Minuten lang bei einer Temperatur von 875 0C in feuchter Sauerstoffatmosphäre gearbeitet wird, die dadurch erzeugt wird, daß 2 l/min O2 durch Wasser von 90 0C in elneat Bubbler geleitet wird. Somit wird die in Fig. 3d gezeigte Basiszone 24 des P-Leitungstyps gebildet. Während der Dilftasionsbehandlung bildet sich auf der Oberfläche der Zone 2& ein Oxidfilm
Gemäß Fig. 3e werden selektive Teile des auf dem Bereich' 22a befindlichen Films 23 sowie des Films 25 weggeätzt, indem Siliciumdioxid vier Minuten lang in einem Ätzmittel aus einem Teil HF und sieben Teilen NH^F geätzt wird und Phosphor hin-
• 509«1*/0667
durchdiffundiert wird, wobei eine Strömung von 0,25 1/miri an N2 mit POCl, und einem Trägergas aus N2 mit einem Durchsatz von 2 l/min und O2 bei einem Durchsatz von 0,3 l/min 40 Minuten lang bei einer Temperatur von 875 0C erzeugt wird, um Zonen 26 und 27 des N -Leitungstyps zu bilden. Die Zone entspricht der Emitterzone innerhalb der Basiszone 24, während die Zone 27 als Kollektorkontakt für die Kollektorzone dient.
Als nächstes werden Teile des Oxidfilms 25 nahe dem Film 23 auf der Isolations-Oxidschicht 21 entfernt, und es werden Metallkontakte 28a, 28b und 28c entsprechend den Emitter-, Basis- und Kollektorelektroden durch .Aluminiumniederschlag geformt, wie dies oben in Verbindung mit Fig. 1f beschrieben wurde.
Wegen der im wesentlichen ebenen oberen Flächen der Oxidzone 21 und der Bereiche 22a und 22b 1st bei diesem Ausführungsbeispiel die Oberfläche des Plättchens außerordentlich eben, da die in Fig. 1c gezeigten Fortsätze 7a bis 7d nicht existieren. Dies ist von Vorteil, um ©ine Unterbrechung der Aluminiumschichten auf den Vor Sprüngen zu. vermeiden und eine exakte Mäskenausrichtung zu gewährleisten.
Da der zwischen der P+-Zone 24 und der Kollektorzone gebildete PN-Übergang wie in den Ausführungsbeispielen I und II an der Siliciumoberfläche um ein gutes Stück unter der Oberfläche des Slliciums, wo die Basiselektrode angeordnet ist, endet, wird die der Erfindung zugrundeliegende Aufgabe auch bei dem Ausführungsbeispiel III gelöst.
Anstelle des Siliciumnitrids, das als Abdeckmaterial gegen die lokale Oxidation der Siliciumoberfläche erwähnt wurde, kann auch Molybdän oder Jedes andere Material, das Sauerstoff nicht durchläßt, verwendet werden.
5098 U/0667

Claims (21)

  1. ~ 15 -
    Pa tentansprüche
    Verfahren zum Herstellen einer Halbleitereinrichtung, bei dem ein Störstoff eines ersten Leitungstyps in einen bestimmten Teil einer Halbleiterschicht eines zu dem ersten Leitungstyp entgegengesetzten, zweiten Leitungstyps eindiffundiert wird, wobei der Teil von einer Oxid-Isolationszone von einem in den bestimmten Teil hineinragenden Oxid-Portsatz umgeben ist, so daß in dem bestimmten Teil der Halbleiterschicht eine Diffusionszone gebildet wird, die mit der Schicht einen PN-Übergang bildet und sich bis zu der Oxid-Isolationszone erstreckt, dadurch gekennzeichnet, daß in der Halbleiterschicht eine zusätzliche Halbleiterzone des besagten ersten Leitungstyps geformt wird, die an die Diffusionszone anschließt und sich bis zu der Oxid-Isolationszone an deren von der Grenze des besagten PN-Übergangs entfernten Oberflächenteil erstreckt, so daß das effektive Ende des PN-Übergangs mit der Oxid-Isolationszone von dem Oxid-Fortsatz entfernt ist.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß für die Halbleiterschicht Silicium verwendet wird und daß zur Erzeugung der besagten zusätzlichen Halbleiterzone vor dem Eindiffundieren des StörStoffs in die Halbleiterschicht Gallium in die Siliciumschicht eindiffundiert wird.
    5098U/0667
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für die Halbleiterschicht Silicium verwendet wird und daß zur Erzeugung der zusätzlichen Halbleiterzone nach dem Eindiffundieren des Störstoffs in die Halbleiterschicht Gallium in die Siliciumschicht eindiffundiert wird.
  4. 4. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß zur Erzeugung der zusätzlichen Halbleiterzone eine Epitaxialschicht aus Halbleitermaterial des ersten Leitungstyps auf die Halbleiterschicht vor der Bildung der Oxid-Isolationszone aufgewachsen wird und daß der Störstoff des ersten Leitungstyps in die Epitaxialschicht eindiffundiert wird.
  5. 5. Verfahren zur Herstellung einer Halbleitereinrichtung, wobei ein Halbleitersubstrat mit einer Halbleiterschicht eines ersten Leitungstyps verwendet wird, mindestens ein bestimmter Teil der Halbleiterschicht von den umgebenden Teilen selektiv durch eine Oxidzone isoliert wird, die einen den bestimmten Teil der Halbleiterschicht überlappenden Oxid-Fortsatz aufweist, und wobei ein Störstoff eines zu dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps in den bestimmten Teil der Halbleiterschieht eindiffundiert wird, so daß eine erste Diffusionszone des zweiten Leitungstyps mit einem gegenüber der Halbleiterschicht wirkenden
    509614/-Q667
    PN-Übergang gebildet wird, der sich von dem Oxid-Fortsatz bis zu der Oxidzone erstreckt, und wobei eine Elektrode in Kontakt mit der ersten Diffus ions zone nahe der Isolations-Oxidzone gebracht wird, dadurch gekennzeichnet, daß die Verschiebung der Grenzfläche des PN-Übergangs an der Oxidzone bezüglich der Elektrode derart gesteuert wird, daß der PN-Übergang an der Isolations-Oxidzone in einem ausreichendem Abstand unterhalb der Oberfläche der Diffusionszone endet, um den PN-Übergang zu schützen und zu verhindern, daß die Elektrode den PN-Übergang nachteilig beeinflußt.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeitrh net, daß zum selektiven Isolieren des bestimmten Teils der Halbleiterschicht auf dieser im Anschluß an die Bildung
    der Oxid-Isolationszone eine Epitaxialsc&icht aus Halbleitermaterial des ersten Leitungstyps aufgewachsen wird.
  7. 7. Verfahren zur Herstellung einer Halbleitereinrichtung, wobei ein Halbleitersubstrat verwendet wird, das eine Halbleiterschicht eines ersten Leitungstyps mit einer Hauptoberfläche aufweist, wobei mindestens ein bestimmter Teil der Halbleiterschicht gegenüber umgebenden Teilen selektiv durch eine Oxidzone isoliert wird, die einen den bestimmten Τέϋ der Halble iter schicht überlappenden Oxid-Fortsatz enthält, und wobei ein Stör stoff eines zu dem ersten Leitungstyp entgegengesetzten Leitungstyps, in den bestimmten Teil der HaIb-
    509614/0667
    Iß
    leiterschicht eindiffundiert wird, um eine erste Diffusionszone des zweiten Leitungstyps zu bilden, die mit der Halbleiterschicht einen bis zu der Oxidzone an deren Oxid-Fortsatz verlaufenden PN-Übergang bildet, dadurch gekennzeichnet, daß in der Halbleiterschicht eine zusätzliche Zone des zweiten Leitungstyps gebildet wird, die an die Diffusionszone angrenzt und sich bis zu der Oxid-Isolationszone an eine von der Grenze des PN-Ubergangs entfernte Oberflächenstelle erstreckt, so daß das effektive Ende des PN-Übergangs mit der Oxid-Isolationszone von dem Oxid-Fortsatz entfernt wird.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß zur Erzeugung der zusätzlichen Zone ein Störstoff des zweiten Leitungstyps in die erste Diffusionszone sowie in denjenigen Teil der Halbleiterschicht eindiffundiert wird, die die Diffusionszone umgibt und sich von dieser bis zu dem entfernten Oberflächenteil der Oxid-Isolationszone erstreckt.
  9. 9. Verfahren nach Anspruch 7» dadurch gekennzeichnet, daß zur Erzeugung der zusätzlichen Zone vor dem Isolieren des bestimmten Teils der Halbleiterschicht und vor dem Eindiffundier©n des Störstoffs des zweiten Leitungstyps eine weitere Halblaiterschicht des zweiten Leitungstyps auf dem Substrat epitaxial aufgewachsen wird, so
    5Q93H/0667
    daß der Oxid-Fortsatz die weitere Halbleiterschicht überlappt.
  10. 10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß für die Halbleiterschicht des ersten Leitungstyps Silicium verwendet wird und daß der zur Bildung der zusätzlichen Zone eindiffundierte Störstoff des zweiten Leitungstxps die Eigenschaft hat, während des Eindiffundierens in die Halbleiterschicht die Oxid-Isolationsschicht zu durchdringen.
  11. 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß als Störstoff zur Erzeugung der zusätzlichen Zone Gallium verwendet wird.
    • *
  12. 12. Verfahren nach Anspruch 8S dadurch gekennzeichnet, daß ein Störstoff des ersten Leitungstyps
    in die erste Diffusionszone selektiv eindiffundiert wird, um darin eine zweite Diffusionszone zu bilden.
  13. 13· Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Tiefe der zweiten Diffusionszone geringer ist als die der ersten Diffusionszone und größer als die des zur Erzeugung der zusätzlichen Zone eindiffundierten Storstoffs des zweiten Leitungstyps.
    5098U/0667
  14. 14. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß ein Störstoff des ersten Leitungstyps in die erste Diffusionszone eindiffundiert wird, um darin eine zweite Diffusionszone zu bilden.
  15. 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Tiefe der zweiten Diffusionszone geringer ist als die der ersten Diffusionszone und größer als die Dicke der aufgewachsenen Halbleiter-Epitaxialschicht.
  16. 16. Verfahren nach Anspruch 9» dadurch gekennzeichnet, daß die Störstoffkonzentration der Halbleiter-Epitaxialschicht geringer ist als die der ersten Diffusionszone.
  17. 17. Verfahren zur Herstellung einer Halbleitereinrichtung, wobei ein Halbleitersubstrat verwendet wird, das eine Halbleiterschicht eines ersten Leitungstyps mit einer Hauptoberfläche aufweist, und wobei mindestens ein bestimmter Teil der Halbleiterschicht gegenüber den umgebenden Teilen selektiv durch eine Isolations-Oxidzone isoliert wird, die einen den bestimmten Teil der Halbleiterschicht an der Hauptoberfläche überlappenden Oxid-Fortsatz aufweist und sich bis auf eine bestimmte Höhe über der Hauptoberfläche erstreckt, dadurch gekennzeichnet, daß die Dicke des bestimmten Teils der Halbleiterschicht erhöht wird, indem eine weitere
    5098U/0667
    Halbleiterschicht des ersten Leitungstyps auf die Hauptoberfläche des bestimmten Teils der Halbleiterschicht auf eine vorgegebene Dicke epitaxial aufgewachsen wird, so daß die weitere Halbleiterschicht von der Isolations-Oxidzone umgeben ist, und daß in die weitere Halbleiterschicht ein Störstoff eines zu dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps eingeleitet wird, um eine Halbleiterzone des zweiten Leitungstyps zu erzeugen, die in dem bestimmten Teil der Halblelterschicht einen PN-Übergang bildet, der sich bis zu der Isolations-Oxidzone erstreckt.
  18. 18. Verfahren nach Anspruch 17, dadurchr.g e k e η η zeichnet, daß in die Halbleiterzone des zweiten Leitungstyps ein Störstoff des ersten Leitungstyps selektiv
    bis auf eine Tiefe eingeleitet wird, die geringer ist als die Dicke der Halbleiterzone.
  19. 19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Störstoff jeweils eindiffundiert wird.
  20. 20. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die vorgegebene Dicke so gewählt wird, daß die oberste Fläche der weiteren Halbleiterschicht mit der oberen Fläche der Isolations-Oxidzone im wesentlichen fluchtet.
    5098U/0667
  21. 21. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß Elektroden in galvanischem Kontakt mit der Halbleiterzone vorgesehen werden.
    509814/6667
    Leerse ite
DE2365056A 1973-09-27 1973-12-28 Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche Ceased DE2365056A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB4523673A GB1457139A (en) 1973-09-27 1973-09-27 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
DE2365056A1 true DE2365056A1 (de) 1975-04-03

Family

ID=10436422

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2365056A Ceased DE2365056A1 (de) 1973-09-27 1973-12-28 Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche

Country Status (4)

Country Link
US (1) US4008107A (de)
DE (1) DE2365056A1 (de)
GB (1) GB1457139A (de)
NL (2) NL7317830A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0001550A1 (de) * 1977-10-25 1979-05-02 International Business Machines Corporation Integrierte Halbleiteranordnung für eine Bauelementstruktur mit kleinen Abmessungen und zugehöriges Herstellungsvefahren

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4109273A (en) * 1974-08-16 1978-08-22 Siemens Aktiengesellschaft Contact electrode for semiconductor component
JPS5275989A (en) 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
JPS598065B2 (ja) * 1976-01-30 1984-02-22 松下電子工業株式会社 Ｍｏｓ集積回路の製造方法
DE2605641C3 (de) * 1976-02-12 1979-12-20 Siemens Ag, 1000 Berlin Und 8000 Muenchen Hochfrequenztransistor und Verfahren zu seiner Herstellung
US4143455A (en) * 1976-03-11 1979-03-13 Siemens Aktiengesellschaft Method of producing a semiconductor component
US4137109A (en) * 1976-04-12 1979-01-30 Texas Instruments Incorporated Selective diffusion and etching method for isolation of integrated logic circuit
JPS6035818B2 (ja) * 1976-09-22 1985-08-16 日本電気株式会社 半導体装置の製造方法
DE2728845A1 (de) * 1977-06-27 1979-01-18 Siemens Ag Verfahren zum herstellen eines hochfrequenztransistors
NL7709363A (nl) * 1977-08-25 1979-02-27 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd onder toepassing van een dergelijke werkwijze.
US4219369A (en) * 1977-09-30 1980-08-26 Hitachi, Ltd. Method of making semiconductor integrated circuit device
US4219925A (en) * 1978-09-01 1980-09-02 Teletype Corporation Method of manufacturing a device in a silicon wafer
JPS55153342A (en) * 1979-05-18 1980-11-29 Fujitsu Ltd Semiconductor device and its manufacture
GB2057760B (en) * 1979-08-30 1983-09-28 Seiko Instr & Electronics Integrated circuit device and method of making the same
US4373965A (en) * 1980-12-22 1983-02-15 Ncr Corporation Suppression of parasitic sidewall transistors in locos structures
JPS58127374A (ja) * 1982-01-25 1983-07-29 Hitachi Ltd 半導体装置の製造方法
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
GB2238658B (en) * 1989-11-23 1993-02-17 Stc Plc Improvements in integrated circuits
KR0131723B1 (ko) * 1994-06-08 1998-04-14 김주용 반도체소자 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439736A1 (de) * 1964-10-30 1969-03-27 Telefunken Patent Verfahren zur Herstellung niedriger Kollektor- bzw. Diodenbahnwiderstaende in einer Festkoerperschaltung
NL6606083A (de) * 1965-06-22 1967-11-06 Philips Nv
US3596149A (en) * 1967-08-16 1971-07-27 Hitachi Ltd Semiconductor integrated circuit with reduced minority carrier storage effect
US3591430A (en) * 1968-11-14 1971-07-06 Philco Ford Corp Method for fabricating bipolar planar transistor having reduced minority carrier fringing
US3659160A (en) * 1970-02-13 1972-04-25 Texas Instruments Inc Integrated circuit process utilizing orientation dependent silicon etch
NL170348C (nl) * 1970-07-10 1982-10-18 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult.
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
NL170901C (nl) * 1971-04-03 1983-01-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0001550A1 (de) * 1977-10-25 1979-05-02 International Business Machines Corporation Integrierte Halbleiteranordnung für eine Bauelementstruktur mit kleinen Abmessungen und zugehöriges Herstellungsvefahren

Also Published As

Publication number Publication date
NL8102918A (nl) 1981-10-01
GB1457139A (en) 1976-12-01
US4008107A (en) 1977-02-15
NL7317830A (nl) 1975-04-02

Similar Documents

Publication Publication Date Title
DE4116690C2 (de) Elementisolationsaufbau einer Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE2365056A1 (de) Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche
DE3245064C2 (de)
DE3030385C2 (de) Verfahren zur Herstellung einer MOS-Halbleitervorrichtung
DE3202608C2 (de)
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE2628407A1 (de) Verfahren zum herstellen von vergrabenen dielektrischen isolierungen
DE3525396A1 (de) Vertical mosfet und verfahren zu seiner herstellung
DE2618965A1 (de) Bipolares halbleiterbauelement
DE2615754C2 (de)
DE68917434T2 (de) Halbleiteranordnung mit veminderter parasitischer Kapazität und Verfahren zu ihrer Herstellung.
EP0038994A2 (de) Kontakt für MIS-Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2510593C3 (de) Integrierte Halbleiter-Schaltungsanordnung
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2124764A1 (de) Verfahren zur Herstellung einer Halb leiteranordnung
DE2133976C3 (de) Monolithisch integrierte Halbleiteranordnung
DE2640981A1 (de) Verfahren zur herstellung von halbleiteranordnungen unter verwendung einer schutzschicht aus oxid
DE2265257A1 (de) Verfahren zum herstellen von inselartigen einkristallbereichen fuer integrierte halbleiterschaltungen
DE68916045T2 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben.
DE2617293B2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE2758283C2 (de) Verfahren zur Herstellung voneinander isolierter Halbleiterschaltungen
DE19840385A1 (de) Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises
DE3421927A1 (de) Vertikal-mos-transistor

Legal Events

Date Code Title Description
8131 Rejection