DE2728845A1 - Verfahren zum herstellen eines hochfrequenztransistors - Google Patents
Verfahren zum herstellen eines hochfrequenztransistorsInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/965—Shaped junction formation
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA 77 P 1 O 7 2 BRD
Verfahren zum Herstellen eines Hochfrequenztransistors
Zusatz zum Patent (Patentanm. P 26 05 641.7-33)
Die Erfindung betrifft ein Verfahren zum Herstellen eines Hochfrequenztransistors,
insbesondere in einer integrierten Schaltung, der in einem Halbleiterkörper von benachbarten Halbleiterbauelementen
durch Isolierschichten elektrisch isoliert ist, bei dem die Basiszone aus zwei unterschiedlich dotierten Bereichen
besteht, von denen der eine Bereich die effektive Emitterbreite festlegt und durch Ionenimplantation hergestellt ist,
nach Patent (Patentanmeldung P 26 05 641.7-33).
Um einen möglichst hohen Integrationsgrad bei integrierten Schaltungen zu erreichen, werden vielfach Hochfrequenztransistoren
mit geringer Emitterbreite und kleinem Basisbahnwiderstand benötigt. Gewöhnlich wird die minimale Emitterbreite durch die
mit der Fotolack- und Ätztechnik erzielbaren unteren Grenzwerte bestimmt. Weiterhin kann der Basisbahnwiderstand durch Implantation
eines Stufenprofiles verringert werden (IEEE Transactions
on Electron Devices, Vol. ED 21, No. 4, April 1974).
Bekanntlich hat die Oxidisolationstechnik den Vorteil, daß keine Isolationswannen mit seitlichen Isolationsdiffusionen benötigt
werden, um ein Bauelement elektrisch von einem benachbarten Bauelement zu trennen. Mit der Oxidisolationstechnik ist also ein
höherer Integrationsgrad erzielbar.
Kot 1 Dx / 21.06.1977 - „ - 2 -
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Um einen Hochfrequenztransistor mit möglichst geringer Emitterbreite und kleinem Basisbahnwiderstand anzugeben, der die Vorteile der Oxidisolationstechnik und der Fotolack- und Ätztechnik
ausnützt, wurde bereits vorgeschlagen (vergleiche DT-OS 26 05 641), die Basiszone aus zwei unterschiedlich dotierten Bereichen herzustellen, von denen der eine die effektive Emitterbreite festlegt. Dabei kann der die effektive Emitterbreite
festlegende Bereich aus einem Gebiet zwischen einer Oxidschicht und dem anderen Bereich der Basiszone bestehen.
Die Basiszone wird also in einem vorzugsweise p-dotierten aktiven Basisbereich und einem vorzugsweise p+-hochdotierten inaktiven Basisbereich verlegt. Der inaktive Basisbereich wird durch
das "schnabelförmige" Gebiet begrenzt, das sich während der Oxy
dation der isolierenden Oxidschichten gebildet hat. In diesem
Gebiet verläuft nämlich der zur Basiszone entgegengesetzt dotierte Bereich schräg nach oben zur Oberfläche des Halbleiterkörpers. Zwischen dem inaktiven hochdotierten Basisbereich und
der Oxidschicht ist also ein entgegengesetzt dotiertes Gebiet
vorhanden, dessen Breite die effektive Emitterbreite darstellt.
Damit können unabhängig von fototechnischen Prozessen Emitterbreiten von 0,1 bis 0,5 /um erzeugt werden. Außerdem verringert
der inaktive Basisbereich den Basisbahnwiderstand.
Bei dem herkömmlichen Verfahren wird nach Diffusion des inaktiven Basisbereiches das Emitterfenster geöffnet und der aktive
Basisbereich durch Ionenimplantation hergestellt. Dieser aktive Basisbereich wird dann einerseits durch die Oxidschicht und andererseits durch den inaktiven Basisbereich begrenzt, wodurch
eine Selbstjustierung gegeben ist.
Es ist nun Aufgabe der Erfindung, dieses herkömmliche Verfahren
weiter zu verbessern, so daß es weniger Verfahrensschritte aufweist und damit für eine Massenproduktion besser geeignet ist.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß auch der
andere Bereich der Basiszone zusammen mit dem einen Bereich durch Ionenimplantation hergestellt wird.
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Vorzugsweise wird eine Maskierungsschicht über den anderen Bereich während der Ionenimplantation vorgesehen.
In einer anderen Weiterbildung der Erfindung werden der eine und
der andere Bereich der Basiszone in zwei Stufen implantiert, wobei die Maskierungsschicht vor der Ionenimplantation der zweiten
Stufe aufgetragen wird.
Es ist vorteilhaft, daß als Maskierungsschicht eine Si^N^-
Schicht verwendet wird.
Schließlich ist auch noch vorteilhaft, daß die Basiszone erst nach Offnen des Emitterfensters implantiert wird.
Nachfolgend wird die Erfindung an Hand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch den bereits vorgeschlagenen Transistor nach Ätzen des Emitterfensters und Diffusion
der Emitterzone,
Fig. 2-4 Schnitte zur Erläuterung eines ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens, und
Fig. 5-7 Schnitte zur Erläuterung eines zweiten Ausführungsbeispiels des erfindungsgemäßen. Verfahrens.
In Fig. 1 ist auf einem p-leitenden Halbleitersubstrat 1 mit einer durch Diffusion hergestellten n+-leitenden Kollektorzone 4
eine n+-leitende epitaktische Schicht 3 vorgesehen, wobei die
Grenze zwischen dem Halbleitersubstrat 1 und der epitaktischen
Schicht 3 durch eine Strichlinie 2 angedeutet ist. In der epitaktischen Schicht 3 befindet sich eine durch Ionenimplantation
oder Diffusion hergestellte p-leitende Basiszone 5, die ihrerseits eine n+-leitende Emitterzone 6 enthält, die durch Diffusion durch ein Emitterfenster 7 hergestellt ist. Das Emitterfen-
ster 7 wird einerseits durch eine Siliciumdioxidschicht 8 begrenzt und erstreckt sich andererseits über eine zur Isolierung
von benachbarten Bauelementen dienende dicke Siliciumdioxid-
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schicht 9. Die in der Fig. 1 linke Begrenzung des Emitterfensters 7 ist nicht kritisch, so daß beim Ätzen des Emitterfensters 7 in die Siliciumdioxidschicht 8 dort keine genauen Abmessungen eingehalten werden müssen, was durch die Strichlinie 10
angedeutet ist. Das heißt, das Emitterfenster 7 könnte sich auch weniger weit oder noch weiter in der Fig. 1 nach links erstrekken, sofern nur ein benachbartes Bauelement nicht berührt und
die Oberfläche der Zone 6 freigelegt wird.
Das Ätzen des Emitterfensters 7 führt nun dazu, daß infolge des
Mitätzens der Siliciumdioxidschicht 9 die Basisweite an deren Rand verringert wird, so daß anstelle der eigentlichen Basisweite Wg dort eine verringerte Basisweite Wg' auftritt, die Anlaß
zu Kollektor-Emitter-Kurzschlüssen geben kann.
In den Flg. 2 bis 7 sind einander entsprechende Teile mit den gleichen Bezugszeichen versehen wie in Fig. 1.
An der Erfindung ist wesentlich, daß die Basiszone 5 erst nach öffnung des Emitterfensters 7 implantiert wird. Die Implantationsenergie wird dabei so gewählt, daß das Dotierungsmaximum
der Basiszone 5 unter einer Maskierungsschicht liegt. Da zwischen der Basisimplantation und der Emitterdiffusion kein Ätzschritt stattfindet, wird auch entlang der Siliciumdioxidschicht 9 eine konstante Basisweite erreicht. Diese Prozeßfolge
ist sowohl für eine Einstufenbasis als auch für eine Zweistufenbasis anwendbar.
Fig. 2 zeigt einen Schnitt nach Diffusion der Kollektorzone 4 und eines p+-leitenden Basiskontakt-Anschlußgebietes 11. Außerdem ist auf der Oberfläche der epitaktischen Schicht 3 eine Siliciumnitridschicht 12 vorgesehen. Das p-leitende Halbleitersubstrat 1 hat zum Beispiel einen spezifischen Widerstand von
0,5 0hm cm und ist (100)-orientiert. Die Kollektorzone 4
(buried layer) hat einen Schichtwiderstand von 30 Ohm/o . Die epitaktische Schicht 3 hat zum Beispiel einen spezifischen Widerstand von 0,8 0hm cm und ist 2,0 /um dick. Die durch die Si-
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liciumdioxidschicht 9 ausgefüllten Gräben 13 werden zunächst mit
einer Tiefe, von 1,5 /um in die epitaktische Schicht 3 eingebracht.
Durch die nachfolgende Oxydation dieser Gräben 13 entsteht die 2,0 /um dicke Slliciumdioxidschicht 9. Die Siliciumnitridschicht
12 wird nach der Diffusion der Kollektorzone 4 und des Basiskontakt-Anschlußgebietes 11 in einer Dicke von 1600 8
aufgebracht.
Nach Ätzen des Emitterfensters 7 in die Siliciumnitridschicht und Auftragen einer Fotolackschicht 14 mit einem Fenster 15 wird
die Basiszone 5 in die epitaktische Schicht 3 implantiert, was durch Pfeile 16 angedeutet ist (Fig. 3). Die Implantationsenergie
wird dabei so gewählt, daß das Dotierungsmaximum der Basiszone 5 unter der Siliciumnitridschicht 12 liegt, um eine Verbindung
zwischen dem Basiskontakt-Anschlußgebiet 11 und dem Bereich der nachfolgenden Emitterdiffusion herzustellen. Für die Ionenimplantation
dient die Fotolackschicht 14 als Maskierungsschicht.
Die Fig. 4 zeigt den fertig hergestellten Transistor mit einem Kollektorkontakt 17» einem Emitterkontakt 1Θ und einem Basiskontakt
19, die alle aus Metall bestehen. Zuvor wurde noch in die Siliciumnitridschicht 12 ein Fenster 20 zum Basiskontakt-Anschlußgebiet
11 eingebracht.
Die Implantationsenergie beträgt vorzugsweise 150 keV, während für die Implantationsdosis 8,5 . 10 ^ bevorzugt wird.
In einer Weiterbildung der Erfindung kann der Basisbahnwiderstand
durch Implantation eines Stufenprofiles verringert werden. Hierfür ist ein AusfUhrungsbeispiel der Erfindung in den Fig. 5
bis 7 dargestellt. Diese Figuren zeigen die Herstellung eines Transistors zusammen mit einem hochohmigen Widerstand 20, wobei
in Fig. 5 der Transistor vor der Beschichtung mit der Siliciumnitridschicht 12 dargestellt ist (in diesem Ausführungsbeispiel
wird die Fotolackschicht 14 vor der Siliciumnitridschicht 12 aufgebracht).
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Im einzelnen ist in Fig. 5 rechts vom späteren Transistor eine weitere N+-dotierte Zone 24 vorgesehen, die zusammen mit der
n^-leitenden Kollektorzone 4 durch Diffusion hergestellt wird.
Zusammen mit dem Basiskontakt-Anschlußgebiet 11 werden in die epitaktische Schicht 3 vor Auftragen der Fotolackschicht 14
durch Diffusion p+-leitende Widerstandanschluß-Kontaktgebiete
und 22 eingebracht.
Nach Implantation der Basiszone 5 (vergleiche die Pfeile 16 in Fig. 5) wird die Siliciumnitridschicht 12 aufgetragen (Fig. 6)
und anschließend eine erneute Ionenimplantation durchgeführt, was durch Pfeile 26 angedeutet ist. Dadurch erhöht sich die Dotierungskonzentration
der Basiszone 5 an der Oberfläche und entsteht gleichzeitig der hochohmige Widerstand 20. Schließlich
werden noch zusätzlich zu den Kontakten 17, 18 und 19 Kontakte 27 und 28 für den hochohmigen Widerstand 20 hergestellt.
5 Patentansprüche
7 Figuren
7 Figuren
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Claims (5)
- 77 P 107 2 BRDPatentansprüche^erfahren zum Herstellen eines Hochfrequenztransistors, insbesondere in einer integrierten Schaltung, der in einem Halbleiterkörper von benachbarten Halbleiterbauelementen durch Isolierschichten elektrisch isoliert ist,bei dem die Basiszone aus zwei unterschiedlich dotierten Bereichen besteht, von denen der eine Bereich die effektive Emitterbreite festlegt und durch Ionenimplantation hergestellt ist,nach Patent (Patentanmeldung P 26 05 641.7-33)»dadurch gekennzeichnet, daß auch der andere Bereich (6) der Basiszone zusammen mit dem einen Bereich (7) durch Ionenimplantation hergestellt wird.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Maskierungsschicht über dem anderen Bereich (6) während der Ionenimplantation vorgesehen wird.
- 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der eine und der andere Bereich der Basiszone in zwei Stufen implantiert werden, wobei die Maskierungsschicht vor der Ionenimplantation der zweiten Stufe aufgetragen wird.
- 4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß als Maskierungsschicht eine Si^N^-Schicht verwendet wird.
- 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Basiszone erst nach Öffnen des Emitterfensters implantiert wird.809833/OUO
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772728845 DE2728845A1 (de) | 1977-06-27 | 1977-06-27 | Verfahren zum herstellen eines hochfrequenztransistors |
GB16908/78A GB1577405A (en) | 1977-06-27 | 1978-04-28 | High-frequency transistors |
US05/915,368 US4175983A (en) | 1977-06-27 | 1978-06-14 | Process for the production of a high frequency transistor |
IT24720/78A IT1108801B (it) | 1977-06-27 | 1978-06-20 | Procedimento per fabbricare un transistore per alte frequenze |
FR7818541A FR2396411B2 (de) | 1977-06-27 | 1978-06-21 | |
JP7733678A JPS5411683A (en) | 1977-06-27 | 1978-06-26 | Method of producing hf transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772728845 DE2728845A1 (de) | 1977-06-27 | 1977-06-27 | Verfahren zum herstellen eines hochfrequenztransistors |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2728845A1 true DE2728845A1 (de) | 1979-01-18 |
DE2728845C2 DE2728845C2 (de) | 1987-07-16 |
Family
ID=6012432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772728845 Granted DE2728845A1 (de) | 1977-06-27 | 1977-06-27 | Verfahren zum herstellen eines hochfrequenztransistors |
Country Status (6)
Country | Link |
---|---|
US (1) | US4175983A (de) |
JP (1) | JPS5411683A (de) |
DE (1) | DE2728845A1 (de) |
FR (1) | FR2396411B2 (de) |
GB (1) | GB1577405A (de) |
IT (1) | IT1108801B (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3208259A1 (de) * | 1981-03-11 | 1982-09-23 | Mitsubishi Denki K.K., Tokyo | Verfahren zur herstellung einer halbleiteranordnung |
EP0080523A1 (de) * | 1981-11-28 | 1983-06-08 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5577172A (en) * | 1978-12-06 | 1980-06-10 | Oki Electric Ind Co Ltd | Semiconductor device |
US4269636A (en) * | 1978-12-29 | 1981-05-26 | Harris Corporation | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking |
JPS5852339B2 (ja) * | 1979-03-20 | 1983-11-22 | 富士通株式会社 | 半導体装置の製造方法 |
US4261761A (en) * | 1979-09-04 | 1981-04-14 | Tektronix, Inc. | Method of manufacturing sub-micron channel width MOS transistor |
US4261763A (en) * | 1979-10-01 | 1981-04-14 | Burroughs Corporation | Fabrication of integrated circuits employing only ion implantation for all dopant layers |
US4961102A (en) * | 1982-01-04 | 1990-10-02 | Shideler Jay A | Junction programmable vertical transistor with high performance transistor |
US4624046A (en) * | 1982-01-04 | 1986-11-25 | Fairchild Camera & Instrument Corp. | Oxide isolation process for standard RAM/PROM and lateral PNP cell RAM |
JPS5941877A (ja) * | 1982-08-31 | 1984-03-08 | Junichi Nishizawa | フオトトランジスタ |
SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
JP2748420B2 (ja) * | 1988-08-12 | 1998-05-06 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
DE69323614T2 (de) * | 1992-11-12 | 1999-06-17 | National Semiconductor Corp., Santa Clara, Calif. | Schmale Basis-Effekte vermeidendes Verfahren für einen Transistor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3996077A (en) * | 1974-03-15 | 1976-12-07 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having an insulation layer sunk in a semiconductor body and semiconductor device manufactured according to said method |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1457139A (en) * | 1973-09-27 | 1976-12-01 | Hitachi Ltd | Method of manufacturing semiconductor device |
JPS5214594B2 (de) * | 1973-10-17 | 1977-04-22 | ||
US3904450A (en) * | 1974-04-26 | 1975-09-09 | Bell Telephone Labor Inc | Method of fabricating injection logic integrated circuits using oxide isolation |
JPS50153873A (de) * | 1974-05-30 | 1975-12-11 | ||
US4066473A (en) * | 1976-07-15 | 1978-01-03 | Fairchild Camera And Instrument Corporation | Method of fabricating high-gain transistors |
-
1977
- 1977-06-27 DE DE19772728845 patent/DE2728845A1/de active Granted
-
1978
- 1978-04-28 GB GB16908/78A patent/GB1577405A/en not_active Expired
- 1978-06-14 US US05/915,368 patent/US4175983A/en not_active Expired - Lifetime
- 1978-06-20 IT IT24720/78A patent/IT1108801B/it active
- 1978-06-21 FR FR7818541A patent/FR2396411B2/fr not_active Expired
- 1978-06-26 JP JP7733678A patent/JPS5411683A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3996077A (en) * | 1974-03-15 | 1976-12-07 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having an insulation layer sunk in a semiconductor body and semiconductor device manufactured according to said method |
Non-Patent Citations (3)
Title |
---|
DE-PS 26 05 641. AT: 12.02.76 * |
GRAUL, Jürgen et al: Bipolar High- Speed Low-Power Gates with Double Implanted Transistors. In: IEEE Journal of Solid-State Circuits, Vol. SC-10, No. 4, August 1975, S. 201-204 * |
PAYNE, R.S. et al: Fully Ion- Implanted Bipolar Transistors. In: IEEE Transactions on Electron Devices, Vol. ED-21, No. 4, April 1974, S. 273-278 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3208259A1 (de) * | 1981-03-11 | 1982-09-23 | Mitsubishi Denki K.K., Tokyo | Verfahren zur herstellung einer halbleiteranordnung |
EP0080523A1 (de) * | 1981-11-28 | 1983-06-08 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor |
Also Published As
Publication number | Publication date |
---|---|
FR2396411A2 (de) | 1979-01-26 |
IT7824720A0 (it) | 1978-06-20 |
JPS5411683A (en) | 1979-01-27 |
FR2396411B2 (de) | 1983-08-05 |
DE2728845C2 (de) | 1987-07-16 |
US4175983A (en) | 1979-11-27 |
IT1108801B (it) | 1985-12-09 |
GB1577405A (en) | 1980-10-22 |
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8364 | No opposition during term of opposition | ||
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