DE2728845C2 - - Google Patents
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- 238000000034 method Methods 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- Y10S438/965—Shaped junction formation
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Description
Die Erfindung betrifft ein Verfahren zum Herstellen eines
Hochfrequenztransistors nach dem Oberbegriff des An
spruchs 1.
Ein derartiges Verfahren ist aus der US-PS 39 96 077 als
bekannt entnehmbar.
Um einen möglichst hohen Integrationsgrad bei integrier
ten Schaltungen zu erreichen, werden vielfach Hochfre
quenztransistoren mit geringer Emitterbreite und kleinem
Basisbahnwiderstand benötigt. Gewöhnlich wird die minima
le Emitterbreite durch die mit der Fotolack- und Ätztech
nik erzielbaren unteren Grenzwerte bestimmt. Weiterhin
kann der Basisbahnwiderstand durch Implantation eines
Stufenprofiles verringert werden (IEEE Transactions on
Electron Devices, Vol. ED-21, No. 4, April 1974, S. 273-278;
IEEE Journal of Solid-State Circuits, Vol. SC-10, No. 4, August 1975, S. 201-204).
Bekanntlich hat die Oxidisolationstechnik den Vorteil,
daß keine Isolationswannen mit seitlichen Isolationsdif
fusionen benötigt werden, um ein Bauelement elektrisch
von einem benachbarten Bauelement zu trennen. Mit der
Oxidisolationstechnik ist also ein höherer Integrations
grad erzielbar.
Um einen Hochfrequenztransistor mit möglichst geringer
Emitterbreite und kleinem Basisbahnwiderstand anzugeben,
der die Vorteile der Oxidisolationstechnik und der Foto
lack- und Ätztechnik ausnützt, wurde bereits vorgeschla
gen (vergleiche DE-PS 26 05 641), die Ba
siszone aus zwei unterschiedlich dotierten Bereichen her
zustellen, von denen der eine die effektive Emitterbreite
festlegt. Dabei kann der die effektive Emitterbreite
festlegende Bereich aus einem Gebiet zwischen einer Oxid
schicht und dem anderen Bereich der Basiszone bestehen.
Die Basiszone wird also in einem vorzugsweise p-dotierten
aktiven Basisbereich und einem vorzugsweise p⁺-hochdo
tierten inaktiven Basisbereich verlegt. Der inaktive Ba
sisbereich wird durch das "schnabelförmige" Gebiet be
grenzt, das sich während der Oxydation der isolierenden
Oxidschicht gebildet hat. In diesem Gebiet verläuft
nämlich der zur Basiszone entgegengesetzt dotierte Be
reich schräg nach oben zur Oberfläche des Halbleiterkör
pers. Zwischen dem inaktiven hochdotierten Basisbereich
und der Oxidschicht ist also ein entgegengesetzt dotier
tes Gebiet vorhanden, dessen Breite die effektive Emit
terbreite darstellt. Damit können unabhängig von foto
technischen Prozessen Emitterbreiten von 0,1 bis 0,5 µm
erzeugt werden. Außerdem verringert der inaktive Basisbe
reich den Basisbahnwiderstand.
Aus der eingangs genannten US-PS
39 96 077 ist ein Verfahren zum Herstellen eines Hochfre
quenztransistors in einer integrierten Schaltung bekannt,
bei dem Basis- und Emitterzone an eine innerhalb der Kol
lektorzone gelegene Isolierzone angrenzen und wobei die
Dotierstoffe in die einzelnen Halbleiterzonen durch
Diffusion oder alternativ durch Ionenimplantation einge
bracht werden.
Bei dem herkömmlichen Verfahren wird nach Diffusion be
ziehungsweise Implantation des inaktiven und aktiven Basisbereiches der Basiszone
das Emitterfenster geöffnet.
Der unter der Emitterzone liegende aktive Basis
bereich wird dann einerseits durch die Oxidschicht und
andererseits durch den inaktiven Basisbereich begrenzt,
wodurch eine Selbstjustierung gegeben ist.
Bei der Herstellung von Transistoren mit oxidbegrenzter
Emitterdiffusion wird beim Ätzen des Emitterfensters auch
das Isolationsoxid mitgeätzt. Das führt zu einer Verrin
gerung der Basisweite im Bereich der Isolationsoxidberan
dung. Die Folge sind UCE-Kurzschlüsse.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde,
ein Verfahren der eingangs genannten Art anzugeben, das
auch entlang der Isolationsoxidberandung eine konstante
Basisweite ermöglicht.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren
nach dem Anspruch 1 gelöst.
Die vorliegende Erfindung besteht also darin, daß die Basis
erst nach Öffnung des Emitterfensters implantiert wird.
Die Implantationsenergie kann gemäß einer vorteilhaften Weiterbildung dabei so gewählt werden,
daß das Dotierungsmaximum der Basis unter der Maskie
rungsschicht liegt. Da zwischen Basisimplantation und
Emitterdiffusion kein Ätzschritt stattfindet, wird auch
entlang der Isolationsoxidberandung eine konstante Basis
weite erreicht. Diese Prozeßfolge kann sowohl für eine
Einstufenbasis als auch für eine Zweistufenbasis ange
wandt werden. Dabei wird in dem letztgenannten Fall gemäß
einer Weiterbildung der Erfindung die Maskierungsschicht vor
der Ionenimplantation der zweiten Stufe aufgebracht. Als
Maskierungsschicht wird vorzugsweise eine Si3N4-Schicht verwendet.
Nachfolgend wird die Erfindung an Hand der Zeichnung näher er
läutert. Es zeigt
Fig. 1 einen Schnitt durch den bereits vorgeschlagenen Tran
sistor nach Ätzen des Emitterfensters und Diffusion
der Emitterzone,
Fig. 2-4 Schnitte zur Erläuterung eines ersten Ausführungsbei
spiels des erfindungsgemäßen Verfahrens, und
Fig. 5-7 Schnitte zur Erläuterung eines zweiten Ausführungs
beispiels des erfindungsgemäßen Verfahrens.
In Fig. 1 ist auf einem p-leitenden Halbleitersubstrat 1 mit ei
ner durch Diffusion hergestellten n⁺-leitenden Kollektorzone 4
eine n⁺-leitende epitaktische Schicht 3 vorgesehen, wobei die
Grenze zwischen dem Halbleitersubstrat 1 und der epitaktischen
Schicht 3 durch eine Strichlinie 2 angedeutet ist. In der epi
taktischen Schicht 3 befindet sich eine durch Ionenimplantation
oder Diffusion hergestellte p-leitende Basiszone 5, die ihrer
seits eine n⁺-leitende Emitterzone 6 enthält, die durch Diffu
sion durch ein Emitterfenster 7 hergestellt ist. Das Emitterfen
ster 7 wird einerseits durch eine Siliciumdioxidschicht 8 be
grenzt und erstreckt sich andererseits über eine zur Isolierung
von benachbarten Bauelementen dienende dicke Siliciumdioxid
schicht 9. Die in der Fig. 1 linke Begrenzung des Emitterfen
sters 7 ist nicht kritisch, so daß beim Ätzen des Emitterfen
sters 7 in die Siliciumdioxidschicht 8 dort keine genauen Abmes
sungen eingehalten werden müssen, was durch die Strichlinie 10
angedeutet ist. Das heißt, das Emitterfenster 7 könnte sich auch
weniger breit oder noch weiter in der Fig. 1 nach links erstrec
ken, sofern nur ein benachbartes Bauelement nicht berührt und
die Oberfläche der Emitterzone 6 freigelegt wird.
Das Ätzen des Emitterfensters 7 führt nun dazu, daß infolge des
Mitätzens der Siliciumoxidschicht 9 die Basisweite an deren
Rand verringert wird, so daß anstelle der eigentlichen Basiswei
te W B dort eine verringerte Basisweite W B ′ auftritt, die Anlaß
zu Kollektor-Emitter-Kurzschlüssen geben kann.
In den Fig. 2 bis 7 sind einander entsprechende Teile mit den
gleichen Bezugszeichen versehen wie in Fig. 1.
Fig. 2 zeigt einen Schnitt nach Diffusion der Kollektorzone 4
und eines p⁺-leitenden Basiskontakt-Anschlußgebietes 11. Außer
dem ist auf der Oberfläche der epitaktischen Schicht 3 eine Si
liciumnitridschicht 12 vorgesehen. Das p-leitende Halbleitersub
strat 1 hat zum Beispiel einen spezifischen Widerstand von
0,5 Ohm · cm und ist (100)-orientiert. Die Kollektorzone 4
(buried layer) hat einen Schichtwiderstand von 30 Ohm/. Die
epitaktische Schicht 3 hat zum Beispiel einen spezifischen Wi
derstand von 0,8 Ohm · cm und ist 2,0 µm dick. Die durch die Si
liciumdioxidschicht 9 ausgefüllten Gräben 13 werden zunächst mit
einer Tiefe von 1,5 µm in die epitaktische Schicht 3 einge
bracht. Durch die nachfolgende Oxydation dieser Gräben 13 ent
steht die 2,0 µm dicke Siliciumdioxidschicht 9. Die Silicium
nitridschicht 12 wird nach der Diffusion der Kollektorzone 4 und
des Basiskontakt-Anschlußgebietes 11 in einer Dicke von 160 mm
aufgebracht.
Nach Ätzen des Emitterfensters 7 in die Siliciumnitridschicht 12
und Auftragen einer Fotolackschicht 14 mit einem Fenster 15 wird
die Basiszone 5 in die epitaktische Schicht 3 implantiert, was
durch Pfeile 16 angedeutet ist (Fig. 3). Die Implantationsener
gie wird dabei so gewählt, daß das Dotierungsmaximum der Basis
zone 5 unter der Siliciumnitridschicht 12 liegt, um eine Verbin
dung zwischen dem Basiskontakt-Anschlußgebiet 11 und dem Bereich
der nachfolgenden Emitterdiffusion herzustellen. Für die Ionen
implantation dient die Fotolackschicht 14 als Maskierungs
schicht.
Die Fig. 4 zeigt den fertig hergestellten Transistor mit einem
Kollektorkontakt 17, einem Emitterkontakt 18 und einem Basiskon
takt 19, die alle aus Metall bestehen. Zuvor wurde noch in die
Siliciumnitridschicht 12 ein Fenster 20 zum Basiskontakt-An
schlußgebiet 11 eingebracht.
Die Implantationsenergie beträgt vorzugsweise 150 keV, während
für die Implantationsdosis 8,5 · 1013 bevorzugt wird.
In einer Weiterbildung der Erfindung kann der Basisbahnwider
stand durch Implantation eines Stufenprofiles verringert werden.
Hierfür ist ein Ausführungsbeispiel der Erfindung in den Fig. 5
bis 7 dargestellt. Diese Figuren zeigen die Herstellung eines
Transistors zusammen mit einem hochohmigen Widerstand 29, wobei
in Fig. 5 der Transistor vor der Beschichtung mit der Silicium
nitridschicht 12 dargestellt ist (in diesem Ausführungsbeispiel
wird die Fotolackschicht 14 vor der Siliciumnitridschicht 12 aufgebracht).
Im einzelnen ist in Fig. 5 rechts vom späteren Transistor eine
weitere N⁺-dotierte Zone 24 vorgesehen, die zusammen mit der
n⁺-leitenden Kollektorzone 4 durch Diffusion hergestellt wird.
Zusammen mit dem Basiskontakt-Anschlußgebiet 11 werden in die
epitaktische Schicht 3 vor Auftragen der Fotolackschicht 14
durch Diffusion p⁺-leitende Widerstandanschluß-Kontaktgebiete 21
und 22 eingebracht.
Nach Implantation der Basiszone 5 (vergleiche die Pfeile 16 in
Fig. 5) wird die Siliciumnitridschicht 12 aufgetragen (Fig. 6)
und anschließend eine erneute Ionenimplantation durchgeführt,
was durch Pfeile 26 angedeutet ist. Dadurch erhöht sich die Do
tierungskonzentration der Basiszone 5 an der Oberfläche und ent
steht gleichzeitig der hochohmige Widerstand 29. Im Bereich des Emitterfensters wird dabei der niedrig dotierte,
aktive p--Basisbereich 36 gebildet. Schließlich
werden noch zusätzlich zu den Kontakten 17, 18 und 19 Kontakte
27 und 28 für den hochohmigen Widerstand 29 hergestellt.
Claims (4)
1. Verfahren zum Herstellen eines Hochfrequenztransistors, ins
besondere in einer integrierten Schaltung, der in einem Halblei
terkörper von benachbarten Halbleiterbauelementen durch Iso
lierschichten elektrisch isoliert ist, bei dem die Basiszone
aus einem unter der Emitterzone liegenden aktiven und einem in
aktiven Basisbereich besteht, von denen der inaktive Basisbe
reich durch das "schnabelförmige" Gebiet begrenzt wird, das
sich während der Oxydation der isolierenden Oxidschichten ge
bildet hat, und von denen der aktive Basisbereich einerseits
durch die Oxidschicht und andererseits durch den inaktiven Ba
sisbereich begrenzt wird, wobei der aktive und der inaktive
Basisbereich durch Ionenimplantation hergestellt werden, und
bei dem die Emitterzone durch ein Fenster in einer Maskierungs
schicht hergestellt wird, dadurch gekenn
zeichnet, daß der aktive und der inaktive Basisbereich
der Basiszone (5) zusammen erst nach Öffnen des Emitterfensters
(7) hergestellt werden.
2. Verfahren nach Anspruch 1, dadurch gekenn
zeichnet, daß die Implantationsenergie so gewählt wird,
daß das Dotierungsmaximum der Basiszone (5) unter der Maskie
rungsschicht (12) liegt.
3. Verfahren nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß die Basiszone (5) in zwei Stufen
implantiert wird, wobei die Maskierungsschicht (12) vor der
Ionenimplantation (26) der zweiten Stufe aufgebracht wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß als Maskierungsschicht (12)
eine Si3N4-Schicht verwendet wird.
Priority Applications (6)
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---|---|---|---|
DE19772728845 DE2728845A1 (de) | 1977-06-27 | 1977-06-27 | Verfahren zum herstellen eines hochfrequenztransistors |
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IT24720/78A IT1108801B (it) | 1977-06-27 | 1978-06-20 | Procedimento per fabbricare un transistore per alte frequenze |
FR7818541A FR2396411B2 (de) | 1977-06-27 | 1978-06-21 | |
JP7733678A JPS5411683A (en) | 1977-06-27 | 1978-06-26 | Method of producing hf transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772728845 DE2728845A1 (de) | 1977-06-27 | 1977-06-27 | Verfahren zum herstellen eines hochfrequenztransistors |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2728845A1 DE2728845A1 (de) | 1979-01-18 |
DE2728845C2 true DE2728845C2 (de) | 1987-07-16 |
Family
ID=6012432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772728845 Granted DE2728845A1 (de) | 1977-06-27 | 1977-06-27 | Verfahren zum herstellen eines hochfrequenztransistors |
Country Status (6)
Country | Link |
---|---|
US (1) | US4175983A (de) |
JP (1) | JPS5411683A (de) |
DE (1) | DE2728845A1 (de) |
FR (1) | FR2396411B2 (de) |
GB (1) | GB1577405A (de) |
IT (1) | IT1108801B (de) |
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- 1978-06-21 FR FR7818541A patent/FR2396411B2/fr not_active Expired
- 1978-06-26 JP JP7733678A patent/JPS5411683A/ja active Pending
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