DE19523333A1 - Bipolare Halbleitereinrichtung und Verfahren zur Herstellung einer solchen - Google Patents

Bipolare Halbleitereinrichtung und Verfahren zur Herstellung einer solchen

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Yasuki Yoshihisa
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Description

Die vorliegende Erfindung bezieht sich auf eine bipolare Halblei­ tereinrichtung und insbesondere auf eine bipolare Halbleiterein­ richtung vom vertikalen Typ mit erhöhter Betriebsgeschwindigkeit und hoher Durchbruchsspannung und auf ein Verfahren zu deren Her­ stellung.
Gegenwärtig sind bipolare Halbleitereinrichtungen in den japani­ schen Patenten Tokkaihei Nr. 1-196173 (Nikon); Tokkaihei Nrn. 2-264436 und 2-276272 (Olympus) und Tokkaihei Nr. 2-26530 (Sony) vorgeschlagen worden.
Wie in Fig. 18 veranschaulicht ist, weist jede dieser Halbleiter­ einrichtungen ein Halbleitersubstrat 101 eines ersten Leitfähig­ keitstyps, eine Epitaxieschicht 102 eines zweiten Leitfähigkeits­ typs (eines Leitfähigkeitstyps, der entgegengesetzt zu dem ersten Leitfähigkeitstyps ist, wenn der erste Leitfähigkeitstyp ein p- Typ ist, ist der zweite Leitfähigkeitstyp ein n-Typ), die auf dem Halbleitersubstrat gebildet sind, eine erste vergrabene Schicht 103 des zweiten Leitfähigkeitstyps, die zwischen der Epitaxieschicht 102 und dem halbleitenden Substrat 101 gebildet ist, eine zweite vergrabene Schicht 104 des ersten Leitfähigkeitstyps, die ein Kollektor für einen Transistor sein soll, die in der ersten vergrabenen Schicht 103 des ersten Leitfähigkeitstyps gebildet ist, einen Wannenbereich 105 des zweiten Leitfähigkeitstyps, der eine Basis für den Transistor sein soll, der in einem Teil der Epitaxieschicht 102 gebildet ist und der eine höhere Dotierungs­ konzentration als die Epitaxieschicht aufweist, einen Diffusions­ bereich bzw. diffundierten Bereich 106 des ersten Leitfähigkeits­ typs, der eine Kollektorelektrode für den Transistor sein soll und der in Kontakt mit der zweiten vergrabenen Schicht 104 des ersten Leitfähigkeitstyps steht, und einen Diffusionsbereich 107 des ersten Leitfähigkeitstyps, der ein Emitter für den Transistor sein soll und der in dem Wannenbereich 105 gebildet ist, auf.
In der Halbleitereinrichtung ist der Wannenbereich 105 nicht di­ rekt in Kontakt mit der zweiten vergrabenen Schicht 104, sondern ist durch die Epitaxieschicht 102 in Kontakt mit derselben, so daß ein Widerstand in einer Richtung der Tiefe der Basis relativ groß ist, was zu einer Erniedrigung der Betriebsgeschwindigkeit in dem pnp-Transistor des vertikalen Typs und zu einer Änderung der vertikalen Transistoreigenschaften wie zum Beispiel der Über­ gangsdurchbruchsspannung und Kapazität aufgrund der Änderung der Epitaxiedicke usw. führt. Um den obigen Nachteil zu umgehen, ha­ ben die Erfinder eine in Fig. 16 gezeigte Halbleitereinrichtung entwickelt. In der verbesserten Ausführungsform ist der Wannenbe­ reich 105 so gebildet, daß er sich von der Oberfläche des Epita­ xiebereiches 102 bis zu der Oberfläche der zweiten vergrabenen Schicht 104 erstreckt, was dazu führt, daß der Basiswiderstand in der Tiefenrichtung erniedrigt wird, wobei die Betriebsgeschwin­ digkeit verbessert wird und die Änderung der Transistoreigen­ schaften ausgeschaltet wird.
Wie in Fig. 15 gezeigt ist, wird die verbesserte Halbleiterein­ richtung wie folgt hergestellt.
Zuerst wird eine n⁻-Typ Epitaxieschicht 5 auf einer Hauptoberflä­ che eines p-Typ Siliziumsubstrats 1 aufgewachsen. Als zweites werden innerhalb der n⁻-Typ Epitaxieschicht 5 und der Hauptober­ fläche des p-Typ Siliziumsubstrates 1 eine n erste vergrabene Schicht 2 und eine n⁺ vergrabene Schicht 3 gebildet. Als drittes werden innerhalb der n⁻ ersten vergrabenen Schicht 2 und um die Schicht 2 und die n⁺ vergrabene Schicht 3 herum eine p⁺ zweite vergrabene Schicht 4 und Schichten 4′ gebildet. Als viertes wer­ den eine p⁺-Typ Diffusionsschicht 6, die als Kollektor dient, und eine p⁺-Typ Diffusionsschicht 6′, die als Isolation bzw. Trennung dient, so gebildet, daß sie sich zu den p⁺ zweiten vergrabenen Schichten 4, 4′ erstrecken und mit diesen in Kontakt stehen. Als fünftes wird eine n⁺ Wannendiffusionsschicht 11 so gebildet, daß sie sich von der Oberfläche der Epitaxieschicht 5 zu der Oberflä­ che der zweiten vergrabenen Schicht 4 erstreckt. Zuletzt werden innerhalb jeder Oberfläche der n⁺ Wannendiffusionsschicht 11 und der n⁻-Epitaxieschicht 5 eine p⁺-Diffusionsschicht 7 und eine n⁺- Typ Diffusionsschicht 8 gebildet. Ferner werden eine p⁺-Typ Kol­ lektordiffusionsschicht 9 und eine Schutzschicht 10 auf jeder Diffusionsschicht gebildet. 12 bezeichnet eine Isolationsoxid­ schicht.
In dem vertikalen pnp-Transistor tendiert die parasitäre Kapazi­ tät des CB-Übergangs dazu größer zu sein, die Ansprechgeschwin­ digkeit sich zu verringern, die Durchbruchsspannung des CB-Über­ gangs neigt dazu, sich zu verringern in Abhängigkeit von (1) der Oberflächendotierungskonzentration in dem Diffusionsbereich des ersten Leitfähigkeitstyps, (2) der Dotierungskonzentration und der Diffusionstiefe der n⁺ Wannendiffusionsschicht und (3) der Dotierungskonzentration und der Dicke der n⁺-Typ Epitaxieschicht, was zu einem Fehler im Betrieb des Transistors vom vertikalen Typ führt.
Beim Versuch, die Ursache für den Betriebsfehler herauszufinden, wurde gefunden, daß der Hauptgrund darin liegt, daß die n⁺ Wan­ nendiffusionsschicht 11 und die p⁺-Typ Diffusionsschicht 6 sich beträchtlich berühren aufgrund der Verringerung der Transistor­ fläche und häufig durch ein herkömmliches Herstellungsverfahren gebildet werden können.
Es ist daher Aufgabe der vorliegenden Erfindung, einen geringeren Basiswiderstand in der Tiefenrichtung derselben, eine verbesserte hohe Betriebsgeschwindigkeit und keine Änderung der Transistor­ eigenschaften mit einer Halbleitereinrichtung bereitzustellen, bei der der Wannenbereich des zweiten Leitfähigkeitstyps 105 sich von der Oberfläche der Epitaxieschicht 102 des zweiten Leitfähig­ keitstyps bis zu der Oberfläche der Schicht 104 erstreckt und durch den Diffusionsbereich des ersten Leitfähigkeitstyps 106 umgeben ist.
Ferner soll ein Herstellungsverfahren einer Halbleitereinrich­ tung, die einen geringeren Basiswiderstand in der Tiefenrichtung derselben, eine verbesserte hohe Betriebsgeschwindigkeit und kei­ ne Änderung der Transistoreigenschaften aufweist, bereitgestellt werden.
Entsprechend einem ersten Aspekt der vorliegenden Erfindung wird eine bipolare Halbleitereinrichtung bereitgestellt, die folgendes aufweist:
  • (1) ein halbleitendes Substrat eines ersten Leitfähigkeitstyps;
  • (2) eine Epitaxieschicht oder -schichten eines zweiten Leitfähig­ keitstyps, die auf dem Halbleitersubstrat gebildet sind;
  • (3) eine vergrabene Schicht oder Schichten des zweiten Leitfähig­ keitstyps, die zwischen der Epitaxieschicht und dem Halbleiter­ substrat gebildet sind;
  • (4) eine vergrabene Schicht oder Schichten des ersten Leitfähig­ keitstyps, die als Kollektor für einen Transistor dienen, die in der vergrabenen Schicht des zweiten Leitfähigkeitstyps gebildet sind;
  • (5) ein Wannenbereich oder -bereiche des zweiten Leitfähigkeits­ typs, die als Basis für den Transistor dienen, die in einem Teil der Epitaxieschicht gebildet sind und eine höhere Dotierungskon­ zentration als die Epitaxieschicht aufweisen;
  • (6) ein Diffusionsbereich oder -bereiche des ersten Leitfähig­ keitstyps, die als Kollektorelektrode für den Transistor dienen, die auf der vergrabenen Schicht des ersten Leitfähigkeitstyps gebildet sind; und
  • (7) ein Diffusionsbereich oder -bereiche des ersten Leitfähig­ keitstyps, die als ein Emitter für den Transistor dienen, die in dem Wannenbereich gebildet sind,
wobei der Wannenbereich des zweiten Leitfähigkeitstyps, der eine Basis für den Transistor sein soll, in Kontakt mit der vergrabe­ nen Schicht des ersten Leitfähigkeitstyps, die ein Kollektor für den Transistor sein soll, steht und mit den Diffusionsbereich, der eine Kollektorelektrode des Transistors sein soll, durch die Epitaxieschicht des Wannenbereichs umgeben ist, mit einem Abstand d in der vertikalen Richtung des Transistors, wobei der Abstand d so angepaßt ist, daß eine CB-Übergangsdurchbruchsspannung, die für den Transistor gewünscht wird, in Abhängigkeit von einer Oberflächendotierungskonzentration für den Diffusionsbereich des ersten Leitfähigkeitstyps erhalten wird.
In einer bevorzugten Ausführungsform können eine Feldoxidschicht oder -schichten auf einer Oberfläche von einem Ende des Diffu­ sionsbreiches des ersten Leitfähigkeitstyps, der eine Kollektor­ elektrode sein soll, zu einem Ende des Wannenbereiches des zwei­ ten Leitfähigkeitstyps gebildet werden, da die CB-Übergangsdurch­ bruchsspannung durch die Oberflächendotierungskonzentration zwi­ schen dem Kollektorbereich und dem Basisbereich beeinflußt wird. Die Dicke des Feldoxidfilms liegt vorzugsweise im Bereich von 0.3 µm bis 2.0 µm.
In Anbetracht eines akzeptablen Herstellungsfehlers, insbesondere in dem photolithographischen Maskenprozeß, ist der Abstand (d) von dem Ende des Diffusionsbereiches des ersten Leitfähigkeits­ typs, der eine Kollektorelektrode sein soll, zu dem Ende des Wan­ nenbereiches des zweiten Leitfähigkeitstyps vorzugsweise 0.5 µm oder mehr, um einen Kontakt zwischen dem Wannenbereich des zwei­ ten Leitfähigkeitstyps 105 und dem Diffusionsbereich des ersten Leitfähigkeitstyps 106 zu verhindern.
In Anbetracht dessen, daß zwischen dem Kollektor und der Basis (BVCBO), dem Kollektor und dem Emitter (BVCBO) Durchbruchsspannun­ gen von 3V, 6V, 9V und 12V im allgemeinen erforderlich sind, sollte die Dotierungskonzentration in der Epitaxieschicht aus dem Bereich von 2.0×10¹⁵cm-3 bis 1.0×10¹⁶cm-3 ausgewählt werden.
Die Dotierungskonzentration des Wannenbereichs des zweiten Leit­ fähigkeitstyps, die höher als die der Epitaxieschicht ist, sollte von 2.0×10¹cm-3 bis 5.0×10¹⁷cm-3 gewählt werden, da sie den Strom­ verstärkungsfaktor und den Frequenzgang und ebenso die CB-Über­ gangsdurchbruchsspannung beeinflußt.
Die Dicke der Epitaxieschicht des zweiten Leitfähigkeitstyps ist vorzugsweise zwischen 0.5 µm bis 10.0 µm und die Dotierungsdiffu­ sionstiefe des Wannenbereichs des zweiten Leitfähigkeitstyps ist vorzugsweise zwischen 0.5 µm bis 0.7 µm, da die Dicke der Epitaxie­ schicht und somit die Dotierungsdiffusionstiefe des Wannenbe­ reichs in Verbindung mit der Dicke die CB-Übergangsdurchbruchs­ spannung in derselben Weise wie die Dotierungskonzentration be­ einflussen.
Es werden zwei Verfahren zum Herstellen einer bipolaren Halblei­ tereinrichtung gemäß der vorliegenden Erfindung vorgeschlagen. Ein erstes Verfahren weist die Schritte des Bildens eines Diffu­ sionsbereiches des ersten Leitfähigkeitstyps, der ein Kollektor für den Transistor sein soll, und dann das Bilden eines Wannenbe­ reichs des zweiten Leitfähigkeitstyps, der eine Basis für den Transistor sein soll und der eine höhere Dotierungskonzentration als die Epitaxieschicht aufweist, in einem Teil der Epitaxie­ schicht auf. Andererseits weist ein zweites Verfahren die Schrit­ te des Bildens eines Wannenbereichs des zweiten Leitfähigkeits­ typs, der eine Basis für den Transistor sein soll und der eine höhere Dotierungskonzentration als die Epitaxieschicht aufweist, in einem Teil der Epitaxieschicht und dann bilden eines Diffu­ sionsbereiches des ersten Leitfähigkeitstyps, der ein Kollektor des Transistors sein soll, auf. Um den Kontakt zwischen dem Wan­ nenbereich des zweiten Leitfähigkeitstyps und der vergrabenen Schicht, die ein Kollektor des Transistors sein soll, zu gewähr­ leisten, während der Wannenbereich durch den Abstand (d) der Epi­ taxieschicht durch die vergrabene Schicht des ersten Leitfähig­ keitstyps umgeben ist, ist es vorteilhafter, die Halbleiterein­ richtung nach dem zweiten Verfahren herzustellen.
Daher wird entsprechend einem zweiten Aspekt der vorliegenden Erfindung ein Verfahren zum Herstellen einer bipolaren Halblei­ tereinrichtung vorgeschlagen, welches folgende Schritte aufweist:
Bilden der ersten vergrabenen Schicht des zweiten Leitfähigkeits­ typs in dem vorbestimmten Bereich der Hauptoberfläche des Halb­ leitersubstrates des ersten Leitfähigkeitstyps,
Bilden der zweiten vergrabenen Schicht des ersten Leitfähigkeits­ typs in der ersten vergrabenen Schicht des zweiten Leitfähig­ keitstyps,
Aufwachsen der Epitaxieschicht des zweiten Leitfähigkeitstyps auf der gesamten Oberfläche des Halbleitersubstrats des ersten Leit­ fähigkeitstyps einschließlich der ersten und zweiten vergrabenen Schichten des ersten und des zweiten Leitfähigkeitstyps,
Bilden des Wannenbereiches des zweiten Leitfähigkeitstyps von der Oberfläche der zweiten vergrabenen Schicht des ersten Leitfähig­ keitstyps,
danach Bilden des Diffusionsbereiches des ersten Leitfähigkeits­ typs, so daß er den Wannenbereichs des zweiten Leitfähigkeitstyps in Intervallen des Abstandes (d) und zum einschließt und sich zu der zweiten vergrabenen Schicht des ersten Leitfähigkeitstyps erstreckt, und
Bilden des Diffusionsbereiches des ersten Leitfähigkeitstyps, der Emitter sein soll, in dem Wannenbereich des zweiten Leitfähig­ keitstyps.
Ein bevorzugtes Verfahren zum Herstellen einer bipolaren Halblei­ tereinrichtung weist ferner mindestens einen Schritt des Bildens eines Feldoxidfilms auf der Oberfläche von dem Ende des Wannenbe­ reiches des zweiten Leitfähigkeitstyps, der die Basis des Transi­ stors sein soll, zu dem Ende des Diffusionsbereiches, der ein Kollektor des Transistors sein soll, auf.
Entsprechend der ersten Erfindung, wie in Fig. 16 gezeigt ist, kann eine Verringerung des Basiswiderstandes in der Tiefenrich­ tung derselben, eine Verbesserung der Betriebsgeschwindigkeit des Transistors und keine Änderung der Transistoreigenschaften durch folgendes erreicht werden: (1) Bilden des Wannenbereiches des zweiten Leitfähigkeitstyps 105, so daß dieser sich von der Epita­ xieschicht 102 des zweiten Leitfähigkeitstyps zu der zweiten ver­ grabenen Schicht des ersten Leitfähigkeitstyps 104 erstreckt. Ferner ist die Dotierungsverteilung zwischen dem CB-Übergang re­ lativ weich durch (2) das Bilden des Wannenbereichs des zweiten Leitfähigkeitstyps 105 in der Epitaxieschicht 102 des ersten Leitfähigkeitstyps, so daß er in Intervallen des Abstandes (d) durch den Diffusionsbereich des ersten Leitfähigkeitstyps 106 umgeben ist.
Wenn man die Beziehung zwischen dem Abstand (d) und der CB-Über­ gangsdurchbruchsspannung, die in Fig. 17 gezeigt ist, betrachtet, sieht man, daß die CB-Übergangsdurchbruchsspannung stark durch die p⁺ Oberflächenkonzentration beeinflußt ist, und somit sind die Linien der Beziehung nach unten verschoben, in Abhängigkeit einer Änderung der p⁺ Oberflächenkonzentration von einer geringen Konzentration (0.5) zu einer großen Konzentration (5.0). Daher ist es bei Betrachtung der Oberflächenkonzentration wichtig, den Abstand (d) zu bestimmen, um eine gewünschte CB-Übergangsdurch­ bruchsspannung in der bipolaren Halbleitereinrichtung entspre­ chend der vorliegenden Erfindung zu erreichen.
Wenn der Abstand zwischen dem Ende des Diffusionsbereiches des ersten Leitfähigkeitstyps 106 und dem Ende der zweiten vergrabe­ nen Schicht des ersten Leitfähigkeitstyps 104 0.5 µm oder mehr beträgt, wird der Abstand (d) zum Erniedrigen der CB-Übergangs­ durchbruchsspannung in der resultierenden Halbleitereinrichtung dazwischen gehalten.
Wie aus Fig. 17 ersichtlich ist, macht der Feldoxidfilm, der zwi­ schen dem Ende des Diffusionsbereiches des ersten Leitfähigkeits­ typs 106 und dem Ende der zweiten vergrabenen Schicht des ersten Leitfähigkeitstyps 104 gebildet ist, die Dotierungskonzentration zwischen dem CB-Übergang sanft.
Wenn die Dotierungskonzentration in der Epitaxieschicht 102 des zweiten Leitfähigkeitstyps innerhalb des Bereiches von 2.0×10¹⁵cm-3 bis 1.0×10¹⁶cm-3 eingestellt wird, kann eine weiter verbesserte CB-Übergangsdurchbruchsspannung erhalten werden.
Wenn die Dotierungskonzentration des Wannenbereichs des zweiten Leitfähigkeitstyps 105 innerhalb des Bereichs von 2.0×10¹⁶cm-3 bis 5.0×10¹⁷cm-3 eingestellt wird, können ein verbesserter Stromver­ stärkungsfaktor und ein verbesserter Frequenzgang und ebenso eine verbesserte CB-Übergangsdurchbruchsspannung erhalten werden.
Wenn die Dicke der Epitaxieschicht 102 des zweiten Leitfähig­ keitstyps innerhalb des Bereiches von 0.5 µm bis 10.0 µm einge­ stellt wird, kann eine weiter verbesserte CB-Übergangsdurch­ bruchsspannung erhalten werden. Begleitend damit kann, wenn die Dotierungsdiffusionstiefe der Epitaxieschicht 102 des zweiten Leitfähigkeitstyps innerhalb des Bereichs von 0.5 µm bis 7.0 µm eingestellt wird, ein weiter verbesserter Stromverstärkungsfaktor und Frequenzgang genauso wie eine verbesserte CB-Übergangsdurch­ bruchsspannung erhalten werden.
Gemäß der Erfindung wird eine Halbleitereinrichtung leicht herge­ stellt, die mit einem Kontakt zwischen dem Wannenbereich des zweiten Leitfähigkeitstyps 105 und der zweiten vergrabenen Schicht des ersten Leitfähigkeitstyps 104 versehen ist, während der Wannenbereich des zweiten Leitfähigkeitstyps 105 durch den Abstand bzw. die Breite (d) der Epitaxieschicht 102 des zweiten Leitfähigkeitstyps durch den Diffusionsbereich des ersten Leitfä­ higkeitstyps 106 umgeben ist. Ferner, wenn der Halbleiter ent­ sprechend dem Schritt des Bildens des Feldoxidfilms hergestellt wird, wird die Dotierungsverteilung zwischen den CB-Elektroden sanft und somit kann verhindert werden, daß die CB-Durchbruchs­ spannung erniedrigt wird. Die parasitäre Kapazität wird klein und die Ansprechgeschwindigkeit bzw. die Reaktionsgeschwindigkeit wird groß.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht einer ersten Ausfüh­ rungsform entsprechend der vorliegenden Er­ findung;
Fig. 2 eine Querschnittsansicht einer zweiten Aus­ führungsform der vorliegenden Erfindung,
Fig. 3 eine Querschnittsansicht, welche einen ersten Schritt des Prozesses zur Herstellung einer ersten Ausführungsform der bipolaren Halblei­ tereinrichtung entsprechend der vorliegenden Erfindung zeigt;
Fig. 4 eine Querschnittsansicht, die einen zweiten Schritt des Prozesses zur Herstellung einer ersten Ausführungsform der bipolaren Halblei­ tereinrichtung entsprechend der vorliegenden Erfindung zeigt;
Fig. 5 eine Querschnittsansicht, die einen dritten Schritt des Prozesses zur Herstellung einer ersten Ausführungsform der bipolaren Halblei­ tereinrichtung entsprechend der vorliegenden Erfindung zeigt;
Fig. 6 eine Querschnittsansicht, die einen vierten Schritt des Prozesses zur Herstellung einer ersten Ausführungsform der bipolaren Halblei­ tereinrichtung entsprechend der vorliegenden Erfindung zeigt;
Fig. 7 eine Querschnittsansicht, die einen fünften Schritt des Prozesses zur Herstellung einer ersten Ausführungsform der bipolaren Halblei­ tereinrichtung entsprechend der vorliegenden Erfindung zeigt;
Fig. 8 eine Querschnittsansicht, die einen sechsten Schritt des Prozesses zur Herstellung einer ersten Ausführungsform der bipolaren Halblei­ tereinrichtung entsprechend der vorliegenden Erfindung zeigt;
Fig. 9 eine Querschnittsansicht, die einen ersten Schritt des Prozesses zur Herstellung einer zweiten Ausführungsform der bipolaren Halb­ leitereinrichtung entsprechend der vorliegen­ den Erfindung zeigt;
Fig. 10 eine Querschnittsansicht, die einen zweiten Schritt des Prozesses zur Herstellung einer zweiten Ausführungsform der bipolaren Halb­ leitereinrichtung entsprechend der vorliegen­ den Erfindung zeigt;
Fig. 11 eine Querschnittsansicht, die einen dritten Schritt des Prozesses zur Herstellung einer zweiten Ausführungsform der bipolaren Halb­ leitereinrichtung entsprechend der vorliegen­ den Erfindung zeigt;
Fig. 12 eine Querschnittsansicht, die einen vierten Schritt des Prozesses zur Herstellung einer zweiten Ausführungsform der bipolaren Halb­ leitereinrichtung entsprechend der vorliegen­ den Erfindung zeigt;
Fig. 13 eine Querschnittsansicht, die einen fünften Schritt des Prozesses zur Herstellung einer zweiten Ausführungsform der bipolaren Halb­ leitereinrichtung entsprechend der vorliegen­ den Erfindung zeigt;
Fig. 14 eine Querschnittsansicht, die einen sechster Schritt des Prozesses zur Herstellung einer zweiten Ausführungsform der bipolaren Halb­ leitereinrichtung entsprechend der vorliegen­ den Erfindung zeigt;
Fig. 15 eine Querschnittsansicht, die eine bipolare Halbleitereinrichtung auf dem Wege zu einer kompletten Einrichtung zeigt;
Fig. 16 eine konzeptionelle Ansicht der bipolaren Halbleitereinrichtung entsprechend der vor­ liegenden Erfindung;
Fig. 17 eine Beziehung zwischen dem CB-Abstand (d) und der CB-Übergangsdurchbruchsspannung in Abhängigkeit von der Oberflächendotierungs­ konzentration als Parameter;
Fig. 18 eine konzeptionelle Ansicht einer der Anmel­ derin bekannten bipolaren Halbleitereinrich­ tung.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung, die in den Fig. 1 bis 14 gezeigt sind, und die pnp-bipolare Halb­ leiter vom vertikalen Typ darstellen, werden im nachfolgenden mit Bezug auf die Figuren beschrieben. Derselbe Aufbau kann auf die npn-bipolare Halbleitereinrichtung vom vertikalen Typ angewandt werden.
Ausführungsform 1
Eine erste Ausführungsform der bipolaren Halbleitereinrichtung ist in Fig. 1 gezeigt,und das Verfahren zur Herstellung der er­ sten Ausführungsform entsprechend der vorliegenden Erfindung wird anhand der Fig. 3 bis 8 erklärt.
Wie in Fig. 1 gezeigt ist, ist eine n⁻-Typ Epitaxieschicht 5 auf der Hauptoberfläche eines p-Typ Siliziumsubstrats 1 gebildet. Eine n⁻ vergrabene und diffundierte Schicht 2 und eine n⁺ vergra­ bene Schicht 3 sind innerhalb der n⁻-Typ Epitaxieschicht 5 und auf der Hauptoberfläche des p-Typ Siliziumsubstrates 1 gebildet. Außerdem ist eine p⁺ zweite vergrabene Schicht 4 innerhalb der n⁻-Typ vergrabenen und diffundierten Schicht 2 und um diese herum und um die n⁺ vergrabene Schicht 3 gebildet.
Eine n⁺-Typ Wannendiffusionsschicht 20 ist so gebildet, daß sie sich von der Oberfläche der n⁺-Typ Epitaxieschicht 5 zu der p zweiten vergrabenen Schicht 4 erstreckt. Eine p⁺-Typ Diffusions­ schicht 6 ist so gebildet, daß sie die p⁺ zweite vergrabene Schicht erreicht und die n⁺-Typ Wannendiffusionsschicht 20 in Intervallen eines bestimmten Abstandes davon umgibt. Eine p⁺-Typ Diffusionstrennschicht bzw. Diffusionsisolationsschicht 6′ ist ebenso gebildet in einem Isolationsbereich, so daß sie sich zu der p⁺ zweiten vergrabenen Schicht 4 erstreckt. Außerdem sind eine p⁺-Typ Diffusionsschicht 7 und eine n⁺-Typ Diffusionsschicht 8 in den Oberflächen der n⁺-Typ Wannendiffusionsschicht 20 und der n⁻-Typ Epitaxieschicht 5 gebildet. Dann sind eine p⁺-Typ Kol­ lektordiffusionsschicht 9 und eine Schutzschicht 10 für jede der Diffusionsschichten gebildet.
Das Herstellungsverfahren für die bipolare Halbleitereinrichtung, die in Fig. 1 gezeigt ist, wird im nachfolgenden mit Bezug auf die Fig. 3 bis 8 beschrieben.
Zuerst, wie in Fig. 3 gezeigt ist, werden die n⁻-Typ vergrabene und eindiffundierte Schicht 2, die n⁺ vergrabene Schicht 3 und die p⁺ zweite vergrabene Schicht 4 auf dem p-Typ Siliziumsubstrat 1 durch ein herkömmliches Verfahren gebildet, und die n⁻-Typ Epi­ taxieschicht 5 wird auf der Hauptoberfläche gebildet. Die Dotie­ rungskonzentration wird so eingestellt, daß sie 2.0×10¹⁵cm-3 oder mehr und 1.0×10¹⁶cm-4 oder weniger ist, und die Dicke der n-Typ Epitaxieschicht 5 wird so eingestellt, daß sie 1.0 µm oder mehr und 10.0 µm oder weniger ist. Ferner wird der Isolationsoxidfilm 12 auf der Oberfläche gebildet.
Das Resistmuster wird entsprechend einem photolithographischen Verfahren gebildet und eine n-Typ Dotierung wie Phosphorionen wird den vorgeschriebenen Bereich entsprechend einem Ionenimplan­ tationsverfahren dotiert. Die n⁺-Typ Wannendiffusionsschicht 20, die eine Basis für den pnp-Transistor vom vertikalen Typ sein soll, wird nach Entfernen des Resists und Wärmebehandlung bei 800 bis 1100°C gebildet. Die Dotierungskonzentration wird bevorzugt von 2.0×10¹⁶cm-3 bis 5.0×10¹⁷cm-3 gewählt, und die Dotierungsdiffu­ sionstiefe wird vorzugsweise in dem Bereich von 0.5 bis 5.0 µm gewählt, noch bevorzugter von 1.5 µm bis 5.0 µm. In diesem Fall ist es wichtig, um eine Verbindung zwischen der n⁺-Typ- Wannendiffusionsschicht 20 und der p⁺ zweiten vergrabenen Schicht 4 zu ge­ währleisten, daß das Vorbestimmen der Temperatur und der Dauer der Wärmebehandlung beachtet wird.
Als zweites wird, wie in Fig. 4 gezeigt ist, eine p-Typ Dotierung in die p⁺ zweite vergrabenen Schicht 4, die ein Isolationsbereich sein soll, zum Bilden der p⁺-Typ Diffusionsisolationsschicht 6′ eingeführt bzw. dotiert, zur selben Zeit wird eine p-Typ Dotie­ rung in die n⁺-Typ Wannendiffusionsschicht 20, die eine Basis für den pnp-Transistor vom vertikalen Typ sein soll und dadurch umge­ ben wird, in Intervallen des vorbestimmten Abstandes (zum Bei­ spiel 0.5 µm bis 3 µm) dotiert zum Bilden der p⁺-Typ Diffusions­ schicht 6 (die Oberflächenkonzentration ist ungefähr 1.0×10¹⁸cm-3 bis 5.0×10¹⁸cm-3). Der vorbestimmte Abstand ermöglicht die Verhin­ derung der Erniedrigung der CB-Übergangsdurchbruchsspannung (BVCBO).
Als drittes wird, wie in Fig. 5 gezeigt ist, eine p-Typ Dotierung in den vorbestimmten Bereich innerhalb der n⁻-Typ Wannendiffu­ sionsschicht 20 und der n⁻-Typ Epitaxieschicht 5 zum Bilden der p⁺-Typ Diffusionsschicht 7 dotiert, die eine Basis und einen Emitter für den pnp- oder npn-Transistor vom vertikalen Typ bil­ den soll.
Als viertes wird, wie in Fig. 6 gezeigt ist, der Isolationsoxid­ film bzw. Trennoxidfilm 12 innerhalb der n⁺-Typ Wannendiffusions­ schicht 20, der n⁻-Typ Epitaxieschicht 5 und der p⁺-Typ Diffu­ sionsschicht 7, die eine Basis des npn-Transistors vom vertikalen Typ sein soll, geätzt, und eine n-Typ Dotierung wird eingeführt zum Bilden der n⁺-Typ Diffusionsschichten 8, welche eine Basis für den pnp-Transistor vom vertikalen Typ bzw. ein Kollektor und ein Emitter für einen npn-Transistor vom vertikalen Typ sein sol­ len.
Als fünftes, wie in Fig. 7 gezeigt ist, werden Kontaktlöcher, die sich zu den p⁺-Typ Diffusionsschichten der Elektroden eines jeden Transistors erstrecken, durch ein herkömmliches Feinverarbei­ tungsverfahren gebildet.
Zuletzt, wie in Fig. 8 gezeigt ist, werden die p⁺-Typ Kollektor Diffusionsschicht 9 und die Schutzschicht 10 durch ein bekanntes Verfahren gebildet, so daß die in Fig. 1 gezeigte bipolare Halb­ leitereinrichtung erhalten wird.
Ausführungsform 2
Die bipolare Halbleitereinrichtung nach der Ausführungsform 2 gemäß der vorliegenden Erfindung, die in Fig. 2 gezeigt ist, wird mit Bezug auf die Fig. 9 bis 14 erklärt. Fig. 2 ist eine Schnittansicht, die die bipolare Halbleitereinrichtung in der zweiten Ausführungsform entsprechend der vorliegenden Erfindung darstellt.
Wie in Fig. 2 gezeigt ist, ist die n -Typ Epitaxieschicht 5 auf der Hauptoberfläche des p-Typ Siliziumsubstrates 1 gebildet. Die n⁻-Typ vergrabene und eindiffundierte Schicht 2 und die n⁺ vergra­ bene Schicht 3 sind in der n⁻-Typ Epitaxieschicht 5 und auf der Hauptoberfläche des p-Typ Siliziumsubstrates 1 gebildet. Ferner ist die p⁺ zweite vergrabene Schicht 4 in der n⁺-Typ vergrabenen und eindiffundierten Schicht 2 und um sie herum und um die n⁺ vergrabene Schicht 3 gebildet.
Die n⁺-Typ Wannendiffusionsschicht 20 ist so gebildet, daß sie sich von der Oberfläche der n⁻-Typ Epitaxieschicht 5 zu der p⁺ zweiten vergrabenen Schicht 4 erstreckt. Die Feldoxidschicht 21 ist zumindest auf der Oberfläche zwischen der n⁺-Typ Wannendiffu­ sionsschicht 20 und der n⁻-Typ Epitaxieschicht 5 gebildet.
Die p⁺-Typ Diffusionsschicht 6 ist so gebildet, daß sie die p⁺ zweite vergrabene Schicht 4 erreicht und in dem vorgeschriebenen Abstand, der durch die Feldoxidschicht 21 bestimmt ist, von der n⁺-Typ Wannendiffusionsschicht 20 umgeben ist. Gleichzeitig ist die p⁺-Typ Diffusionsschicht 6 so gebildet, daß sie sich zu der p⁺ zweiten vergrabenen Schicht in dem zu trennenden bzw. zu isolie­ renden Bereich erstreckt. Außerdem sind die p⁺-Typ Diffusions­ schicht 7 und die n⁺-Typ Diffusionsschicht 8 in der n⁺-Typ Wannen­ diffusionsschicht 20 und auf der Oberfläche der n⁻-Typ Epitaxie­ schicht 5 gebildet. Entsprechend sind die p⁺-Typ- Kollektordiffusionsschicht 9 und die Schutzschicht 10 in der Metallelektrode einer jeden Diffusionsschicht gebildet.
Im nachfolgenden wird ein Verfahren zum Herstellen einer zweiten Ausführungsform der bipolaren Halbleitereinrichtung, die in Fig. 2 gezeigt ist, mit Bezug auf die Fig. 9 bis 14 erklärt.
Zuerst, wie in Fig. 9 gezeigt ist, werden die n⁻-Typ vergrabenen und eindiffundierten Schicht 2, die n vergrabene Schicht 3 und die p⁺ zweite vergrabene Schicht 4 auf dem p-Typ Siliziumsubstrat 1, auf dessen Hauptoberfläche die n⁻-Typ Epitaxieschicht 5 gebil­ det wird, in derselben Weise wie bei der ersten Ausführungsform gebildet. Ferner wird auf dem vorbestimmten Bereich der n⁻-Typ Epitaxieschicht 5 die n⁺-Typ Wannendiffusionsschicht 20 gebildet.
Als zweites wird, wie in Fig. 10 gezeigt ist, die Feldoxidschicht 21 mindestens auf einer Oberfläche zwischen der n⁺-Typ Wannendif­ fusionsschicht 20 und der n⁻-Typ Epitaxieschicht 5 durch selektive Oxidation nach dem LOCOS-Verfahren (Lokale Oxidation von Silizi­ um) gebildet. Das Vorsehen der Feldoxidschicht 21 kann verhin­ dern, daß die n⁺-Typ Wannendiffusionsschicht 20 seitlich während einer Nachwärmebehandlung bzw. nachfolgenden Wärmebehandlung dif­ fundiert, was zu einer sanften Dotierungsverteilung der Diffus­ sionsschicht 6 führt, so daß eine Verringerung der CB-Übergangs­ durchbruchsspannung verhindert werden kann und eine bipolare Halbleitereinrichtung mit einer geringen Kapazität erhalten wer­ den kann.
Als drittes wird, wie in Fig. 11 gezeigt ist, p⁺-Typ Diffusions­ schicht 6 durch Dotieren einer p-Dotierung in die n⁺-Typ Wannen­ diffusionsschicht 20 in den Abständen bzw. Intervallen, die durch die Feldoxidschicht 21 definiert sind, zum Umgeben der n⁺-Typ Wannendiffusionsschicht 20 gebildet. Gleichzeitig wird die p⁺-Typ Diffusionsisolationsschicht 6′ durch Einführen einer p-Typ Dotie­ rung in die p⁺ zweite vergrabene Schicht 4 gebildet. Die p⁺-Diffu­ sionsschicht 6 und die p⁺-Typ Diffusionsisolationsschicht 6′ kön­ nen wie in Fig. 11 gezeigt ist, selbstausgerichtet zu der Feld­ oxidschicht 21 gebildet werden.
Als viertes werden, wie in Fig. 12 gezeigt ist, die p⁺-Typ Dif­ fusionsschichten 7′ die einen Emitter und eine Basis für den pnp- Transistor vom vertikalen Typ sein sollen, durch Einführen einer p-Typ Dotierung in einen bestimmten Bereich innerhalb der n⁺-Typ Wannendiffusionsschicht 20 und die n⁻-Typ Epitaxieschicht 5 ge­ bildet. Die p⁺-Typ Diffusionsschicht 7 kann gebildet und selbst­ ausgerichtet zu der Feldoxidschicht 21 werden.
Als fünftes, wie in Fig. 13 gezeigt ist, werden die n⁺-Typ Diffu­ sionsschichten 8, die jeweils eine Basis, ein Kollektor und einen Emitter sein sollen, durch Ätzen des Isolationsoxidfilms 12 und Einführen einer n-Typ Dotierung in die n⁺-Typ Wannendiffu­ sionsschicht 20, die n⁻-Typ Epitaxieschicht 5 und die p⁺-Typ Dif­ fusionsschicht 7 gebildet werden.
Zuletzt werden, wie in Fig. 14 gezeigt ist, Kontaktlöcher in die p⁺-Typ Diffusionsschichten für jeden Transistor gebildet, und die p⁺-Typ Kollektordiffusionsschicht 9 und die Schutzschicht 10 wer­ den durch ein bekanntes Verfahren gebildet, um die in Fig. 2 ge­ zeigte bipolare Halbleitereinrichtung zu erhalten.

Claims (11)

1. Bipolare Halbleitereinrichtung mit:
  • 1) einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;
  • 2) einer auf dem Halbleitersubstrat (1) gebildeten Epitaxie­ schicht (5) oder -schichten eines zweiten Leitfähigkeitstyps;
  • 3) einer zwischen der Epitaxieschicht (5) und dem Halbleitersub­ strat (1) gebildeten vergrabenen Schicht (2) oder Schichten des zweiten Leitfähigkeitstyps;
  • 4) einer einen Kollektor für einen Transistor bildenden und in der vergrabenen Schicht (2) des ersten Leitfähigkeitstyps gebil­ deten vergrabenen Schicht (4) oder Schichten des ersten Leitfä­ higkeitstyps;
  • 5) einem eine Basis für den Transistor bildenden und in einem Teil der Epitaxieschicht (5) gebildeten und eine höhere Dotie­ rungskonzentration als die Epitaxieschicht (5) aufweisenden Wan­ nenbereich (20) oder -bereichen des zweiten Leitfähigkeitstyps;
  • 6) einem eine Kollektorelektrode für den Transistor bildenden und auf der vergrabenen Schicht (4) des ersten Leitfähigkeitstyps gebildeten Diffusionsbereich (6) oder -bereichen des zweiten Leitfähigkeitstyps; und
  • 7) einem einen Emitter für den Transistor bildenden und in dem Wannenbereich (20) gebildeten Diffusionsbereich (7) oder -berei­ chen des ersten Leitfähigkeitstyps,
wobei der Wannenbereich (20) des zweiten Leitfähigkeitstyps, der eine Basis des Transistors bildet, in Kontakt mit der vergrabenen Schicht (4) des ersten Leitfähigkeitstyps, die einen Kollektor für den Transistor bildet, steht und mit dem Diffusionsbereich (6), der eine Kollektorelektrode des Transistors bildet, durch die Epitaxieschicht (5) des Wannenbereiches (20) umgeben ist, mit einem Abstand d in der vertikalen Richtung des Transistors, wobei der Abstand d so eingestellt ist, daß eine für den Transistor gewünschte CB-Übergangsdurchbruchsspannung in Abhängigkeit von einer Oberflächendotierungskonzentration für den Diffusionsbe­ reich (6) des ersten Leitfähigkeitstyps erhalten wird.
2. Bipolare Halbleitereinrichtung nach Anspruch 1, gekennzeich­ net durch eine Feldoxidschicht (21) oder -schichten, die auf einer Oberflä­ che von einem Ende des Diffusionsbereiches (6) des ersten Leitfä­ higkeitstyps, der eine Kollektorelektrode bildet, zu einem Ende des Wannenbereiches (20) des zweiten Leitfähigkeitstyps gebildet ist oder sind.
3. Bipolare Halbleitereinrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß
die Dotierungskonzentration in der Epitaxieschicht (5) des zwei­ ten Leitfähigkeitstyps im Bereich von 2.0×10¹⁵ cm-3 bis 1.0×10¹⁶ cm-3 liegt.
4. Bipolare Halbleitereinrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die Dotierungskonzentration des Wannenbereiches (20) des zweiten Leitfähigkeitstyps, welche höher ist als die der Epitaxieschicht (5) im Bereich von 2.0×10¹⁵ cm-3 bis 5.0×10¹⁷cm-3 liegt.
5. Bipolare Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Dicke der Epitaxieschicht (5) des zweiten Leitfähigkeitstyps im Bereich von 0.5 µm bis 10.0 µm liegt und die Dotierungsdiffu­ sionstiefe des Wannenbereichs (20) des zweiten Leitfähigkeitstyps im Bereich von 0.5 µm bis 7.0 µm liegt.
6. Bipolare Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Abstand (d) von dem Ende des Diffusionsbereiches (6) des er­ sten Leitfähigkeitstyps, der eine Kollektorelektrode bildet, zu dem Ende des Wannenbereiches (20) des zweiten Leitfähigkeitstyps 0.5 µm oder mehr beträgt.
7. Bipolare Halbleitereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Dicke des Feldoxidfilms (21) im Bereich von 0.3 µm bis 2.0 µm liegt.
8. Verfahren zum Herstellen einer bipolaren Halbleitereinrich­ tung, wobei diese aufweist:
  • 1) ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;
  • 2) eine auf dem Halbleitersubstrat (1) gebildete Epitaxieschicht (5) oder -schichten eines zweiten Leitfähigkeitstyps;
  • 3) eine zwischen der Epitaxieschicht (5) und dem Halbleitersub­ strat (1) gebildete erste vergrabene Schicht (2) oder Schichten des zweiten Leitfähigkeitstyps;
  • 4) eine einen Kollektor für einen Transistor bildende und in der ersten vergrabenen Schicht (2) des zweiten Leitfähigkeitstyps gebildete zweite vergrabene Schicht (4) oder Schichten des ersten Leitfähigkeitstyps;
  • 5) einen eine Basis für den Transistor bildenden und in einem Teil der Epitaxieschicht (5) gebildeten und eine höhere Dotie­ rungskonzentration als die Epitaxieschicht (5) aufweisenden Wan­ nenbereich (20) oder -bereiche des zweiten Leitfähigkeitstyps;
  • 6) einen eine Kollektorelektrode für den Transistor bildenden und in der zweiten vergrabenen Schicht (4) des ersten Leitfähigkeits­ typs gebildeten Diffusionsbereich (6) oder -bereichen des ersten Leitfähigkeitstyps; und
  • 7) einen einen Emitter für den Transistor bildenden und in dem Wannenbereich (20) gebildeten Diffusionsbereich (7) oder -berei­ chen des ersten Leitfähigkeitstyps,
wobei der Wannenbereich (20) des zweiten Leitfähigkeitstyps, der eine Basis für den Transistor bildet, in Kontakt mit der zweiten vergrabenen Schicht (4) des ersten Leitfähigkeitstyps, die einen Kollektor für den Transistor bildet, ist und mit dem Diffusions­ bereich (6), der eine Kollektorelektrode des Transistors bildet, durch die Epitaxieschicht (5) des Wannenbereiches (20) umgeben ist, mit einem Abstand d in der vertikalen Richtung des Transi­ stors, wobei der Abstand d so eingestellt ist, daß eine für den Transistor gewünschte CB-Übergangsdurchbruchsspannung in Abhän­ gigkeit von einer Oberflächendotierungskonzentration für den Dif­ fusionsbereich (6) des ersten Leitfähigkeitstyps erhalten wird, mit den Schritten:
Bilden der ersten vergrabenen Schicht (2) des zweiten Leitfähig­ keitstyps in dem vorbestimmten Bereich auf der Hauptoberfläche des Halbleitersubstrates (1) des ersten Leitfähigkeitstyps,
Bilden der zweiten vergrabenen Schicht (4) des ersten Leitfähig­ keitstyps in der ersten vergrabenen Schicht (2) des zweiten Leit­ fähigkeitstyps,
Aufwachsen der Epitaxieschicht (5) des zweiten Leitfähigkeitstyps auf der gesamten Oberfläche des Halbleitersubstrats (1) des er­ sten Leitfähigkeitstyps einschließlich der ersten und zweiten vergrabenen Schichten (4, 2) des ersten und des zweiten Leitfä­ higkeitstyps,
Bilden des Wannenbereiches (20) des zweiten Leitfähigkeitstyps von der Oberfläche der zweiten vergrabenen Schicht (4) des ersten Leitfähigkeitstyps,
danach Bilden des Diffusionsbereiches (6) des ersten Leitfähig­ keitstyps, so daß er den Wannenbereich des zweiten Leitfähig­ keitstyps in Intervallen des Abstandes (d) einschließt und daß er sich zu der zweiten vergrabenen Schicht (4) des ersten Leitfähig­ keitstyps erstreckt, und
Bilden des Diffusionsbereiches (7)1 der den Emitter bildet, des ersten Leitfähigkeitstyps in dem Wannenbereich des zweiten Leit­ fähigkeitstyps.
9. Verfahren nach Anspruch 8 gekennzeichnet durch wenigstens einen Schritt des Bildens eines Feldoxidfilms (21) auf der Ober­ fläche von dem Ende des Wannenbereichs (20) des zweiten Leitfä­ higkeitstyps, der eine Basis für den Transistor bildet, zu dem Ende des Diffusionsbereichs (6), der einen Kollektor für den Tran­ sistor bildet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19638617A1 (de) * 1996-06-07 1997-12-11 Mitsubishi Electric Corp Bipolare Halbleitereinrichtung und Verfahren zur Herstellung einer solchen

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455696B1 (ko) * 2001-11-16 2004-11-15 주식회사 케이이씨 종방향 트랜지스터 및 그 제조 방법
KR100465491B1 (ko) * 2002-03-07 2005-01-13 주식회사 케이이씨 종방향 트랜지스터 및 그 제조 방법
JP2007180243A (ja) * 2005-12-27 2007-07-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
CN104103685B (zh) * 2013-04-02 2018-07-06 中芯国际集成电路制造(上海)有限公司 一种具有降低纵向寄生晶体管效应的器件结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196179A (ja) * 1988-02-01 1989-08-07 Sumitomo Electric Ind Ltd 電界効果トランジスタ
JPH02264436A (ja) * 1989-04-05 1990-10-29 Olympus Optical Co Ltd 縦型ｐｎｐバイポーラ接合トランジスタを含む半導体装置の製造方法
JPH02276272A (ja) * 1989-04-18 1990-11-13 Olympus Optical Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196179A (ja) * 1988-02-01 1989-08-07 Sumitomo Electric Ind Ltd 電界効果トランジスタ
JPH02264436A (ja) * 1989-04-05 1990-10-29 Olympus Optical Co Ltd 縦型ｐｎｐバイポーラ接合トランジスタを含む半導体装置の製造方法
JPH02276272A (ja) * 1989-04-18 1990-11-13 Olympus Optical Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19638617A1 (de) * 1996-06-07 1997-12-11 Mitsubishi Electric Corp Bipolare Halbleitereinrichtung und Verfahren zur Herstellung einer solchen

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