DE69430724T2 - Dielektrisch isolierte Halbleiteranordnung - Google Patents

Dielektrisch isolierte Halbleiteranordnung

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Description

    HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine dielektrisch isolierte Halbleitervorrichtung.
    • 2. Beschreibung des Standes der Technik
  • Herkömmlicherweise ist eine dielektrisch isolierte Halbleitervorrichtung mit einem Insel-Halbleiterbereich, dessen Boden von einem Halbleitersubstrat isoliert wird und dessen Seite von einem angrenzenden Halbleiterbereich mittels eines Isolierungsgrabens isoliert wird, wobei aktive Elemente wie Transistoren und Dioden in diesem Insel-Halbleiterbereich ausgebildeten sind, weithin produziert worden.
  • In solch einer dielektrisch isolierten Halbleitervorrichtung ist es wichtig, kristalline Fehler zu reduzieren, um die Eigenschaften der aktiven, im Insel-Halbleiterbereich gebildeten Elemente zu verbessern, aber herkömmlicherweise wurde der Zusatz von komplexen Fertigungsverfahren für diesen Zweck benötigt. Im Besonderen ist die Druckbeanspruchung auf der Oberfläche eines Insel-Halbleiterbereiches in einer dielektrisch isolierten Halbleitervorrichtung groß im Vergleich zu einer Halbleitervorrichtung vom Typ isolierter PN-Übergang, und so treten leicht kristalline Fehler auf.
  • Weitere Informationen bezüglich des Standes der Technik können in den folgenden Dokumenten gefunden werden.
  • EP-A-0 628 996, das gemäß Art. 54(3) EPC zum Stand der Technik gehört, beschreibt eine Halbleitervorrichtung, die eine Halbleiterschicht eines ersten Leitfähigkeitstyps aufweist, die über einem Substrat ausgebildet ist; ein inselähnlicher Halbleiterbereich eines zweiten Leitfähigkeitstyps ist von der Fläche der Halbleiterschicht in das innere davon ausgebildet, und weist eine höhere Störstellenkonzentration auf als die Halbleiterschicht; ein dielektrischer Seitenisolationsbereich, der von der Fläche der Halbleiterschicht in das innere davon ausgebildet ist, und tiefer ausgebildet ist als der inselähnliche Halbleiterbereich, und einen Elementbereich, der innerhalb des inselähnlichen Halbleiterbereichs ausgebildet ist, von den anderen Halbleiterschichtbereichen trennt; und ein angrenzender Halbleiterbereich, der in der Nachbarschaft zu dem Elementbereich ausgebildet ist, wobei der dielektrische Seitenisolationsbereich dazwischen ausgebildet ist; wobei eine Spannung zwischen der Halbleiterschicht innerhalb des Elementbereichs und dem inselähnlichen Halbleiterbereich angelegt wird, die ermöglicht, dass eine Verarmungsschicht zwischen einer Halbleiterschicht innerhalb des Elementbereichs und des inselähnlichen Bereichs den dielektrischen Seitenisolationsbereich erreicht, und wobei der angrenzende Halbleiterbereich ein elektrisches Potenzial aufweist, das näher an dem des inselähnlichen Halbleiterbereichs liegt als an dem des Elementbereichs.
  • EP-A-0 615 286, das gemäß Art. 54(3) EPC zum Stand der Technik gehört, beschreibt eine Halbleitervorrichtung, in der ein Kontakt sehr einfach auf leitendem Material ausgebildet ist zum Verhindern kapazitiver Kopplung. Zwei Siliziumsubstrate werden mit einem Siliziumoxidfilm gebondet. Und ein Graben, der sich zu dem Siliziumoxidfilm erstreckt, ist in einer der Siliziumsubstrate ausgebildet, um zwischen mehreren Schaltungselementen voneinander zu isolieren, und Inseln zur Schaltungselementausbildung werden durch den Graben abgeteilt ausgebildet. Ein Siliziumoxidfilm ist auf einem Randabschnitt der Inseln zur Schaltungselementausbildung ausgebildet. Ferner ist eine Insel zur Vermeidung kapazitiver Kopplung durch das Siliziumsubstrat zwischen den Inseln zur Schaltungselementausbildung ausgebildet, und wird angewendet, um auf einem konstanten elektrischen Potential gehalten zu werden.
  • US-A-5,241,210 legt eine Halbleitervorrichtung mit hoher Durchbruchsspannung offen, die enthält: ein Halbleitersubstrat, einen ersten Isolationsfilm, der auf dem Halbleitersubstrat ausgebildet ist, einen ersten Halbleiterbereich, der auf dem ersten Isolationsfilm ausgebildet ist, einen zweiten Halbleiterbereich eines ersten Leitungstyps, der eine höhere Störstellenkonzentration als der erste Halbleiterbereich aufweist, und selektiv auf einem Flächenabschnitt des ersten Halbleiterbereichs ausgebildet ist, einen dritten Halbleiterbereich, der eine Störstellenkonzentration aufweist, die niedriger ist als die des zweiten Halbleiterbereichs und auf dem Flächenabschnitt des ersten Halbleiterbereichs ausgebildet ist, um an oder in der nähe des zweiten Halbleiterbereichs anzugrenzen, und einen vierten Halbleiterbereich eines zweiten Leitfähigkeitstyps, der eine Störstellenkonzentration aufweist, die höher ist als die des ersten Halbleiterbereichs und auf dem Flächenabschnitt des ersten Halbleiterbereichs ausgebildet ist, um außerhalb des dritten Halbleiterbereichs zu sein. Ein fünfter Halbleiterbereich mit einer Stöstellenkonzentration, die niedriger ist als die des zweiten oder vierten Halbleiterbereichs, ist auf einem Bodenabschnitt des ersten Halbleiterbereichs ausgebildet. Wenn eine Sperrvorspannung zwischen den zweiten und vierten Halbleiterbereichen angelegt wird, erstreckt sich eine Verarmungsschicht vertikal in den ersten Halbleiterbereich und seitlich in den fünften Halbleiterbereich. Die angelegte Spannung wird in beide Richtungen geteilt, und eine hohe Durchbruchsspannung kann erreicht werden.
  • WO-A-93/08596 legt ein Verfahren zur Herstellung einer Halbleitervorrichtung offen, das darauf gerichtet ist Stufenbruch und Kurzschluss von Drähten zu verhindern, die von Stufen des Isolationsgrabens herrühren, der in einem SOI- Substrat ausgebildet ist. Ein Oxidfilm für einen Kontaktfleck ist auf einer Hauptebene der SOI-Schicht ausgebildet, die auf einem Isolationssubstrat ausgebildet ist, und ferner werden ein Siliziumnitridfilm und ein SiO&sub2; Film aufeinanderfolgend ausgebildet. Danach werden Isolationsgräben, die das Isolationssubstrat erreichen, mittels RIE ausgebildet, unter Verwendung des SiO&sub2; Films als Maske. Der Isolationsfilm wird dann auf der inneren Wand der Isolationsgräben ausgebildet mittels thermischer Oxidation, und polykristallines Silizium wird in die Isolationsgräben gefüllt. Dieses polykristalline Silizium wird gesteuert zurückgeätzt, so dass das obere Ende des polykristallinen Siliziums innerhalb der Isolationsgräben oberhalb dem oberen Ende des Siliziumnitridfilms ist, und das überschüssige polykristalline Silizium, das auf die Substratfläche abgeschieden ist, wird entfernt. Als nächstes wird das polykristalline Silizium innerhalb der Isolationsgräben, und der Siliziumnitridfilm als ein Ätzstop benutzt, um den SiO&sub2; Film, der gleichzeitig als eine Maske der Ausbildung der Isolationsgräben benutzt wird. Da dieses Ätzen und das entfernen des SiO&sub2; Films ausgeführt wird, nachdem das polykristalline Silizium in die Isolationsgräben gefüllt wird, wird der Isolationsfilm zum Isolieren des Substrates innerhalb des SOI- Substrates nicht geätzt, wenn die Maske entfernt wird. Wenn der SiO&sub2; Maskierfilm geätzt und entfernt wird, wirken das polykristalline Silizium und der Siliziumnitridfilm innerhalb der Isolationsgräben als Ätzstop, und der Oxidfilm für den Kontaktfleck als die untere Schicht und der Isolationsfilm, der auf der inneren Wand der Gräben ausgebildet ist, werden vor dem Ätzen bewahrt, und die Flachheit bei den Grabenabschnitten wird nicht verloren.
  • Diese Aufgabe wird von den vorteilhaften Merkmalen gelöst, die in dem kennzeichnenden Teil von Anspruch 1 angezeigt sind.
  • Angesichts der vorangehenden Problempunktes ist es die Aufgabe der vorliegenden Erfindung, eine dielektrisch isolierte Halbleitervorrichtung bereitzustellen, die eine Reduktion bei kristallinen Fehlern mittels eines einfachen Fertigungsverfahrens erreichen kann.
  • In einem günstigen Zustand, wird der N-Typ Kristallindefektunterdrückungsbereich von Anspruch 1 durch Dotieren mit 1·10¹&sup9; Atomen/cm³ Phosphor oder mehr.
  • In dieser Anordnung wird ein Hochkonzentrationsbereich als eine aktive Region auf einem Flächenabschnitt eines Insel-Halbleiterbereiches gebildet, dessen Seite von einem angrenzenden Halbleiterbereich mittels eines Isolierungsgrabens isoliert wird.
  • Es wurde durch Experimentieren festgestellt, dass eine Halbleitervorrichtung, in der der oben genannte N-Typ Kristallindefektunterdrückungsbereich entsprechend der vorliegenden Erfindung ausgebildet wird, kristalline Fehler merklich reduzieren kann im Vergleich zu einer Halbleitervorrichtung mit identischer Struktur und mit einem identischen Fertigungsverfahren ausgebildet, jedoch nicht mit dem vorangehende N-Typ Kristallindefektunterdrückungsbereich ausgebildet.
  • Zudem wurde festgestellt, dass eine Halbleitervorrichtung entsprechend der vorliegenden Erfindung, die einen Hochkonzentrations-N-Typ Kristallindefektunterdrückungsbereich auf einem Flächenabschnitt eines P-Typ- Hochkonzentrationsbereiches bereitstellt, kristalline Fehler im Vergleich zu einer Halbleitervorrichtung des Standes der Technik von identischer. Struktur und mit identischem Fertigungsverfahren ausgebildet, aber nicht ausgebildet mit dem vorangehenden N-typ Kristallindefektunterdrückungsbereich, merklich reduzieren kann.
  • Es wird angenommen, dass die oben genannte Betriebsart, durch den Gettering-Effekt von Schwermetallionen verursacht wird, die kristalline Fehler mittels Phosphorionen verursachen, die das Dotierungsmaterial des N-Typ-Bereiches werden.
  • Das soll sagen, es ist bekannt, dass der Dotierungsdiffusionskoeffizient in einem Isoliermaterial aus einem Oxidfilm oder dergleichen normalerweise eine Differenz der Ordnung mehrerer Dezimalstellen im Vergleich zu dem innerhalb eines Halbleiterbereiches hat, und die Diffusionsgeschwindigkeit ist äußerst langsam; folglich wurde gedacht, dass die Schwermetalldotierung eines Insel-Halbleiterbereiches, der mittels Isoliermaterials isoliert wird, kein Problem würde, aber entsprechend dem vorliegenden Experimentieren wird gemutmaßt, dass Schwermetalldotierung über dem Isolierungsbereich auch wenn ein Isolierungsbereich existieren würde, zu einem gewissen Umfang existieren würde, und Schwermetalldotierung mittels eines N-Typ Kristallindefektunterdrückungsbereichs verhindert werden könnte.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Andere Aufgaben, Merkmale und Eigenschaften der vorliegenden Erfindung werden durch einer Studie der folgenden detaillierten Beschreibung, der beiliegenden Ansprüche, und der Zeichnung gewürdigt werden, von denen alle einen Teil dieser Anmeldung bilden. In der Zeichnung:
  • Fig. 1 ist eine Schnittansicht einer Halbleitervorrichtung entsprechend einer erste Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 ist eine Schnittansicht ein Fertigungsverfahren der ersten Ausführungsform anzeigend;
  • Fig. 3 ist eine Schnittansicht ein Fertigungsverfahren der ersten Ausführungsform anzeigend;
  • Fig. 4 ist eine Schnittansicht ein Fertigungsverfahren der ersten Ausführungsform anzeigend;
  • Fig. 5 ist eine Teildraufsicht einer Halbleitervorrichtung entsprechend der ersten Ausführungsform;
  • Fig. 6 ist ein Diagramm, das die Wirkungen einer Halbleitervorrichtung entsprechend der ersten Ausführungsform beschreibt;
  • Fig. 7 ist ein Diagramm das die Wirkungen einer Halbleitervorrichtung entsprechend der ersten Ausführungsform beschreibt;
  • Fig. 8 ist eine Schnittansicht einer Halbleitervorrichtung entsprechend einem Beispiel, das nicht Teil der vorliegenden Erfindung ist;
  • Fig. 9 ist einer Teildraufsicht einer Halbleitervorrichtung entsprechend einem Beispiel, das nicht Teil der vorliegenden Erfindung ist;
  • Fig. 10 ist ein Diagramm, das eine Durchlassspannungskennlinie einer Halbleitervorrichtung entsprechend einem Beispiel zeigt, das nicht Teil der Erfindung ist;
  • Fig. 11 ist ein Diagramm, das eine Durchlassspannungskennlinie einer konventionellen Halbleitervorrichtung zeigt; und
  • Fig. 12 ist eine Schnittansicht einer Halbleitervorrichtung entsprechend einem Beispiel, das nicht Teil der vorliegenden Erfindung ist.
    • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Fig. 1 zeigt einen NPN-Bipolartransistor mit hoher Spannungsfestigkeit als eine erste Ausführungsform entsprechend einem ersten Aspekt der vorliegenden Erfindung.
  • In Fig. 1, ist 1 ein P&supmin; Siliziumsubstrat (Halbleitersubstrat), 2 ist ein vergrabener Siliziumoxidfilm als Bodenisolierung für einen Insel-Halbleiterbereich, 3 ist ein vergrabener N&spplus; Kollektorbereich, 4 ist ein N&supmin; Kollektorspannungsfestigkeitsbereich, 5 ist ein P&spplus; Basisbereich, 6 ist ein N&spplus; Emitterbereich, 7 ist ein N&spplus; Flächenkollektorbereich, 8 ist ein Polysiliziumbereich, der einen Graben füllt, und 9a ist ein Siliziumoxidfilm (Isolierungsgraben), der die Seiten des vergrabenen Insel-Kollektorbereichs 3 und des Kollektorspannungsfestigkeitsbereichs 4 direkt darüber umgibt. Die Bereiche 5, 6, und 7 sind sogenannte Hochkonzentrationsbereiche entsprechend der vorliegenden Erfindung.
  • Desweiteren ist 10 ein Oberflächensiliziumoxidfilm, E, B, und C sind jeweils eine Emitterkontaktelektrode, eine Basiskontaktelektrode, und eine Kollektorkontaktelektrode, die aus Aluminium bestehen, 40 ist ein N&supmin; Bereich, der den seitliche Rand dieses bipolaren Transistors mit dem dazwischenliegenden Siliziumoxidfilm 9a umgibt, 11 ist ein N&spplus; Bereich (der sogenannte N-Typ Kristallindefektunterdrückungsbereich entsprechend der vorliegenden Erfindung), der tief in diesem N&supmin; Bereich 40 ausgebildet ist, 12 ist ein N&spplus; Kontaktbereich, der auf dem Flächenabschnitt dieses N&spplus; Bereiches 11 ausgebildet ist, und 30 ist ein vergrabener N&spplus; Bereich direkt unter dem N&supmin; Bereich 40.
  • Ein Fertigungsverfahren dieses Transistors wird im folgenden beschrieben werden.
  • Zunächst, wie in Fig. 2 gezeigt, ist ein N&supmin; Typ (110) einkristallines Siliziumsubstrat 40 mit einem relativen Widerstand von 3 bis 5 Ohm-cm vorbereitet, das Spiegelpoliert ist, und Antimon wird bis 3 um in die Fläche davon mit einem Dampfphasendiffusionsverfahren diffundiert, um eine N&supmin; Diffusionsschicht 30 auszubilden. Nachdem eine Hauptfläche des P&supmin; Substrates 1 gesondert Spiegelpoliert ist, wird thermische Oxidation zusätzlich ausgeführt, um den Siliziumoxidfilm 2 mit einer Dicke von ungefähr 1.0 um auszubilden. Dieses Siliziumsubstrat 1 und das Siliziumsubstrat 40 werden erhitzt mit einem H&sub2;O&sub2;-H&sub2;SO&sub4; flüssigen Gemisch, werden einer wasserbindenden Behandlung unterzogen, werden in einer saubere Atmosphäre bei Raumtemperatur verbunden, und werden für zwei Stunden in einer 1,100ºC N&sub2;-Atmosphäre erhitzt, um zu kleben. Als nächstes wird Spiegelpolieren ausgeführt, bis zum Beispiel die Seite des Substrats 40 eine Dicke von 15 um erreicht hat, um ein SOI-Substrat auszubilden.
  • Als nächstes wird ein Feldoxidfilm von ungefähr 0.5 um auf der Fläche dieses SOI-Substrates mit thermischer Oxidation ausgebildet, und ein 0.1 um Siliziumnitridfilm wird darauf mit einem LPCVD-Verfahren ausgebildet. Als nächstes wird eine Resistmaske auf dem Siliziumnitridfilm ausgebildet, Plasmaätzen und reaktives Ionenätzen wird mittels Fluorätzgases ausgeführt, und ein Graben T1 wird um den Bereich ausgebildet, wo der Bipolartransistor gebildet werden soll und sich zum Siliziumoxidfilm 2 ausdehnend. Dieser Graben T1 hat ein ebenes Layout, wie in Fig. 5 gezeigt, und wird später der Polysiliziumbereich 8. Die Fläche dieses Grabens T1 wird oxidiert um den Siliziumoxidfilm 9a auszubilden. Anschließend wird Polysiliziumaufdampfen mit dem LPCVD-Verfahren ausgeführt, der Graben T1 ist begraben.
  • Dann wird überschüssiges auf die Siliziumnitridfilmfläche abgeschiedenes Polysilizium entfernt, die auf der Fläche des Grabens T1 abgeschiedene Polysiliziumfläche wird oxidiert, und anschließend wird der Siliziumnitridfilm durch Trockenätzung beseitigt. Mittels diesem wird ein Polysiliziumbereich 8, der vom Siliziumoxidfilm 9a umgeben ist, im Inneren des Grabens T1 ausgebildet, wie in Fig. 3 gezeigt. D. h., ein vergrabener Insel-N&spplus;-Kollektorbereich 3 und ein N&supmin; Kollektorspannungsfestigkeitsbereich 4 als der sogenannte Insel-Halbleiterbereich 100 entsprechend der vorliegenden Erfindung werden von der N&spplus; Diffusionsschicht 30 und dem N&supmin; Bereich 40 mittels dieses Siliziumoxidfilmes 9a isoliert. Dementsprechend bilden der verbleibende N&spplus; Bereich 30 und der N&supmin; Bereich 40, die diesen Insel- Halbleiterbereich 100 mit dem Siliziumoxidfilm 9a umgeben, der dazwischen angeordnet ist, einen sogenannten angrenzenden Halbleiterbereich 200 entsprechend der vorliegenden Erfindung.
  • Als nächstes, wie in Fig. 4 gezeigt, wird der Bereich mit Ausnahme des benachbarten Halbleiterbereichs 200, d. h. der Insel-Halbleiterbereich 100, mit einer Maske 300 abgedeckt und Ionenimplantation von Phosphorionen wird mit ungefähr 10¹&sup6; Dosis/cm² mit 100 keV ausgeführt, die implantierten Ionen werden unter Bedingungen von 1170ºC für fünf Stunden eingetrieben, und wird mittels dieses N-Typ Kristallindefektunterdrückungsbereichs 11 mit einer Dotierungskonzentration von 10¹&sup9; Atome/cm³ oder mehr in den N&supmin; Bereich 40 des angrenzenden Halbleiterbereiches 200 ausgebildet.
  • Als nächstes, wie in Fig. 1 gezeigt, werden der P&spplus; Basisbereich 5, der N&spplus; Emitterbereich 6, der N&spplus; Flächenkollektorbereich 7, und der N&spplus; Kontaktbereich 12 von einer bekannten Serie von Prozessen ausgebildet, d. h. fotolithographischer Prozess, Ionenimplantationsprozess, und Eintreib- Prozess, und anschließend werden Kontaktlöcher für elektronischen Kontaktgebrauch im Oxidfilm 10 ausgebildet, und die jeweiligen Elektroden E, B, C, und 13 werden bereitstellt.
  • Ein Beispiel von Parametern der jeweiligen Abschnitte wird unten gegeben werden.
  • Die Dotierungskonzentration des N&supmin; Kollektorspannungsfestigkeitsbereiches 4 wurde auf 1·10¹&sup5; Atome/cm³ gesetzt, die Dotierungskonzentration an der Oberfläche des P&spplus; Basisbereiches 5 wurde auf 3·10¹&sup8; Atome/cm gesetzt, die Dotierungskonzentration des N&spplus; Emitterbereiches 6 wurde auf 1·10²&sup0; Atome/cm³ gesetzt, die Dicke des Kollektorspannungsfestigkeitsbereiches 4 zwischen dem Basisbereich 5 und dem vergrabenen Kollektorbereich 3 wurde auf 4 um gesetzt, die Dotierungskonzentration des Polysiliziumbereiches 8, die in den Graben gefüllt ist, wurde auf 1·10²&sup0; Atome/cm³ gesetzt, die Breite davon wurde auf 1 um gesetzt, die Dicke des Siliziumoxidfilmes 9a wurde auf 0,7 um gesetzt, und die Sperrschichttiefe des Basisbereiches 5 wurde bei 3 um gesetzt.
  • Überdies wurde die Breite des angrenzenden Halbleiterbereiches 200 auf ungefähr 10 um gesetzt, die Tiefe des N- Typ Kristallindefektunterdrückungsbereichs 11 wurde auf ungefähr 10 um gesetzt, und die Ebenenabmessung W1·W2 des Insel-Halbleiterbereiches 100 wurde auf 50 um·100 um gesetzt. Eine Teildraufsicht wird in Fig. 5 angezeigt.
  • Als nächstes zeigen die Fig. 6 und Fig. 7 die Anzahl des Auftretens von kristallinen Fehlern pro Einheit von Quadratbereich an (hier 9 mm²), in Fällen wo der N-Typ Kristallindefektunterdrückungsbereich 11 ausgebildet wurde oder nicht ausgebildet wurde. Fig. 7 ist die durchschnittliche Anzahl von kristallinen Fehlern innerhalb des Insel- Halbleiterbereiches 100, und Fig. 6 ist die durchschnittliche Anzahl von kristallinen Fehlern innerhalb des angrenzenden Halbleiterbereiches 200 (20 Proben).
  • Es wurde durch dieses Experimentieren herausgefunden, dass kristalline Fehler mittels Bildung des N-Typ Kristallindefektunterdrückungsbereichs 11 merklich reduziert werden können.
  • Darüberhinaus wurde entsprechend der vorangehenden Ausführungsform, der N-Typ Kristallindefektunterdrückungsbereich 11 nach Ausbildung des Grabens T1 dotiert. Dies dient der Verhinderung seitlicher Streuung des N-Typ Kristallindefektunterdrückungsbereichs 11 aufgrund des Eintreibens. Allerdings ist es auch möglich den N-Typ Kristallindefektunterdrückungsbereich 11 vor der Ausbildung des Grabens T1 zu dotieren.
  • Fig. 8 zeigt eine Hohe-Spannungsfestigkeit-Sperrschichtdiode als ein Beispiel einer dielektrisch isolierten Halbleitervorrichtung, die kein Teil der vorliegenden Erfindung ist.
  • Diese Ausführungsform ist ein Beispiel einer in einem Insel-Halbleiterbereich 100 ausgebildeten Sperrschicht- Diode, wobei 50 ein eine Anode ausbildender P&spplus; Bereich ist, 60 ein eine Kathode ausbildender N&spplus; Bereich ist, 28 eine Anodenelektrode ist, und 29 eine Kathodenelektrode ist, jeweils aus dotiertem Polysilizium (oder Aluminium) bestehend.
  • Im Besonderen wird, entsprechend des vorliegenden Beispiels ein N-Typ Kristallindefektunterdrückungsbereich 110 mit einer Dotierungskonzentration von 10²&sup0; bis 10²¹ Atome/cm³ auf dem Flächenabschnitt des P&spplus; Bereiches 50 in einem Zustand ausgebildet, der einem Kontaktbereich der Anodenelektrode 28 und einem P&spplus; Bereich 50 ermöglicht übrig zu bleiben.
  • Außerdem ist 1 ein P&supmin; Siliziumsubstrat (Halbleitersubstrat), ist 2 ein vergrabener Siliziumoxidfilm zum Bodenisolierungsgebrauch, 3 ist ein N&spplus; vergrabener Bereich, 4 ist ein N&supmin; Spannungsfestigkeitsbereich, 8 ist ein in einen Graben gefüllter Polysiliziumbereich (ein sogenannter benachbarter Halbleiterbereich entsprechend der vorliegenden Erfindung), und 9a ist ein Siliziumoxidfilm (Isolierungsgraben), der die Seiten des vergrabenen Insel N&spplus; Bereichs 3 und des direkt darüber liegenden N&supmin; Spannungsfestigkeitsbereich 4 umgibt.
  • Darüberhinaus ist 18 ein LOCOS-Oxidfilm und 19 ist ein darüber ausgebildeter Siliziumoxidfilm.
  • Das Fertigungsverfahren dieser Diode ist grundsätzlich das gleiche wie das des Transistors von Fig. 1; der N-Typ Kristallindefektunterdrückungsbereich 110 und der N&spplus; Bereich 60 werden mit dem gleichen Prozess wie der Emitterbereich 6 und der Kollektorbereich 7 von Fig. 1 ausgebildet, und der P&spplus; Bereich 50 wird mit dem gleichen Prozess wie der Basisbereich 5 von Fig. 1 ausgebildet, aber wie in Fig. 8 gezeigt, werden der P&spplus; Bereich 50 und der N&spplus; Bereich 60 mittels Ionenimplantation ausgebildet, wobei die Öffnung des LOCOS-Oxidfilmes 18 verwendet wird. Genauer gesagt, nach der Ausbildung der Öffnungen auf dem LOCOS-Oxidfilm. 18, wird eine Resistmaske auf den den P&spplus; Bereich 50 ausbildenden LOCOS-Oxidfilm 18 aufgebracht, die vorangehende Resistmaske wird anschließend entfernt, eine neue Resistmaske wird aufgebracht, um den N&spplus; Bereich 60 und den N-Typ Kristallindefektunterdrückungsbereich 110 auszubilden, und anschließend wird die vorangehende Resistmaske entfernt. Dann, nachdem ein Siliziumoxidfilm 19 abgeschieden wurde, wird Mustern auf dem Siliziumoxidfilm 19 ausgeführt, um Kontaktöffnungen auszubilden und als nächstes werden die Elektroden 28 und 29 bereitgestellt werden.
  • Die Elektrode 28 kontaktiert sowohl den P&spplus; Bereich 50 als auch den N-Typ Kristallindefektunterdrückungsbereich 110. Ferner hat der P&spplus; Bereich 50 eine Dotierungskonzentration von 1·10¹&sup8; Atome/cm³ oder mehr, was weniger als der N-Typ Kristallindefektunterdrückungsbereich 110 ist.
  • Darüberhinaus, entsprechend dieses Beispiels, ist der vorangehenden N-typ Kristallindefektunterdrückungsbereich 11 der ersten Ausführungsform nicht in einem angrenzenden Bereich ausgebildet.
  • Ein Beispiel von Parametern der jeweiligen Abschnitte wird unten gegeben werden. Parameter, die nicht angegeben werden, sind die gleichen wie in der ersten Ausführungsform.
  • In Fig. 9, wurde die Ebenenabmessung L1·L4 des P&spplus; Bereiches 50 gleich ungefähr 50 um·20 um gesetzt, die Sperrschichttiefe davon wurde auf ungefähr 3 um gesetzt, die Breite L3 des N&spplus; Bereiches 60 wurde auf ungefähr 10 um gesetzt, der Abstand L2 zwischen dem P&spplus; Bereich 50 und dem N&spplus; Bereich 60 wurde auf ungefähr 10 um gesetzt, der Abstand d1 vom P&spplus; Bereich 50 zu dem Isolierungsbereich wurde auf ungefähr 5 um gesetzt, d2 wurde auf ungefähr 5 um gesetzt, und die Sperrschichttiefe des N-Typ Kristallindefektunterdrückungsbereichs 110 wurde auf ungefähr 2 um gesetzt.
  • Fig. 10 zeigt die Durchlassspannungskennlinie von der obig-beschriebenen Diode, und Fig. 11 zeigt die durchschnittliche Durchlassspannungskennlinie (20 Proben) in einem Fall mit identischem Fertigungsverfahren und identischer Maskierung wie bei der vorangehenden Diode, aber keiner Dotierung des N-Typ Kristallindefektunterdrückungsbereich 110.
  • Fig. 10 und Fig. 11 zeigt, dass eine Sperrschicht-Diode entsprechend des vorliegenden Beispiels ausgezeichnete Eigenschaften hat.
  • Fig. 12 zeigt einen PNP-Transistor mit hoher Spannungsfestigkeit als eine Ausführungsform einer dielektrisch isolierten Halbleitervorrichtung entsprechend einem Beispiel der vorliegenden Erfindung, das kein Teil der vorliegenden Erfindung ist.
  • Diese Beispiel zeigt einen seitlichen in einem Insel- Halbleiterbereich 100 ausgebildeten PNP-Bipolartransistor, wobei 50 ein einen Emitterbereich davon bildender P&spplus; Bereich ist, 60 ein einen Flächenbasisbereich davon bildender N&spplus; Bereich ist, 70 ein einen Kollektor davon ausbildender P&spplus; Bereich ist, 71 ein P&spplus; Bereich zum Kriechstrom- Abschnürgebrauch ist, 110 ein N-Typ Kristallindefektunterdrückungsbereich ist, 28 eine Emitterelektrode ist, und 29 eine Basislektrode ist, und 30 eine Kollektorelektrode ist, jeweils aus dotiertem Polysilizium (oder Aluminium) bestehend.
  • Wie durch Vergleichen von Fig. 12 und Fig. 8 sofort gesehen werden kann, ist der seitliche PNP-Bipolartransistor von Fig. 12 durch einen identischen Prozess wie das Sperrschicht-Diodenfertigungsverfahren von Fig. 8 ausgebildet.
  • Das heißt, der N-Typ Kristallindefektunterdrückungsbereich, der ein Merkmal dieser Ausführungsform bildet, kann auch innerhalb des P&spplus; Emitters oder des P&spplus; Kollektors eines PNP-Bipolartransistors enthalten sein.
  • Außerdem kann der N-Typ Kristallindefektunterdrückungsbereich 11, der in dem angrenzenden Halbleiterbereich der Ausführungsform bereitgestellt ist, auch in einem angrenzenden Halbleiterbereich der gezeigten Beispiele bereitstellt werden.
  • Während die vorliegende Erfindung mit Bezug auf die bevorzugte Ausführungsform gezeigt und beschrieben worden ist, wird für den Fachmann offensichtlich sein, dass Änderungen der Form und von Details darin gemacht werden können, ohne von der Erfindung abzuweichen, wie sie in den beiliegenden Ansprüchen definiert ist.

Claims (4)

1. Eine dielektrisch isolierte Halbleitervorrichtung, die einen Insel-Halbleiter-Bereich (100) umfasst, dessen Boden von einem Halbleitersubstrat (1) isoliert ist, und einen angrenzenden Halbleiterbereich (200), der elektrisch isoliert von, und in der Nähe von dem Insel- Halbleiter-Bereich (100) angeordnet ist, sodass die Oberfläche des Insel-Halbleiter-Bereichs (100) eben mit der Oberfläche des angrenzenden Halbleiterbereichs ist, wobei der Insel-Halbleiter-Bereich (100) einen Hochkonzentrationsbereich (5, 6, 7) aufweist, der in einem Bereich direkt unter seiner Oberfläche ausgebildet ist;
dadurch gekennzeichnet, dass
der angrenzende Halbleiterbereich den Insel- Halbleiter-Bereich (100) umgibt; und
der angrenzende Halbleiterbereich einen N-Typ Kristallindefektunterdrückungsbereich (11) umfasst, der bei einer hohen Konzentration dotiert ist, wobei der N- Typ Hochkonzentrationsbereich (11) von der Oberfläche zu einer Tiefe hervorsteht, die größer ist als die Tiefe von der Oberfläche des Hochkonzentrationsbereichs innerhalb des Insel-Halbleiter-Bereichs.
2. Die dielektrisch isolierte Halbleitervorrichtung nach Anspruch 1, umfasst ferner einen Isolationsgraben (T1), der zwischen dem Insel-Halbleiter-Bereich (100) und dem angrenzenden Halbleiterbereich (200) angeordnet ist, wobei eine Seite des Insel-Halbleiter-Bereichs (100) von dem angrenzenden Halbleiterbereich (200) isoliert ist.
3. Die dielektrisch isolierte Halbleitervorrichtung nach Anspruch 2, wobei der N-Typ Kristallindfektunterdrückungsbereich (11) auf einer gesamten Fläche des angrenzenden Halbleiterbereichs (200) ausgebildet ist.
4. Die dielektrisch isolierte Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der N-Typ Kristallindefektunterdrückungsbereich (11) durch Dotieren von 1 · 10¹&sup9; Atome/cm³ oder mehr Phosphor ausgebildet ist.
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