JP2003017704A - 半導体装置 - Google Patents
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- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】
【課題】 ノイズ発生源からのノイズによる影響を抑制
できる構造の半導体装置を提供する。 【解決手段】 ＳＯＩ基板１００に、ノイズ発生源とな
る出力パワー素子とノイズによる影響を受ける内部回路
とが共に形成されてなる半導体装置において、出力パワ
ー素子を二重の素子分離層によって囲むと共に、内部回
路を素子分離層によって囲み、かつ出力パワー素子を囲
む二重の素子分離層の間と接地電位に固定されるＦ／Ｇ
部３１とが電気配線３４を介して電気的に接続されるよ
うにする。このとき、電気配線３４は、出力パワー素子
と内部回路の間に配置される電位配線３２を介さずに、
直接、Ｆ／Ｇ部３１に接続されるようにする。
できる構造の半導体装置を提供する。 【解決手段】 ＳＯＩ基板１００に、ノイズ発生源とな
る出力パワー素子とノイズによる影響を受ける内部回路
とが共に形成されてなる半導体装置において、出力パワ
ー素子を二重の素子分離層によって囲むと共に、内部回
路を素子分離層によって囲み、かつ出力パワー素子を囲
む二重の素子分離層の間と接地電位に固定されるＦ／Ｇ
部３１とが電気配線３４を介して電気的に接続されるよ
うにする。このとき、電気配線３４は、出力パワー素子
と内部回路の間に配置される電位配線３２を介さずに、
直接、Ｆ／Ｇ部３１に接続されるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離層によっ
て各回路が絶縁分離されてなる半導体装置に関するもの
である。
て各回路が絶縁分離されてなる半導体装置に関するもの
である。
【０００２】
【従来の技術】図１０（ａ）、（ｂ）に、従来の半導体
装置のレイアウト図、及び断面図を示し、これらの図に
基づいて従来の半導体装置の構成についての説明を行な
う。なお、図１０（ｂ）は、図１０（ａ）のＢ−Ｂ矢視
断面に相当する。また、図１０（ａ）は断面図ではない
が、半導体装置の各構成要素のレイアウトを見易くする
ために、ハッチングを付してある。
装置のレイアウト図、及び断面図を示し、これらの図に
基づいて従来の半導体装置の構成についての説明を行な
う。なお、図１０（ｂ）は、図１０（ａ）のＢ−Ｂ矢視
断面に相当する。また、図１０（ａ）は断面図ではない
が、半導体装置の各構成要素のレイアウトを見易くする
ために、ハッチングを付してある。
【０００３】絶縁膜２００ａを介して２枚のシリコン基
板２００ｂ、２００ｃを貼り合せたＳＯＩ基板２００が
半導体基板として用いられている。そして、ＳＯＩ基板
２００中の活性層２００ｃには、領域Ｓにおいて、ＵＰ
ＤＲＡＩＮやＬＤＭＯＳ等によって構成された出力パワ
ー素子が形成されていると共に、領域Ｔにおいて、基準
電圧を生成している内部回路が形成されている。これら
各回路は、トレンチ２００ｄ、２００ｅ及びトレンチ２
００ｄ、２００ｅ内に埋め込まれた絶縁膜２０１ａ、２
０１ｂからなる素子分離層によって囲まれており、互い
に絶縁分離された状態とされている。
板２００ｂ、２００ｃを貼り合せたＳＯＩ基板２００が
半導体基板として用いられている。そして、ＳＯＩ基板
２００中の活性層２００ｃには、領域Ｓにおいて、ＵＰ
ＤＲＡＩＮやＬＤＭＯＳ等によって構成された出力パワ
ー素子が形成されていると共に、領域Ｔにおいて、基準
電圧を生成している内部回路が形成されている。これら
各回路は、トレンチ２００ｄ、２００ｅ及びトレンチ２
００ｄ、２００ｅ内に埋め込まれた絶縁膜２０１ａ、２
０１ｂからなる素子分離層によって囲まれており、互い
に絶縁分離された状態とされている。
【０００４】また、ＳＯＩ基板２００の表層部うち各回
路を囲む素子分離層の間には、半導体基板の電位を固定
するためのＮ+型コンタクト領域２０２が複数個形成さ
れている。さらに、ＳＯＩ基板２００には、フィールド
グランド（以下、Ｆ／Ｇという）部２０３が形成されて
おり、電気配線２０４を通じて各Ｎ+型コンタクト領域
２０２とＦ／Ｇ部２０３とが電気的に接続された構成と
なっている。
路を囲む素子分離層の間には、半導体基板の電位を固定
するためのＮ+型コンタクト領域２０２が複数個形成さ
れている。さらに、ＳＯＩ基板２００には、フィールド
グランド（以下、Ｆ／Ｇという）部２０３が形成されて
おり、電気配線２０４を通じて各Ｎ+型コンタクト領域
２０２とＦ／Ｇ部２０３とが電気的に接続された構成と
なっている。
【０００５】
【発明が解決しようとする課題】上記従来の半導体装置
では、出力パワー素子と内部回路それぞれを素子分離層
によって囲むことで、互いに絶縁分離された構成として
いる。しかしながら、出力パワー素子を高速でスイッチ
ングさせると、出力パワー素子内のＬ負荷によって発生
した逆起電力もしくは負荷電流の変動が原因となってノ
イズが発生し、そのノイズが内部回路へ悪影響を及ぼす
可能性がある。このようなノイズの影響を受けないよう
にするためには、ノイズ発生源と内部回路との距離を離
すことが考えられるが、チップサイズが大きくなること
から好ましくない。
では、出力パワー素子と内部回路それぞれを素子分離層
によって囲むことで、互いに絶縁分離された構成として
いる。しかしながら、出力パワー素子を高速でスイッチ
ングさせると、出力パワー素子内のＬ負荷によって発生
した逆起電力もしくは負荷電流の変動が原因となってノ
イズが発生し、そのノイズが内部回路へ悪影響を及ぼす
可能性がある。このようなノイズの影響を受けないよう
にするためには、ノイズ発生源と内部回路との距離を離
すことが考えられるが、チップサイズが大きくなること
から好ましくない。
【０００６】本発明は上記点に鑑みて、ノイズ発生源か
らのノイズによる影響を抑制できる構造の半導体装置を
提供することを目的とする。
らのノイズによる影響を抑制できる構造の半導体装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１００）
に、ノイズ発生源とノイズによる影響を受ける回路とが
共に形成されてなる半導体装置において、半導体基板に
二重で形成された第１、第２の素子分離層（１００ａ、
１００ｂ、１ａ、１ｂ）によってノイズ発生源が囲まれ
ていると共に、半導体基板に形成された第３の素子分離
層（１００ｃ、１ｃ）によってノイズによる影響を受け
る回路が囲まれており、第１、第２の素子分離層の間の
電位が固定されていることを特徴としている。
め、請求項１に記載の発明では、半導体基板（１００）
に、ノイズ発生源とノイズによる影響を受ける回路とが
共に形成されてなる半導体装置において、半導体基板に
二重で形成された第１、第２の素子分離層（１００ａ、
１００ｂ、１ａ、１ｂ）によってノイズ発生源が囲まれ
ていると共に、半導体基板に形成された第３の素子分離
層（１００ｃ、１ｃ）によってノイズによる影響を受け
る回路が囲まれており、第１、第２の素子分離層の間の
電位が固定されていることを特徴としている。
【０００８】このような構成によれば、ノイズ発生源が
発生させたノイズがノイズの影響を受ける素子側に伝わ
ることを抑制することができ、ノイズによって影響を受
けることを防止することができる。
発生させたノイズがノイズの影響を受ける素子側に伝わ
ることを抑制することができ、ノイズによって影響を受
けることを防止することができる。
【０００９】請求項２に記載の発明では、半導体基板の
表層部に形成され、所定電位の部位に接続されることに
より電位固定が成される電位固定部（３１）と、第１、
第２の素子分離層の間と電位固定部とを電気的に接続す
る第１電気配線が備えられ、第１電気配線は、第１、第
２の素子分離層と第３の素子分離層との間を通らない構
成となっていることを特徴としている。
表層部に形成され、所定電位の部位に接続されることに
より電位固定が成される電位固定部（３１）と、第１、
第２の素子分離層の間と電位固定部とを電気的に接続す
る第１電気配線が備えられ、第１電気配線は、第１、第
２の素子分離層と第３の素子分離層との間を通らない構
成となっていることを特徴としている。
【００１０】このように、２つの素子分離層の間が電気
配線を通じて電位固定部に電気的に接続された構成とし
ている。そして、第１電気配線が第１、第２の素子分離
層と第３の素子分離層との間を通らない構成としてい
る。このような構成とすれば、ノイズ発生源が発生させ
たノイズがノイズの影響を受ける素子側に伝わることを
抑制することができ、ノイズによって影響を受けること
を防止することができる。
配線を通じて電位固定部に電気的に接続された構成とし
ている。そして、第１電気配線が第１、第２の素子分離
層と第３の素子分離層との間を通らない構成としてい
る。このような構成とすれば、ノイズ発生源が発生させ
たノイズがノイズの影響を受ける素子側に伝わることを
抑制することができ、ノイズによって影響を受けること
を防止することができる。
【００１１】具体的には、請求項３に示すように、コン
タクト領域と電位固定部とを電気的に接続する第２電気
配線（３２）が備えられているとすれば、第１電気配線
が第２電気配線を介さずに、直接、電位固定部に接続さ
れた構成とする。
タクト領域と電位固定部とを電気的に接続する第２電気
配線（３２）が備えられているとすれば、第１電気配線
が第２電気配線を介さずに、直接、電位固定部に接続さ
れた構成とする。
【００１２】請求項４に記載の発明では、第１、第２の
素子分離層の間において、半導体基板の表層部には第１
高濃度領域（３３）が形成されており、第１高濃度領域
と第１電気配線とが電気的に接続されて、第１、第２の
素子分離層の間における電位固定が行われていることを
特徴としている。このように、第１高濃度領域を介して
第１、第２の素子分離層の間を電位固定することができ
る。
素子分離層の間において、半導体基板の表層部には第１
高濃度領域（３３）が形成されており、第１高濃度領域
と第１電気配線とが電気的に接続されて、第１、第２の
素子分離層の間における電位固定が行われていることを
特徴としている。このように、第１高濃度領域を介して
第１、第２の素子分離層の間を電位固定することができ
る。
【００１３】この場合、請求項５に示すように、第１高
濃度領域に隣接するように第２高濃度領域（４０、４
１）を形成し、高濃度領域を広範囲に形成すれば、さら
に抵抗成分を下げた構成にすることができ、より請求項
１の効果を得ることができる。例えば、請求項６に示す
ように、第１高濃度領域の周囲を覆うように第２高濃度
領域を形成しても良いし、請求項７に示すように、第１
高濃度領域よりも深い位置まで形成され第２高濃度領域
を形成しても良い。このように第２高濃度領域を備える
場合、請求項８に示すように、ノイズ発生源もしくはノ
イズの影響を受ける素子に、第２高濃度領域と同等の不
純物濃度かつ同等深さの不純物層（２２、２４）を形成
するのであれば、これらを形成する際に同時に第２高濃
度領域を形成することができる。
濃度領域に隣接するように第２高濃度領域（４０、４
１）を形成し、高濃度領域を広範囲に形成すれば、さら
に抵抗成分を下げた構成にすることができ、より請求項
１の効果を得ることができる。例えば、請求項６に示す
ように、第１高濃度領域の周囲を覆うように第２高濃度
領域を形成しても良いし、請求項７に示すように、第１
高濃度領域よりも深い位置まで形成され第２高濃度領域
を形成しても良い。このように第２高濃度領域を備える
場合、請求項８に示すように、ノイズ発生源もしくはノ
イズの影響を受ける素子に、第２高濃度領域と同等の不
純物濃度かつ同等深さの不純物層（２２、２４）を形成
するのであれば、これらを形成する際に同時に第２高濃
度領域を形成することができる。
【００１４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１５】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における半導体装置を示す。図１（ａ）
は、半導体装置のレイアウト図であり、図１（ｂ）は、
図１（ａ）のＡ−Ａ矢視断面図である。ただし、図１
（ｂ）においては、出力パワー素子形成領域Ｓや内部回
路形成領域Ｔについての具体的な断面構成を示していな
い。これらの具体的な断面構成をそれぞれ図２、図３に
示す。なお、図１（ａ）は断面図ではないが、各構成を
見易くするために、ハッチングを示すものとする。以
下、これらの図に基づいて本実施形態における半導体装
置についての説明を行なう。
の第１実施形態における半導体装置を示す。図１（ａ）
は、半導体装置のレイアウト図であり、図１（ｂ）は、
図１（ａ）のＡ−Ａ矢視断面図である。ただし、図１
（ｂ）においては、出力パワー素子形成領域Ｓや内部回
路形成領域Ｔについての具体的な断面構成を示していな
い。これらの具体的な断面構成をそれぞれ図２、図３に
示す。なお、図１（ａ）は断面図ではないが、各構成を
見易くするために、ハッチングを示すものとする。以
下、これらの図に基づいて本実施形態における半導体装
置についての説明を行なう。
【００１６】図１（ａ）に示されるように、絶縁膜１０
１を介して２枚のシリコン基板（支持層及び活性層）１
０２、１０３を貼り合せたＳＯＩ基板１００が半導体基
板として用いられている。そして、ＳＯＩ基板１００の
うちＮ+型層１０３ａ及びＮ-型ウェル層１０３ｂで構成
された活性層１０３に、ノイズ発生源となる出力パワー
素子が形成されていると共に、基準電圧を生成している
内部回路が形成されている。
１を介して２枚のシリコン基板（支持層及び活性層）１
０２、１０３を貼り合せたＳＯＩ基板１００が半導体基
板として用いられている。そして、ＳＯＩ基板１００の
うちＮ+型層１０３ａ及びＮ-型ウェル層１０３ｂで構成
された活性層１０３に、ノイズ発生源となる出力パワー
素子が形成されていると共に、基準電圧を生成している
内部回路が形成されている。
【００１７】出力パワー素子は、例えば、ＬＤＭＯＳや
ＵＰＤＲＡＩＮ等を有して構成され、高速でのスイッチ
ングが行われると、出力パワー素子内のＬ負荷成分によ
る逆起電力や負荷電流の変動が原因となってノイズを発
生させる。この出力パワー素子の周囲には、図１
（ａ）、（ｂ）に示されるように、トレンチ１００ａ、
１００ｂ及びトレンチ１００ａ、１００ｂ内に埋め込ま
れた絶縁膜１ａ、１ｂからなる素子分離層（第１、第２
の素子分離層）が二重に形成されており、出力パワー素
子が二重の素子分離層によって囲まれた構成となってい
る。なお、本実施形態では、図２に示すように、出力パ
ワー素子の一例としてＬＤＭＯＳ３を示してある。
ＵＰＤＲＡＩＮ等を有して構成され、高速でのスイッチ
ングが行われると、出力パワー素子内のＬ負荷成分によ
る逆起電力や負荷電流の変動が原因となってノイズを発
生させる。この出力パワー素子の周囲には、図１
（ａ）、（ｂ）に示されるように、トレンチ１００ａ、
１００ｂ及びトレンチ１００ａ、１００ｂ内に埋め込ま
れた絶縁膜１ａ、１ｂからなる素子分離層（第１、第２
の素子分離層）が二重に形成されており、出力パワー素
子が二重の素子分離層によって囲まれた構成となってい
る。なお、本実施形態では、図２に示すように、出力パ
ワー素子の一例としてＬＤＭＯＳ３を示してある。
【００１８】図２に示すように、ＬＤＭＯＳ３を囲むよ
うにＰウェル４が形成され、さらにＰウェル４を囲むよ
うにディープＮ+５が形成された構成となっている。
うにＰウェル４が形成され、さらにＰウェル４を囲むよ
うにディープＮ+５が形成された構成となっている。
【００１９】ＬＤＭＯＳ３は以下のように構成されてい
る。活性層１０３におけるＮ-型ウェル層１０３ｂ上に
はＰ型ウェル６が形成され、Ｐ型ウェル６の表層部には
Ｎ型ウェル７が形成されていると共に、チャネルＰウェ
ル８が形成されている。また、チャネルＰウェル８の表
層部にＮ+型ソース領域９が形成され、Ｎ型ウェル７の
表層部のうちチャネルＰウェル８から離間した位置にＮ
+型ドレイン領域１０が形成されている。
る。活性層１０３におけるＮ-型ウェル層１０３ｂ上に
はＰ型ウェル６が形成され、Ｐ型ウェル６の表層部には
Ｎ型ウェル７が形成されていると共に、チャネルＰウェ
ル８が形成されている。また、チャネルＰウェル８の表
層部にＮ+型ソース領域９が形成され、Ｎ型ウェル７の
表層部のうちチャネルＰウェル８から離間した位置にＮ
+型ドレイン領域１０が形成されている。
【００２０】また、チャネルＰウェル８のうち、Ｎ+型
ソース領域９とＮ型ウェル７との間に挟まれた部分の表
面をチャネル領域１１として、このチャネル領域１１の
上に、ゲート絶縁膜を介してゲート電極１２が形成され
ている。このゲート電極１２は、例えばポリシリコンで
形成され、Ｎ型ウェル７上に形成されたＬＯＣＯＳ酸化
膜１３上まで延設されている。さらに、ゲート電極１２
およびＬＯＣＯＳ酸化膜１３を覆うように層間絶縁膜１
４が形成され、この層間絶縁膜１４に形成された各コン
タクトホールを介して、ソース電極１５とドレイン電極
１６とがそれぞれソース領域９やドレイン領域１０に電
気的に接続されている。このようにして、ＬＤＭＯＳ３
が構成され、ゲート電極１２に所望の電圧を印加する
と、チャネル領域１１を介してソース、ドレイン間に電
流が流れるという動作が行われるようになっている。
ソース領域９とＮ型ウェル７との間に挟まれた部分の表
面をチャネル領域１１として、このチャネル領域１１の
上に、ゲート絶縁膜を介してゲート電極１２が形成され
ている。このゲート電極１２は、例えばポリシリコンで
形成され、Ｎ型ウェル７上に形成されたＬＯＣＯＳ酸化
膜１３上まで延設されている。さらに、ゲート電極１２
およびＬＯＣＯＳ酸化膜１３を覆うように層間絶縁膜１
４が形成され、この層間絶縁膜１４に形成された各コン
タクトホールを介して、ソース電極１５とドレイン電極
１６とがそれぞれソース領域９やドレイン領域１０に電
気的に接続されている。このようにして、ＬＤＭＯＳ３
が構成され、ゲート電極１２に所望の電圧を印加する
と、チャネル領域１１を介してソース、ドレイン間に電
流が流れるという動作が行われるようになっている。
【００２１】なお、チャネルＰウェル８の表層部におい
て、Ｎ型ソース領域９に隣接するように形成されたＰ+
層１７は、チャネルＰウェル８をソース電極１５と同電
位に固定するためのものである。
て、Ｎ型ソース領域９に隣接するように形成されたＰ+
層１７は、チャネルＰウェル８をソース電極１５と同電
位に固定するためのものである。
【００２２】一方、ＬＤＭＯＳ３を囲むように形成され
たＰ型ウェル４は、Ｐ型ウェル６と接するように構成さ
れ、その内部にはベース１７が形成されている。ベース
１７の表層部にはコンタクトＰ+１７ａが形成され、コ
ンタクトＰ+１７ａの表面にはソース電極１５と電気的
に接続される電極１８が形成されている。このような構
成により、ベース１７およびＰ型ウェル６を介して、Ｐ
型ウェル６の電位が確実にソース電位に固定されるよう
になっている。
たＰ型ウェル４は、Ｐ型ウェル６と接するように構成さ
れ、その内部にはベース１７が形成されている。ベース
１７の表層部にはコンタクトＰ+１７ａが形成され、コ
ンタクトＰ+１７ａの表面にはソース電極１５と電気的
に接続される電極１８が形成されている。このような構
成により、ベース１７およびＰ型ウェル６を介して、Ｐ
型ウェル６の電位が確実にソース電位に固定されるよう
になっている。
【００２３】また、ディープＮ+５は、トレンチ１００
ａ内に埋め込まれた絶縁膜１ａと接するように形成さ
れ、ディープＮ+５の表層部に形成されたコンタクトＮ+
５ａを介して、コンタクトＮ+５ａの表面に形成された
ボトム電極１９と電気的に接続されている。これらの構
成により、ドレイン電極１１に逆起電力が印加され、基
板方向に電流が流れると、その電流が活性層１０３およ
びディープＮ+５を介してボトム電極１９で取り出され
るようにできる。
ａ内に埋め込まれた絶縁膜１ａと接するように形成さ
れ、ディープＮ+５の表層部に形成されたコンタクトＮ+
５ａを介して、コンタクトＮ+５ａの表面に形成された
ボトム電極１９と電気的に接続されている。これらの構
成により、ドレイン電極１１に逆起電力が印加され、基
板方向に電流が流れると、その電流が活性層１０３およ
びディープＮ+５を介してボトム電極１９で取り出され
るようにできる。
【００２４】一方、内部回路は、例えばバンドギャップ
回路やチャージポンプ回路、もしくは信号処理回路等で
構成され、ノイズが入ることによって誤動作が起こるよ
うな回路が相当する。この内部回路の周囲には、図１
（ａ）、（ｂ）に示されるように、トレンチ１００ｃ及
びトレンチ１００ｃ内に埋め込まれた絶縁膜１ｃからな
る素子分離層（第３の素子分離層）が形成されており、
内部回路が一重の素子分離層によって囲まれた構成とな
っている。なお、本実施形態では、図３に示すように、
内部回路に備えられた素子の一例として、バンドギャッ
プ回路に備えられたＮＰＮトランジスタを示してある。
回路やチャージポンプ回路、もしくは信号処理回路等で
構成され、ノイズが入ることによって誤動作が起こるよ
うな回路が相当する。この内部回路の周囲には、図１
（ａ）、（ｂ）に示されるように、トレンチ１００ｃ及
びトレンチ１００ｃ内に埋め込まれた絶縁膜１ｃからな
る素子分離層（第３の素子分離層）が形成されており、
内部回路が一重の素子分離層によって囲まれた構成とな
っている。なお、本実施形態では、図３に示すように、
内部回路に備えられた素子の一例として、バンドギャッ
プ回路に備えられたＮＰＮトランジスタを示してある。
【００２５】図３に示すように、ＮＰＮトランジスタ
は、活性層１０３に形成されている。活性層１０３に備
えられたＮ-型ウェル層１０３ｂの表層部にはＰ型ベー
ス層２０が形成され、このＰ型ベース層２０の表層部に
はＰ+型コンタクト領域２１とＮ+型エミッタ領域２２と
が形成されている。また、Ｎ-型ウェル層１０３ｂの表
層部には、Ｐ型ベース層２０から離間するようにＮ+型
コレクタ領域２３が形成されている。このＮ+型コレク
タ領域２３が形成された位置にもＮ+型層１０３ａに達
するようにディープＮ+２４が形成されている。そし
て、上記各領域２１〜２３の表面には、ベース電極２
５、エミッタ電極２６、コレクタ電極２７が形成され、
これら各電極２５〜２７がＬＯＣＯＳ酸化膜１３や層間
絶縁膜１４を介して電気的に分離された構成となってい
る。
は、活性層１０３に形成されている。活性層１０３に備
えられたＮ-型ウェル層１０３ｂの表層部にはＰ型ベー
ス層２０が形成され、このＰ型ベース層２０の表層部に
はＰ+型コンタクト領域２１とＮ+型エミッタ領域２２と
が形成されている。また、Ｎ-型ウェル層１０３ｂの表
層部には、Ｐ型ベース層２０から離間するようにＮ+型
コレクタ領域２３が形成されている。このＮ+型コレク
タ領域２３が形成された位置にもＮ+型層１０３ａに達
するようにディープＮ+２４が形成されている。そし
て、上記各領域２１〜２３の表面には、ベース電極２
５、エミッタ電極２６、コレクタ電極２７が形成され、
これら各電極２５〜２７がＬＯＣＯＳ酸化膜１３や層間
絶縁膜１４を介して電気的に分離された構成となってい
る。
【００２６】また、ＳＯＩ基板１００の表層部うち、出
力パワー素子を囲む二重の素子分離層と内部回路を囲む
素子分離層との間には、ＳＯＩ基板１００の電位を固定
するためのＮ+型コンタクト領域３０が複数個形成され
ている。そして、ＳＯＩ基板１００には、チップ外の接
地電位点に接続される電位固定部としてのＦ／Ｇ部３１
が形成されており、電気配線（第２電気配線）３２を通
じて各Ｎ+型コンタクト領域３０とＦ／Ｇ部３１とが電
気的に接続された構成となっている。
力パワー素子を囲む二重の素子分離層と内部回路を囲む
素子分離層との間には、ＳＯＩ基板１００の電位を固定
するためのＮ+型コンタクト領域３０が複数個形成され
ている。そして、ＳＯＩ基板１００には、チップ外の接
地電位点に接続される電位固定部としてのＦ／Ｇ部３１
が形成されており、電気配線（第２電気配線）３２を通
じて各Ｎ+型コンタクト領域３０とＦ／Ｇ部３１とが電
気的に接続された構成となっている。
【００２７】さらに、出力パワー素子を囲む二重の素子
分離層の間において、ＳＯＩ基板１００の表層部にはＮ
-型ウェル層１０３ｂよりも高濃度な複数のＮ+型コンタ
クト領域（第１高濃度領域）３３が形成されている。こ
れら各Ｎ+型コンタクト領域３３は、電気配線（第１電
気配線）３４を通じてＦ／Ｇ部３１に電気的に接続され
た構成となっている。具体的には、各Ｎ+型コンタクト
領域３３は、出力パワー素子を囲んでいる素子分離層と
内部回路を囲んでいる素子分離層との間を通らず、ま
た、電気配線３２を介さずにＦ／Ｇ部３１に電気的に接
続されている。
分離層の間において、ＳＯＩ基板１００の表層部にはＮ
-型ウェル層１０３ｂよりも高濃度な複数のＮ+型コンタ
クト領域（第１高濃度領域）３３が形成されている。こ
れら各Ｎ+型コンタクト領域３３は、電気配線（第１電
気配線）３４を通じてＦ／Ｇ部３１に電気的に接続され
た構成となっている。具体的には、各Ｎ+型コンタクト
領域３３は、出力パワー素子を囲んでいる素子分離層と
内部回路を囲んでいる素子分離層との間を通らず、ま
た、電気配線３２を介さずにＦ／Ｇ部３１に電気的に接
続されている。
【００２８】このような構成においては、ｎ+型コンタ
クト領域３０及びｎ+型コンタクト領域３３が電気配線
を介してＦ／Ｇ部３１に接続され、Ｆ／Ｇ部３１が接地
電位点に接続された状態になっている。このため、出力
パワー素子と内部回路との間、および二重の素子分離層
の間において、ＳＯＩ基板１００の活性層１０３が接地
電位に固定された状態とされる。
クト領域３０及びｎ+型コンタクト領域３３が電気配線
を介してＦ／Ｇ部３１に接続され、Ｆ／Ｇ部３１が接地
電位点に接続された状態になっている。このため、出力
パワー素子と内部回路との間、および二重の素子分離層
の間において、ＳＯＩ基板１００の活性層１０３が接地
電位に固定された状態とされる。
【００２９】続いて、上述のように構成された半導体装
置により得られる効果について説明する。
置により得られる効果について説明する。
【００３０】本発明者らは、本実施形態に示す半導体装
置に先立ち、様々な回路構成について、出力パワー素子
が発生させたノイズが内部回路側にどの程度届くかを検
討した。まず、図４（ａ）に示すように、本実施形態に
対して外側の素子分離層や電気配線３４等をなくした構
成、つまり従来と同様の構成について検討した。この回
路構成は、出力パワー素子を囲む素子分離層を容量Ｃ
１、内部回路を囲む素子分離層を容量Ｃ２、電気配線に
おける配線抵抗をＲとすると、図４（ｂ）のような等価
回路で示される。なお、この図中、点Ａは出力パワー素
子を表しており、点Ｂは内部回路を表している。
置に先立ち、様々な回路構成について、出力パワー素子
が発生させたノイズが内部回路側にどの程度届くかを検
討した。まず、図４（ａ）に示すように、本実施形態に
対して外側の素子分離層や電気配線３４等をなくした構
成、つまり従来と同様の構成について検討した。この回
路構成は、出力パワー素子を囲む素子分離層を容量Ｃ
１、内部回路を囲む素子分離層を容量Ｃ２、電気配線に
おける配線抵抗をＲとすると、図４（ｂ）のような等価
回路で示される。なお、この図中、点Ａは出力パワー素
子を表しており、点Ｂは内部回路を表している。
【００３１】そして、出力パワー素子が、図５（ａ）に
示すような波形のノイズを発生させ、図４（ｂ）中の点
Ａから入力されたとすると、点Ｂから図５（ｂ）に示す
電圧波形が出力されることになる。この場合、出力電圧
の最大値は６３Ｖであった。この出力波形が出力回路に
伝達されるノイズであり、このノイズが大きくなるほ
ど、出力回路に与える影響が大きくなる。
示すような波形のノイズを発生させ、図４（ｂ）中の点
Ａから入力されたとすると、点Ｂから図５（ｂ）に示す
電圧波形が出力されることになる。この場合、出力電圧
の最大値は６３Ｖであった。この出力波形が出力回路に
伝達されるノイズであり、このノイズが大きくなるほ
ど、出力回路に与える影響が大きくなる。
【００３２】このため、本発明者らは、図６（ａ）に示
すような回路構成、すなわち、出力パワー素子が二重の
素子分離層によって囲まれ、これら各素子分離層の間が
フローティングとされた構成を考えた。この場合におい
て、出力パワー素子を囲む２つの素子分離層を容量Ｃ
１、Ｃ２、電気配線における配線抵抗をＲとすると、図
６（ａ）の構成は図６（ｂ）のような等価回路で示され
る。
すような回路構成、すなわち、出力パワー素子が二重の
素子分離層によって囲まれ、これら各素子分離層の間が
フローティングとされた構成を考えた。この場合におい
て、出力パワー素子を囲む２つの素子分離層を容量Ｃ
１、Ｃ２、電気配線における配線抵抗をＲとすると、図
６（ａ）の構成は図６（ｂ）のような等価回路で示され
る。
【００３３】そして、点Ａから図５（ａ）に示す波形が
入力されたとすると、点Ｂから図５（ｃ）に示す電圧波
形が出力されることになる。この出力電圧波形を見てみ
ると、出力電圧の最大値が４３Ｖとなっており、図４に
示す従来の構成と比べて出力回路に伝わるノイズが低減
されていることが確認された。しかしながら、ノイズの
低減が十分ではなく、さらなるノイズの低減が必要であ
る。
入力されたとすると、点Ｂから図５（ｃ）に示す電圧波
形が出力されることになる。この出力電圧波形を見てみ
ると、出力電圧の最大値が４３Ｖとなっており、図４に
示す従来の構成と比べて出力回路に伝わるノイズが低減
されていることが確認された。しかしながら、ノイズの
低減が十分ではなく、さらなるノイズの低減が必要であ
る。
【００３４】そこで、本発明者らは、図７（ａ）に示す
ような本実施形態に示す半導体装置の回路構成を考え
た。この場合において、出力パワー素子を囲む２つの素
子分離層を容量Ｃ１、Ｃ２、電気配線３２や電気配線３
４における配線抵抗をＲとすると、図７（ａ）の構成は
図７（ｂ）のような等価回路で示される。
ような本実施形態に示す半導体装置の回路構成を考え
た。この場合において、出力パワー素子を囲む２つの素
子分離層を容量Ｃ１、Ｃ２、電気配線３２や電気配線３
４における配線抵抗をＲとすると、図７（ａ）の構成は
図７（ｂ）のような等価回路で示される。
【００３５】そして、点Ａから図５（ａ）に示す波形が
入力されたとすると、点Ｂから図５（ｄ）に示す電圧波
形が出力されることになる。この出力電圧波形を見てみ
ると、出力電圧の最大値が２８Ｖとなっており、図４に
示す従来の構成や図６に示す上記構成と比べて出力回路
に伝わるノイズが十分に低減されていることが確認され
た。
入力されたとすると、点Ｂから図５（ｄ）に示す電圧波
形が出力されることになる。この出力電圧波形を見てみ
ると、出力電圧の最大値が２８Ｖとなっており、図４に
示す従来の構成や図６に示す上記構成と比べて出力回路
に伝わるノイズが十分に低減されていることが確認され
た。
【００３６】なお、本発明者らは、図８（ａ）に示すよ
うな回路構成、すなわち図６（ａ）に示す構成に対し
て、出力パワー素子と内部回路との間に配置される電気
配線３２と二重の素子分離層の間とをショートさせた構
成についても検討を行なった。しかしながら、このよう
な回路構成の等価回路は図８（ｂ）に示す構成となり、
ショート部分を通じて出力パワー素子と内部回路との間
にノイズが直接伝わって、実質的に図４に示す従来の回
路構成と等価になってしまう。これに対し、本実施形態
では、２つの素子分離層の間が電気配線３４を通じてＦ
／Ｇ部３１に電気的に接続された構成となっていること
から、出力パワー素子が発生させたノイズがＦ／Ｇ部３
１に伝わることになる。そして、Ｆ／Ｇ部３１は接地電
位点に接続された構成となっているため、Ｆ／Ｇ部３１
の電位が接地電位に固定され、Ｆ／Ｇ部３１に伝わった
ノイズが内部回路側に伝えられることはほぼない。この
ため、ノイズ低減には、本実施形態に示すように、出力
パワー素子と内部回路の間に位置する電気配線３２とは
異なる電気配線３４を介して、二重の素子分離層の間が
Ｆ／Ｇ部３１に電気的に接続された構成とすることが必
要となる。
うな回路構成、すなわち図６（ａ）に示す構成に対し
て、出力パワー素子と内部回路との間に配置される電気
配線３２と二重の素子分離層の間とをショートさせた構
成についても検討を行なった。しかしながら、このよう
な回路構成の等価回路は図８（ｂ）に示す構成となり、
ショート部分を通じて出力パワー素子と内部回路との間
にノイズが直接伝わって、実質的に図４に示す従来の回
路構成と等価になってしまう。これに対し、本実施形態
では、２つの素子分離層の間が電気配線３４を通じてＦ
／Ｇ部３１に電気的に接続された構成となっていること
から、出力パワー素子が発生させたノイズがＦ／Ｇ部３
１に伝わることになる。そして、Ｆ／Ｇ部３１は接地電
位点に接続された構成となっているため、Ｆ／Ｇ部３１
の電位が接地電位に固定され、Ｆ／Ｇ部３１に伝わった
ノイズが内部回路側に伝えられることはほぼない。この
ため、ノイズ低減には、本実施形態に示すように、出力
パワー素子と内部回路の間に位置する電気配線３２とは
異なる電気配線３４を介して、二重の素子分離層の間が
Ｆ／Ｇ部３１に電気的に接続された構成とすることが必
要となる。
【００３７】以上説明したように、本実施形態では、ノ
イズ発生源となる出力パワー素子を二重の素子分離層で
囲み、出力パワー素子と内部回路の間に位置する電気配
線３２とは異なる電気配線３４を介して、二重の素子分
離層の間がＦ／Ｇ部３１に電気的に接続された構成とし
ている。これにより、出力パワー素子が発生させたノイ
ズが出力回路側に伝わることを抑制することができ、出
力回路がノイズによって影響を受けることを防止するこ
とができる。
イズ発生源となる出力パワー素子を二重の素子分離層で
囲み、出力パワー素子と内部回路の間に位置する電気配
線３２とは異なる電気配線３４を介して、二重の素子分
離層の間がＦ／Ｇ部３１に電気的に接続された構成とし
ている。これにより、出力パワー素子が発生させたノイ
ズが出力回路側に伝わることを抑制することができ、出
力回路がノイズによって影響を受けることを防止するこ
とができる。
【００３８】また、本実施形態では、二重の素子分離層
の間が電気配線３４を通じてＦ／Ｇ部３１に電気的に接
続された構成としている。そして、Ｆ／Ｇ部３１が接地
電位点に接続された構成としている。このため、出力パ
ワー素子がノイズを発生させ、電気配線３４を通じてＦ
／Ｇ部３１に伝えられても、Ｆ／Ｇ部３１に伝わったノ
イズが内部回路側に伝わないようにすることができる。
の間が電気配線３４を通じてＦ／Ｇ部３１に電気的に接
続された構成としている。そして、Ｆ／Ｇ部３１が接地
電位点に接続された構成としている。このため、出力パ
ワー素子がノイズを発生させ、電気配線３４を通じてＦ
／Ｇ部３１に伝えられても、Ｆ／Ｇ部３１に伝わったノ
イズが内部回路側に伝わないようにすることができる。
【００３９】なお、本実施形態に示す半導体装置の製造
方法は、トレンチ１００ａを形成する際にトレンチ１０
０ｂを形成することと、電気配線３２をパターニングす
る際に電気配線３４も形成すること、及びＮ+型コンタ
クト領域３０と共にＮ+型コンタクト領域３３を形成す
ること以外に関しては従来と同様であるため、ここでは
説明を省略する。
方法は、トレンチ１００ａを形成する際にトレンチ１０
０ｂを形成することと、電気配線３２をパターニングす
る際に電気配線３４も形成すること、及びＮ+型コンタ
クト領域３０と共にＮ+型コンタクト領域３３を形成す
ること以外に関しては従来と同様であるため、ここでは
説明を省略する。
【００４０】（他の実施形態）上記第１実施形態では、
二重の素子分離層の間にＮ+型コンタクト領域３３を設
けた構成としているが、さらに抵抗成分を下げた構成と
すれば、より上記効果を得ることができる。
二重の素子分離層の間にＮ+型コンタクト領域３３を設
けた構成としているが、さらに抵抗成分を下げた構成と
すれば、より上記効果を得ることができる。
【００４１】例えば、図９（ａ）〜（ｃ）に示す構成を
採用することができる。図９（ａ）は、Ｎ+型コンタク
ト領域３３の周囲を覆うようにＮ-型ウェル層１０３ｂ
より高濃度なＮ+型層（第２高濃度領域）４０を形成し
た構成としたものである。この場合、例えば図３に示す
Ｎ+型エミッタ領域２２等の形成時に同時にＮ+型層４０
を形成すれば、製造工程の増加なしでＮ+型層４０を形
成することができる。図９（ｂ）は、Ｎ+型コンタクト
領域３３よりも深い位置までＮ-型ウェル層１０３ｂよ
りも高濃度なＮ+型層（第２高濃度領域）４１を形成し
たものである。この場合、例えば図３に示すディープＮ
+２４を形成する際に同時にＮ+型層４１を形成すれば、
製造工程の増加なしでＮ+型層４１を形成することがで
きる。図９（ｃ）は、図９（ａ）、（ｂ）におけるＮ+
型層４０、４１を共に形成したものであり、この場合も
製造工程の増加なしでＮ+型層４０、４１を形成するこ
とができる。
採用することができる。図９（ａ）は、Ｎ+型コンタク
ト領域３３の周囲を覆うようにＮ-型ウェル層１０３ｂ
より高濃度なＮ+型層（第２高濃度領域）４０を形成し
た構成としたものである。この場合、例えば図３に示す
Ｎ+型エミッタ領域２２等の形成時に同時にＮ+型層４０
を形成すれば、製造工程の増加なしでＮ+型層４０を形
成することができる。図９（ｂ）は、Ｎ+型コンタクト
領域３３よりも深い位置までＮ-型ウェル層１０３ｂよ
りも高濃度なＮ+型層（第２高濃度領域）４１を形成し
たものである。この場合、例えば図３に示すディープＮ
+２４を形成する際に同時にＮ+型層４１を形成すれば、
製造工程の増加なしでＮ+型層４１を形成することがで
きる。図９（ｃ）は、図９（ａ）、（ｂ）におけるＮ+
型層４０、４１を共に形成したものであり、この場合も
製造工程の増加なしでＮ+型層４０、４１を形成するこ
とができる。
【００４２】なお、上記実施形態では、ノイズ発生源と
して出力パワー素子を例に挙げ、ノイズによる影響を受
け易い回路として内部回路を例に挙げたが、これら以外
のものであっても本発明を適用することができる。
して出力パワー素子を例に挙げ、ノイズによる影響を受
け易い回路として内部回路を例に挙げたが、これら以外
のものであっても本発明を適用することができる。
【図１】本発明の第１実施形態における半導体装置を示
した図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＡ−Ａ矢視断面図である。
した図であり、（ａ）は半導体装置のレイアウト図、
（ｂ）は（ａ）のＡ−Ａ矢視断面図である。
【図２】図１に示す出力パワー素子形成領域Ｓの詳細を
示す断面図である。
示す断面図である。
【図３】図１に示す内部回路形成部Ｔの詳細を示す断面
図である。
図である。
【図４】本発明者らが検討に用いた半導体装置であり、
（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）の
等価回路図である。
（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）の
等価回路図である。
【図５】ノイズに対する出力電圧波形を示した図であ
る。
る。
【図６】本発明者らが検討に用いた半導体装置であり、
（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）の
等価回路図である。
（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）の
等価回路図である。
【図７】図１に示す半導体装置であり、（ａ）は半導体
装置のレイアウト図、（ｂ）は（ａ）の等価回路図であ
る。
装置のレイアウト図、（ｂ）は（ａ）の等価回路図であ
る。
【図８】本発明者らが検討に用いた半導体装置であり、
（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）の
等価回路図である。
（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）の
等価回路図である。
【図９】他の実施形態で示す半導体装置の断面構成を表
した図である。
した図である。
【図１０】従来の半導体装置を示した図であり、（ａ）
は半導体装置のレイアウト図、（ｂ）は（ａ）のＢ−Ｂ
矢視断面図である。
は半導体装置のレイアウト図、（ｂ）は（ａ）のＢ−Ｂ
矢視断面図である。
１ａ〜１ｃ…絶縁膜、３…ＬＤＭＯＳ、３１…Ｆ／Ｇ
部、３２…電気配線、３３…Ｎ+型コンタクト領域、３
４…電気配線、１００…ＳＯＩ基板、１００ａ〜１００
ｃ…トレンチ、１０１…絶縁膜、１０２…支持層、１０
３…活性層、Ｓ…出力パワー素子形成領域、Ｔ…内部回
路形成領域。
部、３２…電気配線、３３…Ｎ+型コンタクト領域、３
４…電気配線、１００…ＳＯＩ基板、１００ａ〜１００
ｃ…トレンチ、１０１…絶縁膜、１０２…支持層、１０
３…活性層、Ｓ…出力パワー素子形成領域、Ｔ…内部回
路形成領域。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/76 Ｓ
27/06
Ｆターム(参考） 5F032 AA01 AA06 AA63 BA08 CA03
CA17 CA18 CA24 CA25
5F038 BH01 BH10 BH19 EZ20
5F048 AA04 AB10 AC07 AC10 BA09
BA12 BC07 BE02 BF16 BF17
BG14 CA01 CA03
5F110 AA21 BB03 BB12 CC02 DD05
EE09 GG02 GG12 NN02 NN62
NN63 NN65 NN66 NN71 QQ17
Claims (8)
- 【請求項１】 半導体基板（１００）に、ノイズ発生源
とノイズによる影響を受ける回路とが共に形成されてな
る半導体装置において、 前記半導体基板に二重で形成された第１、第２の素子分
離層（１００ａ、１００ｂ、１ａ、１ｂ）によって前記
ノイズ発生源が囲まれていると共に、前記半導体基板に
形成された第３の素子分離層（１００ｃ、１ｃ）によっ
て前記ノイズによる影響を受ける回路が囲まれており、
前記第１、第２の素子分離層の間の電位が固定されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記半導体基板の表層部に形成され、所
定電位の部位に接続されることにより電位固定が成され
る電位固定部（３１）と、 前記第１、第２の素子分離層の間と前記電位固定部とを
電気的に接続する第１電気配線が備えられ、前記第１電
気配線は、前記第１、第２の素子分離層と前記第３の素
子分離層との間を通らない構成となっていることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１、第２の素子分離層と前記第３
の素子分離層との間において、前記半導体基板の表層部
に形成されたコンタクト領域（３０）と、 前記半導体基板の表層部に形成され、所定電位の部位に
接続されることにより電位固定が成される電位固定部
（３１）と、 前記第１、第２の素子分離層の間と前記電位固定部とを
電気的に接続する第１電気配線（３４）と、 前記コンタクト領域と前記電位固定部とを電気的に接続
する第２電気配線（３２）とが備えられ、 前記第１電気配線が前記第２電気配線を介さずに、直
接、前記電位固定部に接続されていることを特徴とする
請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第１、第２の素子分離層の間におい
て、前記半導体基板の表層部には第１高濃度領域（３
３）が形成されており、 前記第１高濃度領域と前記第１電気配線とが電気的に接
続されて、前記第１、第２の素子分離層の間における電
位固定が行われていることを特徴とする請求項２又は３
に記載の半導体装置。 - 【請求項５】 前記第１高濃度領域に隣接するように第
２高濃度領域（４０、４１）が形成され、高濃度領域が
広げられていることを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】 前記第２高濃度領域は、前記第１高濃度
領域の周囲を覆うように形成されていることを特徴とす
る請求項５に記載の半導体装置。 - 【請求項７】 前記第２高濃度領域は、前記第１高濃度
領域よりも深い位置まで形成されていることを特徴とす
る請求項５に記載の半導体装置。 - 【請求項８】 前記ノイズ発生源もしくは前記ノイズの
影響を受ける素子には、前記第２高濃度領域と同等の不
純物濃度かつ同等深さの不純物層（２２、２４）が形成
されていることを特徴とする請求項５乃至７のいずれか
１つに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199128A JP2003017704A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置 |
| US10/175,306 US6646319B2 (en) | 2001-06-29 | 2002-06-20 | Semiconductor device having isolating region for suppressing electrical noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199128A JP2003017704A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置 |
Publications (1)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135751B2 (en) | 2003-07-25 | 2006-11-14 | Fuji Electric Device Technology Co., Ltd. | High breakdown voltage junction terminating structure |
| JP2006245196A (ja) * | 2005-03-02 | 2006-09-14 | Nec Electronics Corp | 半導体装置 |
| JP4644006B2 (ja) * | 2005-03-02 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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