TWI441314B - Semiconductor device - Google Patents

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TWI441314B
TWI441314B TW097112674A TW97112674A TWI441314B TW I441314 B TWI441314 B TW I441314B TW 097112674 A TW097112674 A TW 097112674A TW 97112674 A TW97112674 A TW 97112674A TW I441314 B TWI441314 B TW I441314B
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Toshikazu Matsui
Satoshi Kamei
Hisanori Ito
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Description

半導體裝置
本發明係關於半導體裝置，特別有關有效適用於具有電容元件之半導體裝置之技術。
於半導體基板上形成MISFET或電容器等，以布線來將各元件間予以結線，藉以製造各種半導體裝置。
於日本特開平8-306870號公報(專利文獻1)，記載有串聯連接利用形成MOS電晶體或雙極元件時所形成之層之MOS電容元件或接合電容元件1個以上，來構成升壓電路所必要之電容，其串聯連接數設為施加於MOS電容元件或接合電容元件之各個之電壓成為其耐壓以下之數目之技術。
[專利文獻1]
日本特開平8-306870號公報
若根據本發明者之檢討可得知以下事項。
半導體裝置所要求之可靠性近年來日益增高。特別是車載用途之半導體裝置要求比其他用途高之可靠性。若作為半導體晶片之半導體裝置本身所要求之可靠性高，則形成於晶片內之各種元件需要更高之可靠性。形成於晶片內之元件中，面積大且有效應力時間長之電容元件特別要求高可靠性。
作為可靠性高之電容元件有所謂MOS(Metal Oxide Semiconductor：金屬/氧化物/半導體)型電容元件，其係於電容絕緣膜利用將半導體基板予以熱氧化所形成之閘極絕緣膜。由於MOS型電容元件可藉由熱氧化來形成電容絕緣膜，因此可形成膜質良好之電容絕緣膜，不易發生電極間之絕緣漏電或絕緣破壞，故可提高各個電容元件之可靠性。
然而，電容元件若於對向電極間即便有1處脆弱點，則由該處發生漏電或短路，使用電容元件之電路全體可能無法進行所需動作，因此即使為使用可靠性高之MOS型電容元件之情況，仍期待提高使用電容元件之電路全體之可靠性。
而且，MOS型電容元件由於佔有半導體基板之面積大，於該區域無法形成電晶體等，因此不利於謀求晶片面積縮小。相對於其，PIP(Polysilicon Insulator Polysilicon：多晶矽/絕緣層/多晶矽)型電容元件或MIM(Metal Insulator Metal：金屬/絕緣層/金屬)型電容元件由於可形成於半導體基板上之層間絕緣膜上，因此於電容元件之下方亦可形成電晶體等其他元件，有利於謀求晶片面積之縮小。然而，由於PIP型電容元件或MIM型電容元件不藉由熱氧化膜而以CVD法等來形成電極間之電容絕緣膜，因此可靠性容易比MOS型電容元件低。因此，於使用PIP型電容元件或MIM型電容元件之情況時，亦期待提高使用電容元件之電路全體之可靠性。
而且，提升使用電容元件之電路全體之可靠性時，亦期 待抑制半導體裝置之製造成本增大。
本發明之目的在於提供一種可提升具有使用電容元件之電路之半導體裝置之可靠性之技術。
本發明之其他目的在於提供一種可使具有使用電容元件之電路之半導體裝置之可靠性提升、與製造成本減低同時成立之技術。
本發明之前述及其他目的與新穎特徵從本說明書之記述及附圖當可明白。
簡單說明本申請案所揭示之發明中具代表性者之概要如下。
本發明為一種半導體裝置，其係具有配置於半導體基板上之第一、第二、第三及第四電容元件；前述第一、第二、第三及第四電容元件之一方電極彼此係由同層之導體層所形成，另一方電極彼此係由其他同層之導體層所形成。而且，前述第一及第三電容元件之前述一方電極彼此係經由導體互相電性連接，且連接於第一電位，前述第二及第四電容元件之前述一方電極彼此係經由導體互相電性連接，且連接於與前述第一電位不同之第二電位。再者，前述第一及第二電容元件之前述另一方電極彼此係經由導體互相電性連接，且為浮動電位，前述第三及第四電容元件之前述另一方電極彼此係經由導體互相電性連接，且為浮動電位，並且與前述第一及第二電容元件之前述另一方電極未以導體連接。
而且，本發明為一種半導體裝置，其係於半導體基板上形成有於第一電位與不同於前述第一電位之第二電位間，將複數個由1對第一及第二電容元件所成之串聯電路予以並聯地連接而成之電路；前述複數串聯電路之前述第一及第二電容元件之一方電極彼此係由同層之導體層所形成，另一方電極彼此係由其他同層之導體層所形成。而且，前述複數串聯電路之前述第一電容元件之前述一方電極彼此係經由導體互相電性連接，且連接於前述第一電位，前述複數串聯電路之前述第二電容元件之前述一方電極彼此係經由導體互相電性連接，且連接於前述第二電位。再者，於前述複數串聯電路之各個，前述第一電容元件之前述另一方電極及前述第二電容元件之前述另一方電極係經由導體電性連接，且為浮動電位，但與其他前述串聯電路之前述第一及第二電容元件之前述另一方電極未以導體連接。
簡單說明本申請案所揭示之發明中由具代表者所獲得之效果如下。
可提升半導體裝置之可靠性。
而且，可減低半導體裝置之製造成本。
於以下實施型態，為了方便，於有其必要時分割為複數區段或實施型態來說明，但特別明示之情況除外，其等並非互無關係，一方在於另一方之一部分或全部之變形例、詳細、補充說明等關係。而且，於以下實施型態，提及要 素之數字等(包含個數、數值、量、範圍等)之情況時，除了特別明示之情況及原理上明顯限定於特定數之情況等以外，並不限定於該特定數，特定數以上或以下均可。再者，於以下實施型態，其構成要素(亦包含要素步驟等)除了特別明示之情況及原理上認為明顯必需者之情況等以外，當然未必為必需者。同樣地，於以下實施型態，提及構成要素等之形狀、位置關係等時，除了特別明示之情況及原理上認為明顯否定之情況等以外，實質上包含與該形狀等近似或類似者等。關於上述數值及範圍，此亦同理。
以下，根據圖式來詳細說明本發明之實施型態。此外，於用以說明實施型態之所有圖中，對於具有同一功能之構件附以同一符號，並省略其重複說明。而且，於以下實施型態，若非特別必要時，原則上不重複同一或同樣部分之說明。
而且，於實施型態所利用之圖式中，即使為剖面圖，但為了使圖式容易觀看，亦有省略影線之情況。而且，即使為俯視圖，但為了使圖式容易觀看，亦有附以影線之情況。
(實施型態1)參考圖式來說明本實施型態之半導體裝置。本實施型態之半導體裝置係具有電容元件之半導體裝置。
圖1係表示本實施型態之半導體裝置之概念式構造之要部立體圖；圖2為本實施型態之半導體裝置之要部俯視圖；圖3～圖6為其要部剖面圖；圖7為其要部電路圖。圖2 之A1-A1線之剖面圖對應於圖3，圖2之A2-A2線之剖面圖對應於圖4，圖2之A3-A3線之剖面圖對應於圖5，圖2之A4-A4線之剖面圖對應於圖6。而且，藉由圖1～圖6所示之電容元件C1~C4所形成電路對應於圖7。此外，於圖1及圖2僅表示導體圖案Me1a、Me1b、Me2a、Me2b，其以外之結構則省略圖示。而且，於圖2，以實線表示導體圖案Me2a、Me2b之俯視布局，以點線表示導體圖案Me1a、Me1b之俯視布局。
於構成圖1～圖6所示之本實施型態之半導體裝置之半導體基板1之主面上，形成有各種元件，並形成有層間絕緣膜或布線層。於圖3～圖6，形成有元件、層間絕緣膜及布線層等之區域總括表示作為元件區域2。於元件區域2上，作為層間絕緣膜係形成有絕緣膜3。
於絕緣膜3上，形成有導體圖案(導體層圖案)Me1a、Me1b。於本實施型態，導體圖案Me1a、Me1b分別由金屬圖案(金屬層圖案)組成。導體圖案(第一導體圖案)Me1a與導體圖案(第二導體圖案)Me1b係由同層之導體層(第一導體層，於此為金屬層)組成，並以相同步驟形成。導體圖案Me1a與導體圖案Me1b未以導體連接(亦即未流有直流電流)。
於圖3～圖6，於絕緣膜3上形成有絕緣膜(層間絕緣膜)4，於設在絕緣膜4之溝槽(開口部)內埋入有導體圖案Me1a、Me1b。此情況下，能以例如鑲嵌(Damascene)法來形成導體圖案Me1a、Me1b。作為其他型態，省略絕緣膜4 之形成，藉由將形成於絕緣膜3上之導體層(於此為金屬層)予以圖案化，亦可形成導體圖案Me1a、Me1b，此情況下，導體圖案Me1a、Me1b係由經圖案化之導體層(於此為金屬層)組成。
於較導體圖案Me1a、Me1b上層，形成有導體圖案Me2a、Me2b。於本實施型態，導體圖案Me2a、Me2b亦分別由金屬圖案(金屬層圖案)組成。導體圖案(第二導體圖案)Me2a與導體圖案(第四導體圖案)Me2b由同層之導體層(第二導體層，於此為金屬層)組成，並以相同步驟形成。導體圖案Me2a與導體圖案Me2b未以導體連接(亦即未流有直流電流)。
此外，於本申請案中，提到由導體所組成之複數構件(對應於電極、導體圖案或半導體區域等)之連接關係時，表現為「未以導體連接」時係意味於構件間未形成以導體連結之導電路徑。因此，於構件間未形成以導體連結之導電路徑之情況時，即使構件彼此經由電容元件結合，其等構件彼此仍可表現為「未以導體連接」。例如從圖7之電路圖亦可闡明，導體圖案Me2a與導體圖案Me2b係經由電容元件C1、C3之串聯電路或電容元件C2、C4之串聯電路而結合(電容結合)，但由於未形成僅以導體連結導體圖案Me2a與導體圖案Me2b之導電路徑，因此導體圖案Me2a與導體圖案Me2b可謂「未以導體連接」。另一方面，於本申請案中，提到由導體所組成之複數構件(對應於電極、導體圖案或半導體區域等)之連接關係時，表現為「經由導 體電性地連接」時係意味於構件間形成以導體連結之導電路徑。以導體連結之導電路徑例如可將構件與同層之導體圖案、不同層之導體圖案、連接層間之插塞等予以單獨使用或組合等來形成。
如圖1及圖2所示，導體圖案Me2a係延伸為與導體圖案Me1a及導體圖案Me1b雙方交叉，導體圖案Me2b亦延伸為與導體圖案Me1a及導體圖案Me1b雙方交叉。例如導體圖案Me1a、Me1b延伸於圖2之X方向，導體圖案Me2a、Me2b延伸於圖2之Y方向。於此，X方向與Y方向係互相交叉(更宜為正交)之方向。
於導體圖案Me2a、Me2b與導體圖案Me1a、Me1b之交叉區域，作為電容絕緣膜之絕緣膜5經由導體圖案Me2a、Me2b與導體圖案Me1a、Me1b間，於導體圖案Me2a、Me2b與導體圖案Me1a、Me1b之交叉區域，形成有電容元件C1、C2、C3、C4。因此，本實施型態之半導體裝置係具有配置於半導體基板1上之電容元件C1(第一電容元件)、電容元件C2(第二電容元件)、電容元件C3(第二電容元件)及電容元件C4(第四電容元件)之半導體裝置。各電容元件C1、C2、C3、C4係藉由中介絕緣膜(於此為絕緣膜5)而互相對向之下部電極(第一電極、一電極，於此為下部電極E1b、E2b、E3b、E4b之任一)及上部電極(第二電極、另一電極，於此為上部電極E1a、E2a、E3a、E4a之任一)形成。
亦即，於導體圖案Me2a與導體圖案Me1a交叉之區域， 交叉區域之導體圖案Me1a成為電容元件C1之下部電極(第一電極、一電極)E1b，交叉區域之導體圖案Me2a成為電容元件C1之上部電極(第二電極、另一電極)E1a，上部電極E1a與下部電極E1b間之絕緣膜5成為電容元件C1之電容絕緣膜，形成有電容元件C1。而且，於導體圖案Me2a與導體圖案Me1b交叉之區域，交叉區域之導體圖案Me1b成為電容元件C2之下部電極(第一電極、一電極)E2b，交叉區域之導體圖案Me2a成為電容元件C2之上部電極(第二電極、另一電極)E2a，上部電極E2a與下部電極E2b間之絕緣膜5成為電容元件C2之電容絕緣膜，形成有電容元件C2。而且，於導體圖案Me2b與導體圖案Me1a交叉之區域，交叉區域之導體圖案Me1a成為電容元件C3之下部電極(第一電極、一電極)E3b，交叉區域之導體圖案Me2b成為電容元件C3之上部電極(第二電極、另一電極)E3a，上部電極E3a與下部電極E3b間之絕緣膜5成為電容元件C3之電容絕緣膜，形成有電容元件C3。而且，於導體圖案Me2b與導體圖案Me1b交叉之區域，交叉區域之導體圖案Me1b成為電容元件C4之下部電極(第一電極、一電極)E4b，交叉區域之導體圖案Me2b成為電容元件C4之上部電極(第二電極、另一電極)E4a，上部電極E4a與下部電極E4b間之絕緣膜5成為電容元件C4之電容絕緣膜，形成有電容元件C4。如上述，由於導體圖案Me1a、Me1b、Me2a、Me2b係由金屬圖案組成，因此於本實施型態，電容元件C1~C4為MIM(金屬/絕緣層/金屬)型電容元件。
導體圖案Me2a、Me2b之周圍係由絕緣膜(層間絕緣膜)6覆蓋。於圖3～圖6，於埋入有導體圖案Me1a、Me1b之絕緣膜3上，以覆蓋絕緣膜5及導體圖案Me2a之疊層圖案與絕緣膜5及導體圖案Me2a之疊層圖案之方式形成有絕緣膜6。
而且，絕緣膜5至少須設於導體圖案Me1a、Me1b與導體圖案Me2a、Me2b之交叉區域中之導體圖案Me2a、Me2b與導體圖案Me1a、Me1b間。於圖3～圖6，於導體圖案Me2a、Me2b下，配置與導體圖案Me2a、Me2b相同圖案之絕緣膜5上，絕緣膜5及導體圖案Me2a之疊層圖案與絕緣膜5及導體圖案Me2a之疊層圖案係以與導體圖案Me1a及導體圖案Me1b雙方交叉之方式，延伸於埋入有導體圖案Me1a、Me1b之絕緣膜3上。作為其他型態，亦可在大於導體圖案Me2a、Me2b之圖案上形成絕緣膜5，而且亦可於埋入有導體圖案Me1a、Me1b之絕緣膜3上之全體，形成絕緣膜5。
導體圖案Me1a連接於電位(第一電位)V1，導體圖案Me1b連接於電位(第二電位)V2，導體圖案Me2a、Me2b為浮動(floating)電位。電位V1與電位V2為互異之電位。例如電位V1及電位V2之一方為電源電位(固定電位、基準電位)，另一方為接地電位(地電位)。藉經由未圖示之布線或插塞等，將導體圖案Me1a連接於供給有第一電位V1之布線或接合墊等，可將導體圖案Me1a連接於電位V1。同樣地，藉經由未圖示之布線或插塞等，將導體圖案Me1b連接於供給有電位V2之布線或接合墊等，可將導體圖案 Me1b連接於電位V2。
藉由該等電容元件C1~C4來形成如圖7之電路。
電容元件C1、C2之下部電極E1b、E2b分別藉由導體圖案Me1a、Me1b形成，電容元件C1、C2之上部電極E1a、E2a彼此均藉由導體圖案Me2a形成，並經由導體(於此為導體圖案Me2a)互相電性地連接，該導體圖案Me2a為浮動電位。因此，電容元件C1、C2串聯連接。而且，電容元件C3、C4之下部電極E3b、E4b分別藉由導體圖案Me1a、Me1b形成，電容元件C3、C4之上部電極E3a、E4a彼此均藉由導體圖案Me2b形成，並經由導體(於此為導體圖案Me2b)電性地連接，該導體圖案Me2b為浮動電位。因此，電容元件C3、C4串聯連接。而且，電容元件C1、C3之下部電極E1b、E3b彼此均藉由導體圖案Me1a形成，並經由導體(於此為導體圖案Me1a)電性地連接，而且電容元件C2、C4之下部電極E2b、E4b彼此均藉由導體圖案Me1b形成，並經由導體(於此為導體圖案Me1b)電性地連接。然後，構成電容元件C1、C3之下部電極E1b、E3b之導體圖案Me1a連接於電位V1，構成電容元件C2、C4之下部電極E2b、E4b之導體圖案Me1b連接於電位V2。而且，電容元件C1、C2之上部電極E1a、E2a係與電容元件C3、C4之上部電極E3a、E4a未以導體連接(未流有直流電流)，而且電容元件C1、C3之下部電極E1b、E3b係與電容元件C2、C4之下部電極E2b、E4b未以導體連接(未流有直流電流)。因此，電容元件C1與電容元件C2串聯連接於電位V1與電位 V2間，電容元件C3與電容元件C4串聯連接於電位V1與電位V2間，電容元件C1、C2之串聯電路與電容元件C3、C4之串聯電路成為並聯連接於電位V1與電位V2間之狀態。
若各電容元件C1~C4之電容值分別為相同值(於此將此設為電容值C0 )，則如圖7藉由4個電容元件C1~C4所形成之電路全體之電容值為電容值C0 。此係由於若各電容元件C1~C4之電容值為C0 ，則電容元件C1、C2之串聯電路之電容值為C0 /2，電容元件C3、C4之串聯電路之電容值為C0 /2，該等2個串聯電路並聯連接之圖7之電路之電容值成為各串聯電路之電容值C0 /2之和，結果會成為C0 。
因此，圖7之電路之總電容值係與如圖8以1個電容元件C5形成之電路之電容值相同。於此，圖8係表示藉由於電位V1、V2間設置1個電容元件C5所形成之電路之電路圖，電容元件C5具有與上述電容元件C1~C4各個之電容值C0 相同之電容值。
亦即，於如圖8之電路結構，可藉由1個電容元件C5來實現電容值C0 ，於如圖7之電路結構，為了實現總電容值C0 而需要4個電容元件C1~C4。
然而，藉由製成如圖7之電路結構，根據如以下理由，可提升使電容元件經由電位V1、V2間之電路之可靠性。
於如圖8之電路結構，於電容元件C5，若於電極間產生絕緣破壞，電極間漏電或短路，則於電位V1與電位V2間會漏電或短路，無法實現對於該電路所要求之電路動作。此外，以下雖說明作為電極間之短路，但電極間之漏電亦 包含於短路。
相對於其，如本實施型態製成如圖7之電路結構之情況時，即使電容元件C1~C4中之1個，例如電容元件C1在電極間引起絕緣破壞，電極間短路，由於短路之電容元件C1與電容元件C2串聯連接，因此電容元件C3、C4之串聯電路與電容元件C2單獨之電路以並聯經由電位V1、V2間，電位V1與電位V2間不會短路。電位V1與電位V2間短路係電容元件C1、C2雙方短路之情況，或者電容元件C3、C4雙方短路之情況。相較於各個電容元件C1~C5短路之確率，電容元件C1、C2雙方短路之確率或電容元件C3、C4雙方短路之確率極小。因此，於圖7之電路結構與圖8之電路結構，總電容值雖相同，但電位V1與電位V2間由於各個電容元件之短路而短路之確率P0 ，圖8之電路結構係相較於圖7之電路結構甚為變小。更具體地說明此。
若各電容元件C1~C5之故障率同樣設為P，則圖8之電路結構之情況下，由於若電容元件C5故障，則電位V1與電位V2間會短路，因此電位V1與電位V2間短路之確率P0 係與P相同(P0 =P)。另一方面，圖7之電路結構之情況下，由於電容元件C1、C2雙方故障之確率為P2 ，電容元件C3、C4雙方故障之確率亦為P2 ，因此電位V1與電位V2間短路之確率P0 為兩者之和(P2 +P2 )之2P2 (P0 =2P2 )。
由於故障率P充分小於1，因此2P2 極小於P(2P2 <<P)。例如若各電容元件C1~C5之故障率P為10-6 ，則於圖8之電路結構之情況下，電位V1與電位V2間短路之確率P0 為10-6 ， 但於圖7之電路結構之情況下，電位V1與電位V2間短路之確率P0 為2P2 ，成為2×10-12 。因此，相較於圖8之電路結構，圖7之電路結構可極為縮小由於各個電容元件之短路，電位V1與電位V2間短路之確率P0 ，可大幅提升使電容元件經由電位V1、V2間之電路之可靠性。因此，於圖7之電路結構與圖8之電路結構，總電容值雖相同，但可大幅提升使電容元件經由電位V1、V2間之電路之可靠性。
而且，以大面積之電容元件C5來構成圖8之電路之情況時，大面積之電容元件即便有1處脆弱點，該處會短路，電位V1、V2間短路。另一方面，藉由將電容元件C5分割為小面積之電容元件，並聯連接其等，亦可形成與圖8等價之電路，但此情況下，若並聯連接之電容元件中即便有1個短路，則即使其他電容元件未有問題，電位V1、V2間仍會短路。因此，即使以1個大面積之電容元件C5來構成圖8之電路，或者以使總電容值成為C0 之方式，於電位V1、V2間並聯連接複數小面積之電容元件，構成與圖8等價之電路，電位V1、V2間短路之確率P0 仍相同。相對於其，如本實施型態(圖7)，若於電位V1、V2間，並聯連接2個電容元件之串聯電路複數個，只要2個電容元件之串聯電路雙方之電容元件不短路，即可使電位V1、V2間不短路，因此可大幅提升使電容元件經由電位V1、V2間之電路之可靠性。
而且，亦可思慮與本實施型態不同，以導體連接浮動電位之導體圖案Me2a與導體圖案Me2b。然而，此情況下， 若電容元件C1、C3之一方短路，則導體圖案Me1a與導體圖案Me2a、Me2b會短路，因此電容元件C1、C3之另一方亦成為與短路相同之狀態，而且若電容元件C2、C4之一方短路，則導體圖案Me1b與導體圖案Me2a、Me2b會短路，因此電容元件C2、C4之另一方亦成為與短路相同之狀態。因此，電位V1、V2間短路係電容元件C1、C3之至少一方故障，且電容元件C2、C4之至少一方故障之情況。因此，電位V1與電位V2間短路之確率P0 係電容元件C1、C3之至少一方故障之確率2P、與電容元件C2、C4之至少一方故障之確率2P之積，即4P2 (P0 =4P2 )。
另一方面，於本實施型態，由於浮動電位之導體圖案Me2a與導體圖案Me2b未以導體連接，因此互相(導體圖案Me2a、Me2b間)未流有直流電流。因此，若電容元件C1、C3之一方，例如電容元件C1短路，則導體圖案Me1a與導體圖案Me2a會短路，但導體圖案Me1a與導體圖案Me2b不會短路，電容元件C3不會成為短路狀態。同樣地，若電容元件C2、C4之一方，例如電容元件C4短路，則導體圖案Me1b與導體圖案Me2b會短路，但導體圖案Me1b與導體圖案Me2a不會短路，電容元件C2不會成為短路狀態。因此，如本實施型態，未以導體連接導體圖案Me2a與導體圖案Me2b之情況時，電位V1與電位V2間短路之確率P0 係如上述，為電容元件C1、C2雙方故障之確率P2 與電容元件C3、C4雙方故障之確率P2 之和，即2P2 (P0 =2P2 )。
因此，相較於以導體連接導體圖案Me2a與導體圖案 Me2b之情況時(P0 =4P2 )，於本實施型態，藉由不以導體連接浮動電位之導體圖案Me2a與導體圖案Me2b(使其不流有直流電流)，可縮小由於各個電容元件之短路，電位V1與電位V2間短路之確率P0 (P0 =2P2 )。因此，可更提升使電容元件經由電位V1、V2間之電路之可靠性。
如此，本實施型態可實現如上述圖7之電路結構，大幅提升使電容元件經由電位V1、V2間之電路之可靠性，可提升半導體裝置之可靠性。
而且，由於本實施型態之半導體裝置可大幅提升半導體裝置之可靠性，因此若適用於車載用(汽車用途)等特別要求高可靠性之半導體裝置，則效果甚大。於以下實施型態2~4，此亦同理。
如此，藉由如圖7之電路結構，可大幅提升使電容元件經由電位V1、V2間之電路之可靠性，於本實施型態，於半導體基板上形成圖7之電路結構時，於構成電容元件C1~C4之導體圖案之配置等進行改良。
由於串聯連接電容元件C1、C2，因此思慮與本實施型態不同，於半導體基板1上縱向堆疊電容元件C1與電容元件C2。然而，此情況下，伴隨於縱向堆疊電容元件，形成電容元件C1~C4所必要之導體層(於此為金屬層)之層數變多。若形成於半導體基板上之導體層(於此為金屬層)之層數變多，則導致半導體裝置之製造成本增大。
相對於其，本實施型態串聯連接之電容元件C1、C2不縱向堆疊，配置於同層且俯視上互異之區域(相鄰區域)， 而且串聯連接之電容元件C3、C4亦不縱向堆疊，配置於同層且俯視上互異之區域(相鄰區域)。亦即，藉由以相同步驟形成之同層之導體層(於此為構成導體圖案Me1a、Me1b之導體層)來形成電容元件C1、C2、C3、C4之下部電極E1b、E2b、E3b、E4b彼此，且藉由以相同步驟形成之同層之導體層(於此為構成導體圖案Me2a、Me2b之導體層)來形成電容元件C1、C2、C3、C4之上部電極E1a、E2a、E3a、E4a彼此。藉此，必要之導體層(於此為金屬層)之層數較少即可完成，例如以導體圖案Me1a、Me1b之層(導體層)與導體圖案Me2a、Me2b之層(導體層)之2層即可完成，可減低使用於電容元件C1~C4之導體層(於此為金屬層)之層數。因此，可抑制形成於半導體基板上之導體層(金屬層)之層數增加，同時藉由MIM型電容元件C1~C4來實現如圖7之電路，可抑制半導體裝置之製造成本。因此，可使半導體裝置之可靠性提升與製造成本減低同時成立。
圖9係表示本實施型態之半導體裝置之變形例之要部立體圖，其對應於上述圖1。
可使圖1之導體圖案Me1a、Me1b與導體圖案Me2a、Me2b之位置關係上下相反，如圖9所示，於較導體圖案Me1a、Me1b下層設置導體圖案Me2a、Me2b。此情況下，由於在較浮動電位之導體圖案Me2a、Me2b上層形成連接於電位V1、V2之導體圖案Me1a、Me1b，因此為了將導體圖案Me1a、Me1b連接於電位V1、V2而予以牽繞時，導體圖案Me2a、Me2b不會造成妨礙。因此，容易將導體圖案 Me1a連接於電位V1用之接合墊或布線，而且容易將導體圖案Me1b連接於電位V2用之接合墊或布線。
因此，電容元件C1~C4之連接於電位V1、V2側之電極(於此為下部電極E1b、E2b、E3b、E4b)係由形成於半導體基板1上之第一導體層組成，電容元件C1~C4之浮動電位側之電極(於此為上部電極E1a、E2a、E3a、E4a)係由形成於半導體基板1上且與第一導體層不同之第二導體層組成，圖1～圖6之情況係於較第一導體層上層形成第二導體層。另一方面，圖9之情況係於較第一導體層下層形成第二導體層。
此外，該構成電容元件C1~C4之連接於電位V1、V2側之電極之第一導體層係於本實施型態，對應於構成導體圖案Me1a、Me1b之導體層(金屬層)，於以下實施型態2，對應於構成導體圖案PS1a、PS1b之導體層(矽層)，於以下實施型態3，對應於構成n型半導體區域23a、23b之導體層(雜質擴散層)。而且，該第一導體層係於以下實施型態4，對應於構成上部電極Ep之導體層(導體膜49)。而且，該構成電容元件C1~C4之浮動電位側之電極之第二導體層係於本實施型態，對應於構成導體圖案Me2a、Me2b之導體層(金屬層)，於以下實施型態2，對應於構成導體圖案PS2a、PS2b之導體層(矽層)，於以下實施型態3，對應於構成導體圖案PS3a、PS3b之導體層(矽層)。而且，該第二導體層係於以下實施型態4，對應於構成下部電極47之導體層。
而且，於上述圖1～圖7，說明有關將2個電容元件之串聯 電路，於電位V1、V2間並聯連接2個之情況，但並聯連接之數目為2個以上(亦即複數)即可，不限定於2個。圖10係將2個電容元件之串聯電路，於電位V1、V2間並聯連接n個(於此，n為3以上之整數)之情況下之要部俯視圖，圖11為其電路圖，分別對應於上述圖2及圖7。
將2個電容元件之串聯電路，於電位V1、V2間並聯連接之數目為n個之情況時，相當於導體圖案Me2a、Me2b之導體圖案之數目(條數)設為n個(n條)。於圖10及圖11，n個導體圖案Me2a、Me2b、…、Me2n延伸於與2個導體圖案Me1a、Me1b交叉之方向。導體圖案Me2a~Me2n係由以相同步驟形成之同層之導體層(導體圖案)組成，未以導體互相連接。作為電容絕緣膜之絕緣膜5經由導體圖案Me2a~Me2n與導體圖案Me1a、Me1b間，於導體圖案Me2a~Me2n與導體圖案Me1a、Me1b之2n個(於此將n個之2倍標示為2n個)之交叉區域，形成有2n個電容元件C1、C2、C3、C4、…、C(2n-1)、C2n。
亦即，於導體圖案Me2a~Me2n與導體圖案Me1a之各交叉區域，導體圖案Me2a~Me2n成為上部電極，導體圖案Me1a成為下部電極，導體圖案Me2a~Me2n與導體圖案Me1a間之絕緣膜5成為電容絕緣膜，形成有電容元件C1、C3、…、C(2n-1)。而且，於導體圖案Me2a~Me2n與導體圖案Me1b之各交叉區域，導體圖案Me2a~Me2n成為上部電極，導體圖案Me1b成為下部電極，導體圖案Me2a~Me2n與導體圖案Me1b間之絕緣膜5成為電容絕緣 膜，形成有電容元件C2、C4、…、C2n。電容元件C1~C2n為MIM型電容元件，導體圖案Me1a連接於第一電位V1，導體圖案Me1b連接於第二電位V2，導體圖案Me2a~Me2n為浮動(floating)電位。
若根據此結構，各電容元件C1~C2n之故障率同樣設為P，則電位V1與電位V2間短路之確率P0 為nP2 (P0 =nP2 )。因此，可極為縮小由於各個電容元件之短路，電位V1與電位V2間短路之確率P0 ，可大幅提升使電容元件經由電位V1、V2間之電路之可靠性。而且，藉由增加將2個電容元件之串聯電路並聯連接於電位V1、V2間之數目n，可增大總電容值。
接著，說明有關如上述圖1～圖7之半導體裝置之製造方法之一例。圖12及圖13為本實施型態之半導體裝置之製造步驟中之要部剖面圖，其表示對應於上述圖3及圖4之區域。
如圖12所示，於半導體基板1之主面上，利用習知之手法形成各種元件，並進一步形成層間絕緣膜或布線層。與上述圖3～圖6相同，圖12亦將形成有元件、層間絕緣膜及布線層之區域總括表示作為元件區域2。
接著，於元件區域2上形成絕緣膜(層間絕緣膜)3，於絕緣膜3上形成絕緣膜(層間絕緣膜)4，並利用鑲嵌法等形成導體圖案Me1a、Me1b。例如將絕緣膜4成膜後，於該絕緣膜4形成導體圖案Me1a、Me1b形成用之開口部(溝槽)4a。其後，於絕緣膜4上，以填埋開口部4a內之方式，形成由 例如導電性障壁膜(例如鈦膜、氮化鈦膜或其等之疊層膜)與比其厚之鎢膜之疊層膜等所組成之金屬膜(導體圖案Me1a、Me1b用之金屬膜)後，藉由CMP法或回蝕法等去除絕緣膜4上不要之金屬膜，於開口部4a內殘留金屬膜。藉此，可形成由埋入絕緣膜4之開口部4a內之金屬膜組成之導體圖案Me1a、Me1b。
接著，如圖13所示，於包含導體圖案Me1a、Me1b上之絕緣膜4之整面上，形成由氮化鈦等所組成之絕緣膜5。其後，於絕緣膜5上，形成由例如導電性障壁膜(例如鈦膜、氮化鈦膜或其等之疊層膜)與比其厚之鋁膜之疊層膜等所組成之金屬膜(導體圖案Me2a、Me2b用之金屬膜)後，利用光微影法及乾蝕刻法，來將該絕緣膜5與金屬膜之疊層膜予以圖案化。藉此，可於埋入有導體圖案Me1a、Me1b之絕緣膜4上，形成絕緣膜5與導體圖案Me1a、Me1b之疊層膜圖案。其後，於絕緣膜4上，以覆蓋導體圖案Me2a、Me2b之方式形成絕緣膜6。
以上，說明有關本實施型態之半導體裝置之具體結構。於本實施型態1及以下實施型態2~4之半導體裝置，電容元件C1、C2、C3、C4之上部電極E1a、E2a、E3a、E4a彼此係藉由以相同步驟形成之同層之導體層(於實施型態1，對應於導體圖案Me2a、Me2b，於實施型態2，對應於導體圖案PS2a、PS2b，於實施型態3，對應於導體圖案PS3a、PS3b，於實施型態4，對應於導體膜49)形成。而且，電容元件C1、C2、C3、C4之下部電極E1b、E2b、E3b、E4b彼 此係藉由以相同步驟形成之同層之導體層(於本實施型態，對應於導體圖案Me1a、Me1b，於實施型態2，對應於導體圖案PS1a、PS1b，於實施型態3，對應於n型半導體區域23a、23b，於實施型態4，對應於下部電極47)形成。其中，形成下部電極E1b、E2b、E3b、E4b之導體層與形成上部電極E1a、E2a、E3a、E4a之導體層為不同層，於形成下部電極E1b、E2b、E3b、E4b之導體層之上層或下層，形成有形成上部電極E1a、E2a、E3a、E4a之導體層。而且，電容元件C1、C2、C3、C4之上部電極及下部電極間之電容絕緣膜彼此亦藉由以相同步驟形成之同層之絕緣膜(對應於本實施型態之絕緣膜5、以下實施型態2~4之絕緣膜5a、5b、48)形成。然後，電容元件C1、C3之下部電極E1b、E3b彼此係經由導體互相電性地連接，且連接於電位V1，電容元件C2、C4之下部電極E2b、E4b彼此係經由導體互相電性地連接，且連接於電位V2。而且，電容元件C1、C2之上部電極E1a、E2a彼此係經由導體電性地連接，且為浮動電位，電容元件C3、C4之上部電極E3a、E4a彼此係經由導體電性地連接，且為浮動電位，電容元件C1、C2之上部電極E1a、E2a係與電容元件C3、C4之上部電極E38、E4a未以導體連接。藉此，可實現如圖7之電路結構，如上述大幅提升使電容元件經由電位V1、V2間之電路之可靠性，並且可減低形成電容元件C1~C4時所使用之導體層之層數，抑制半導體裝置之製造成本。因此，可使半導體裝置之可靠性提升與製造成本減低同時成立。
於本實施型態1及以下實施型態4，將此結構適用於MIM型電容元件，於以下實施型態2適用於PIP型電容元件，於以下實施型態3適用於MOS型電容元件。
於本實施型態，藉由以與導體圖案Me1a、Me1b交叉之方式來使導體圖案Me2a、Me2b延伸，使導體圖案Me2a、Me2b成為浮動電位，使導體圖案Me1a成為電位V1，使導體圖案Me1b成為電位V2，以於導體圖案Me1a、Me1b與導體圖案Me2a、Me2b之交叉區域形成MIM型電容元件C1~C4，藉此有效率地實現上述結構及效果。同樣地，於以下實施型態2，藉由以與導體圖案PS1a、PS1b交叉之方式來使導體圖案PS2a、PS2b延伸，使導體圖案PS2a、PS2b成為浮動電位，使導體圖案PS1a成為電位V1，使導體圖案PS1b成為電位V2，以於導體圖案PS1a、PS1b與導體圖案PS2a、PS2b之交叉區域形成PIP型電容元件C1~C4，藉此有效率地實現上述結構及效果。而且，於以下實施型態3，藉由以與n型半導體區域23a、23b交叉之方式來使導體圖案PS3a、PS3b延伸，使導體圖案PS3a、PS3b成為浮動電位，使n型半導體區域23a成為電位V1，使n型半導體區域23b成為電位V2，以於n型半導體區域23a、23b與導體圖案PS3a、PS3b之交叉區域形成MOS型電容元件C1~C4，藉此有效率地實現上述結構及效果。
而且，於本實施型態1，藉由MIM型電容元件來形成電容元件C1~C4，因此用以形成電容元件C1~C4之導體圖案Me1a、Me1b、Me2a、Me2b可形成於形成在半導體基板1 上之層間絕緣膜上。因此，可有效使用電容元件C1~C4形成區域之下方區域(基板區域)，亦可於電容元件C1~C4形成區域之下方，形成電晶體等元件或將元件間予以結線之布線等。因此，由於製成圖7之電路結構所造成之電容器形成區域之面積增大之影響甚少即可完成，可使半導體裝置之可靠性提升與小型化(小面積化)同時成立。
(實施型態2)本實施型態之半導體裝置亦為具有電容元件之半導體裝置。
圖14係表示本實施型態之半導體裝置之概念式構造之要部立體圖；圖15為其要部俯視圖；圖16～圖19為其要部剖面圖，分別對應於上述實施型態1之圖1～圖6。圖15之B1-B1線之剖面圖對應於圖16，圖15之B2-B2線之剖面圖對應於圖17，圖15之B3-B3線之剖面圖對應於圖18，圖15之B4-B4線之剖面圖對應於圖19。而且，於圖14及圖15僅表示導體圖案PS1a、PS1b、PS2a、PS2b，其以外之結構省略圖示。而且，於圖15，以實線表示導體圖案PS2a、PS2b之俯視布局，以點線表示導體圖案PS1a、PS1b之俯視布局。電路圖係與上述實施型態1之圖7相同，因此於此省略其圖示。
本實施型態之半導體裝置亦與上述實施型態1之半導體裝置相同，其為具有配置於半導體基板1上之電容元件C1~C4之半導體裝置，但相對於上述實施型態1將電容元件C1~C4作為MIM型電容元件，本實施型態係藉由所謂PIP型電容元件來構成電容元件C1~C4。
於構成圖14～圖19所示之本實施型態之半導體裝置之半導體基板1之主面，形成有元件分離區域11。元件分離區域11係由埋入元件分離溝槽之絕緣體(例如氧化矽)等組成。
於元件分離區域11上，形成有導體圖案PS1a、PS1b。導體圖案PS1a與導體圖案PS1b係由同層之導體層(第一導體層，於此為矽層)組成，並以相同步驟形成。導體圖案(第一導體圖案)PS1a與導體圖案(第二導體圖案)PS1b未以導體連接(亦即未流有直流電流)。導體圖案PS1a、PS1b宜由諸如多結晶矽膜(摻雜多晶矽膜)之矽層(矽膜、經圖案化之矽膜)組成，導入有雜質而成為低電阻率。
於較導體圖案PS1a、PS1b上層，形成有導體圖案PS2a、PS2b。導體圖案PS2a與導體圖案PS2b係由同層之導體層(第二導體層，於此為矽層)組成，並以相同步驟形成。導體圖案(第三導體圖案)PS2a與導體圖案(第四導體圖案)PS2b未以導體連接(亦即未流有直流電流)。導體圖案PS2a、PS2b宜由諸如多結晶矽膜(摻雜多晶矽膜)之矽層(矽膜、經圖案化之矽膜)組成，導入有雜質而成為低電阻率。
導體圖案PS2a係延伸為與導體圖案PS1a及導體圖案PS1b雙方交叉，導體圖案PS2b亦延伸為與導體圖案PS1a及導體圖案PS1b雙方交叉。例如導體圖案PS1a、PS1b延伸於圖11之X方向，導體圖案PS2a、PS2b延伸於圖11之Y方向。於此，X方向與Y方向係互相交叉(更宜為正交)之方向。
導體圖案PS2a、PS2b係被圖案化以作為與絕緣膜5a之疊層膜，該疊層膜圖案係以與導體圖案PS2a、PS2b交叉，並越過導體圖案PS2a、PS2b之方式延伸於半導體基板1上。因此，於導體圖案PS2a、PS2b下，形成有絕緣膜5a，於導體圖案PS2a、PS2b與導體圖案PS1a、PS1b之交叉區域，作為電容絕緣膜之絕緣膜5a經由導體圖案PS2a、PS2b與導體圖案PS1a、PS1b間。藉此，於導體圖案PS2a、PS2b與導體圖案PS1a、PS1b之交叉區域，形成有電容元件C1、C2、C3、C4。
亦即，於導體圖案PS2a與導體圖案PS1a交叉之區域，交叉區域之導體圖案PS2a成為電容元件C1之上部電極E1a，交叉區域之導體圖案PS1a成為電容元件C1之下部電極E1b，上部電極E1a與下部電極E1b間之絕緣膜5a成為電容元件C1之電容絕緣膜，形成有電容元件C1。而且，於導體圖案PS2a與導體圖案PS1b交叉之區域，交叉區域之導體圖案PS2a成為電容元件C2之上部電極E2a，交叉區域之導體圖案PS1b成為電容元件C2之下部電極E2b，上部電極E2a與下部電極E2b間之絕緣膜5a成為電容元件C2之電容絕緣膜，形成有電容元件C2。而且，於導體圖案PS2b與導體圖案PS1a交叉之區域，交叉區域之導體圖案PS2b成為電容元件C3之上部電極E3a，交叉區域之導體圖案PS1a成為電容元件C3之下部電極E3b，上部電極E3a與下部電極E3b間之絕緣膜5a成為電容元件C3之電容絕緣膜，形成有電容元件C3。而且，於導體圖案PS2b與導體圖案PS1b交叉之區 域，交叉區域之導體圖案PS2b成為電容元件C4之上部電極E4a，交叉區域之導體圖案PS1b成為電容元件C4之下部電極E4b，上部電極E4a與下部電極E4b間之絕緣膜5a成為電容元件C4之電容絕緣膜，形成有電容元件C4。因此，電容元件C1~C4為所謂PIP(多晶矽/絕緣層/多晶矽)型電容元件。
於此，PIP型電容元件係由2層多晶矽層(於此為導體圖案PS1a、PS1b之多晶矽層及導體圖案PS2a、PS2b之多晶矽層)、及夾於其間之絕緣膜(於此為絕緣膜5a)所組成之電容元件(多晶矽電容元件)。
於半導體基板1上，以覆蓋導體圖案PS1a、PS1b、絕緣膜5a及導體圖案PS2a、PS2b之方式形成絕緣膜(層間絕緣膜)12。於絕緣膜12形成有接觸孔(開口部、貫通孔)13，於接觸孔13埋入有由導電體所組成之插塞14。接觸孔13中之接觸孔13a係形成於導體圖案PS1a之上部，於其底部露出導體圖案PS1a之一部分，接觸孔13中之接觸孔13b係形成於導體圖案PS1b之上部，於其底部露出導體圖案PS1b之一部分。於接觸孔13a埋入有插塞14中之插塞14a，於接觸孔13b埋入有插塞14中之插塞14b，插塞14a係於其底部與導體圖案PS1a相接而電性地連接，插塞14b係於其底部與導體圖案PS1b相接而電性地連接。
於埋入有插塞14之絕緣膜12上，形成有布線15，於絕緣膜12上，以覆蓋布線15之方式形成絕緣膜16。導體圖案PS1a係經由插塞14a而與布線15中之布線15a電性地連接， 導體圖案PS1b係經由插塞14b而與布線15中之布線15b電性地連接。
導體圖案PS1a係經由插塞14a及布線15a等而連接於電位V1，導體圖案PS1b係經由插塞14b及布線15a等而連接於電位V2，導體圖案PS2a、PS2b為浮動(floating)電位。電位V1及電位V2為互異之電位。
本實施型態之導體圖案PS1a、導體圖案PS1b、導體圖案PS2a及導體圖案PS2b分別對應於上述實施型態1之導體圖案Me1a、導體圖案Me1b、導體圖案Me2a及導體圖案Me2b，絕緣膜5a對應於上述實施型態1之絕緣膜5。於本實施型態，形成有藉由導體圖案PS1a、PS1b、PS2a、PS2b及絕緣膜5a所形成之電容元件C1~C4之電路結構係於上述實施型態1，與藉由導體圖案Me1a、Me1b、Me2a、Me2b及絕緣膜5所形成之電容元件C1~C4所構成之電路結構相同，其如上述圖7。
亦即，於本實施型態亦為電容元件C1、C2之下部電極E1b、E2b分別藉由導體圖案PSa、PSb形成，電容元件C1、C2之上部電極E1a、E2a彼此均藉由導體圖案PS2a形成，並經由導體(於此為導體圖案PS2a)電性地連接，該導體圖案PS2a為浮動電位。因此，電容元件C1、C2串聯連接。而且，電容元件C3、C4之下部電極E3b、E4b分別藉由導體圖案PS1a、PS1b形成，電容元件C3、C4之上部電極E3a、E4a彼此均藉由導體圖案PS2b形成，並經由導體(於此為導體圖案PS2b)電性地連接，該導體圖案PS2b為浮 動電位。因此，電容元件C3、C4串聯連接。而且，電容元件C1、C3之下部電極E1b、E3b彼此均藉由導體圖案PS1a形成，並經由導體(於此為導體圖案PS1a)電性地連接，而且電容元件C2、C4之下部電極E2b、E4b彼此均藉由導體圖案PS1b形成，並經由導體(於此為導體圖案PS1a)電性地連接。然後，構成電容元件C1、C3之下部電極E1b、E3b之導體圖案PS1a連接於電位V1，構成電容元件C2、C4之下部電極E2b、E4b之導體圖案PS1b連接於電位V2。而且，電容元件C1、C2之上部電極E1a、E2a係與電容元件C3、C4之上部電極E3a、E4a未以導體連接(未流有直流電流)，而且電容元件C1、C3之下部電極E1b、E3b係與電容元件C2、C4之下部電極E2b、E4b未以導體連接(未流有直流電流)。因此，電容元件C1與電容元件C2串聯連接於電位V1與電位V2間，電容元件C3與電容元件C4串聯連接於電位V1與電位V2間，電容元件C1、C2之串聯電路與電容元件C3、C4之串聯電路成為並聯連接於電位V1與電位V2間之上述圖7之狀態。
本實施型態亦與上述實施型態1相同，可實現如上述圖7之電路結構，如上述實施型態1所說明而大幅提升使電容元件經由電位V1、V2間之電路之可靠性。因此，可提升半導體裝置之可靠性。
而且，本實施型態亦與上述實施型態1相同，可減低形成電容元件C1~C4所必要之導體層之層數。亦即，藉由以相同步驟形成之同層之導體層(於此為構成導體圖案 PS1a、PS1b之矽層)來形成電容元件C1、C2、C3、C4之下部電極E1b、E2b、E3b、E4b彼此，且藉由以相同步驟形成之同層之導體層(於此為構成導體圖案PS2a、PS2b之矽層)來形成電容元件C1、C2、C3、C4之上部電極E1a、E2a、E3a、E4a彼此。藉此，必要之導體層(於此為矽層)之層數較少即可完成，例如以導體圖案PS1a、PS1b之層(導體層)與導體圖案PS2a、PS2b之層(導體層)之2層即可完成，可減低使用於電容元件C1~C4之導體層(於此為矽層)之層數。因此，可抑制形成於半導體基板1上之導體層(矽層)之層數增加，同時藉由PIP型電容元件C1~C4來實現如圖7之電路，可抑制半導體裝置之製造成本。因此，可使半導體裝置之可靠性提升與製造成本減低同時成立。
而且，於本實施型態，相較於縱向堆疊電容元件之情況，可減少形成電容元件C1~C4所必要之導體層之層數，可減少形成於半導體基板1上之導體層之層數(於此為2層)，因此可使絕緣膜12之厚度變薄。因此，可減低接觸孔13之長寬比(縱橫比)，更確實地形成接觸孔13。藉此，當然可提升插塞14a、14b與導體圖案PS1a、PS1b之電性連接之可靠性，亦可提升如MISFET之其他元件(未圖示)與插塞14之電性連接之可靠性，可更提升半導體裝置之可靠性。
而且，於本實施型態，亦說明有關將2個電容元件之串聯電路，於電位V1、V2間並聯連接2個之情況，但並聯連接之數目為2個以上(亦即複數)即可，不限定於2個。與上 述實施型態1參考上述圖10及圖11所說明相同，於本實施型態亦可將2個電容元件之串聯電路，於電位V1、V2間並聯連接n個(於此，n為3以上之整數)。
而且，與上述實施型態1參考上述圖9所說明相同，於本實施型態亦可使圖14～圖19之導體圖案PS1a、PS1b與導體圖案PS2a、PS2b之位置關係上下相反。其中，於本實施型態使導體圖案PS1a、PS1b與導體圖案PS2a、PS2b之位置關係上下相反，係相當於維持圖14～圖19之導體圖案PS1a、PS1b與導體圖案PS2a、PS2b之位置關係，同時使下層側之導體圖案PS1a、PS1b成為浮動電位，將上層側之導體圖案PS2a連接於電位V1，將上層側之導體圖案PS2b連接於電位V2。此情況下，成為於上述圖7之電路圖中，將電容元件C2與電容元件C3予以置換之電路結構。
其中，於本實施型態，與其使下層側之導體圖案PS1a、PS1成為浮動電位，且將上層側之導體圖案PS2a、PS2b連接於電位V1、V2，如圖14～圖19，將下層側之導體圖案PS1a、PS1連接於電位V1、V2，且使上層側之導體圖案PS2a、PS2b成為浮動電位較適宜。其理由如下。
亦即，相對於導體圖案PS1a、PS1b及導體圖案PS2a、PS2b中連接於電位V1、V2者，必須於其上部形成接觸孔13a、13b，成為浮動電位者則不須於其上部形成接觸孔13。用以將接觸孔13a、13b開口之乾蝕刻時，於MISFET之源極‧汲極區域(未圖示)上亦將接觸孔13開口。於源極‧汲極區域上形成接觸孔13時，必須蝕刻絕緣膜12之全 厚度，於接觸孔13之底部使源極‧汲極區域露出。因此，若設定蝕刻時間，以便可將源極‧汲極區域上之接觸孔13確實地開口，則於接觸孔13a、13b之底部，導體圖案會被過蝕刻。相較於在上層側之導體圖案PS2a、PS2b上形成接觸孔13a、13b之情況，如圖14～圖19，於下層側之導體圖案PS1a、PS1上形成接觸孔13a、13b之情況時，於接觸孔13開口時，於接觸孔13a、13b底部之導體圖案之過蝕刻量較少。
因此，如圖14～圖19，將下層側之導體圖案PS1a、PS1連接於電位V1、V2，且使上層側之導體圖案PS2a、PS2b成為浮動電位較適宜，藉此用以將接觸孔13開口之乾蝕刻時，可減少於接觸孔13a、13b底部之導體圖案之過蝕刻量。
而且，於本實施型態，於形成於半導體基板1之元件分離區域11上，形成導體圖案PS1a、PS2a，亦即於元件分離區域11上形成PIP型電容元件C1~C4，但於本實施型態，亦可如上述實施型態1，於形成於半導體基板1上之層間絕緣膜(例如上述絕緣膜3)上，形成導體圖案PS1a、PS2a。此情況下，如同於上述實施型態1，於上述絕緣膜3上形成MIM型電容元件C1~C4，於本實施型態亦於上述絕緣膜3上，形成PIP型電容元件C1~C4，可於PIP型電容元件C1~C4之下方區域(上述元件區域2)，形成其他元件。
接著，說明有關本實施型態之半導體裝置之製造方法之一例。圖20～圖22為本實施型態之半導體裝置之製造步驟 中之要部剖面圖，表示對應於上述圖16或圖17之區域。
如圖20所示，於半導體基板1，藉由例如STI(Shallow Trench Isolation：淺溝槽隔離)法或LOCOS(Local Oxidization of Silicon：矽局部氧化)法等形成元件分離區域11。
接著，於半導體基板1之主面整面上，形成導入有例如雜質之低電阻率之多結晶矽膜(摻雜多晶矽膜)之導體膜，利用光微影法及乾蝕刻法來將該導體膜予以圖案化，藉此形成導體圖案PS1a、PS1b。導體圖案PS1a、PS1b形成於元件分離區域11上。
接著，如圖21所示，形成絕緣膜5a及導體圖案PS2a、PS2b。例如於半導體基板1之主面上，以覆蓋導體圖案PS1a、PS1b之方式，形成由氧化矽或氮化矽等所組成之絕緣膜5a用之絕緣膜與導體圖案PS2a、PS2b用之多結晶矽膜(摻雜多晶矽膜)之疊層膜，利用光微影法及乾蝕刻法來將該疊層膜予以圖案化，藉此形成絕緣膜5a與導體圖案PS2a、PS2b之疊層膜圖案。
作為其他型態，在由多結晶矽膜所組成之導體圖案PS1a、PS1b之表面，藉由熱氧化法等形成絕緣膜5a用之絕緣膜(氧化膜)後，形成導體圖案PS2a、PS2b用之多結晶矽膜(摻雜多晶矽膜)，將該多結晶矽膜予以圖案化，藉此亦可形成絕緣膜5a及導體圖案PS2a、PS2b。此情況下，由於絕緣膜5a形成於導體圖案PS1a、PS1b之表面，因此成為絕緣膜5a經由導體圖案PS1a、PS1b與導體圖案PS2a、PS2b間 之狀態，於導體圖案PS2a、PS2b之下方不存在有導體圖案PS1a、PS1b之區域，成為於導體圖案PS2a、PS2b下亦未形成有絕緣膜5a之狀態。
而且，亦可藉由矽化物製程等，於導體圖案PS1a、PS1b之上部形成金屬矽化物層(未圖示)。若預先形成金屬矽化物層，則可減低導體圖案PS1a、PS1b與後續形成之插塞14a、14b間之接觸電阻等。
接著，如圖22所示，於半導體基板1上，以覆蓋導體圖案Me1a、Me1b、絕緣膜5a及導體圖案Me2a、Me2b之方式，形成絕緣膜(層間絕緣膜)12，於絕緣膜12形成接觸孔13，於接觸孔13內埋入插塞14。
接著，於埋入有插塞14之絕緣膜12上，形成布線15。布線15可藉由例如於埋入有插塞14之絕緣膜12上，形成鎢膜等導電體膜，利用光微影法及乾蝕刻法，將該導電體膜予以圖案化等來形成。
接著，於絕緣膜12上，以覆蓋布線15之方式形成絕緣膜16。其後，進一步形成上層之布線層或絕緣膜，於此省略其圖示及說明。
(實施型態3)本實施型態之半導體裝置亦為具有電容元件之半導體裝置。
圖23係表示本實施型態之半導體裝置之要部俯視圖；圖24～圖27為其要部剖面圖，分別對應於上述實施型態1之圖2～圖6或上述實施型態2之圖15～圖19。圖23之D1-D1線之剖面圖對應於圖24，圖23之D2-D2線之剖面圖對應於圖 25，圖23之D3-D3線之剖面圖對應於圖26，圖23之D4-D4線之剖面圖對應於圖27。而且，於圖23僅表示導體圖案PS3a、PS3b及n型半導體區域23a、23b之俯視布局，其以外之結構省略圖示。此外，於圖23，以實線表示導體圖案PS3a、PS3b之俯視布局，以點線表示n型半導體區域23a、23b之俯視布局。電路圖係與上述實施型態1之圖7相同，因此於此省略其圖示。
本實施型態之半導體裝置亦與上述實施型態1、2之半導體裝置相同，其為具有配置於半導體基板1上之電容元件C1~C4之半導體裝置，但相對於上述實施型態1將電容元件C1~C4作為MIM型電容元件，上述實施型態2將電容元件C1~C4作為PIP型電容元件，本實施型態係藉由所謂MOS型電容元件來構成電容元件C1~C4。
於構成圖23～圖27所示之本實施型態之半導體裝置之半導體基板1之主面，形成有元件分離區域11a。元件分離區域11a係與上述元件分離區域11相同，由埋入元件分離溝槽之絕緣體(例如氧化矽)等組成。藉由元件分離區域11a來規定活性區域21a、21b。亦即，活性區域21a及活性區域21b係分別藉由元件分離區域11a在俯視上所包圍之區域，由於元件分離區域11a，互相間未流有直流電流。
於活性區域21a、21b形成有p型井22，於p型井22之表層部分，形成有雜質擴散層之n型半導體區域23a、23b。亦即，於活性區域21a(之p型井22)之表層部分，形成有n型半導體區域(雜質擴散層)23a，於活性區域21b(之p型井22)之 表層部分，形成有n型半導體區域(雜質擴散層)23b。由於雜質擴散層亦可視為導體層，因此n型半導體區域23a與n型半導體區域23b係由同層之導體層(第一導體層，於此為雜質擴散層)組成，並以相同步驟形成。由於元件分離區域11a經由n型半導體區域23a與n型半導體區域23b間，因此成為未以導體連接之狀態(亦即未流有直流電流)。由於n型半導體區域(第一導體圖案)23a及n型半導體區域(第二導體圖案)23b係由元件分離區域11a圍住周圍，因此亦可視為導體圖案。
於半導體基板1之主面(亦即n型半導體區域23a、23b之上面)，形成有例如由薄氧化矽膜等組成之絕緣膜5b。
於半導體基板1之主面上，形成有導體圖案PS3a、PS3b。導體圖案(第三導體圖案)PS3a與導體圖案(第四)導體圖案)PS3b係由同層之導體層(第二導體層，於此為矽層)組成，並以相同步驟形成。導體圖案PS3a與導體圖案PS3b未以導體連接(亦即未流有直流電流)。導體圖案PS3a、PS3b係由經圖案化之導電體膜(導體層)組成，宜由諸如多結晶矽膜(摻雜多晶矽膜)之矽層(矽膜、經圖案化之矽膜)組成，矽層之情況係導入有雜質而成為低電阻率。
導體圖案PS3a係延伸為與n型半導體區域23a及n型半導體區域23b雙方交叉，導體圖案PS3b亦延伸為與n型半導體區域23a及n型半導體區域23b雙方交叉。例如n型半導體區域23a、23b延伸於圖23之X方向，導體圖案PS3a、PS3b延伸於圖23之Y方向。於此，X方向與Y方向係互相交叉(更 宜為正交)之方向。
於n型半導體區域23a、23b之上面，形成有絕緣膜5b，導體圖案PS3a、PS3b延伸於絕緣膜5b上，因此於導體圖案PS3a、PS3b與n型半導體區域23a、23b之交叉區域，作為電容絕緣膜之絕緣膜5b經由導體圖案PS3a、PS3b與n型半導體區域23a、23b間。藉此，於導體圖案PS3a、PS3b與n型半導體區域23a、23b之交叉區域，形成有電容元件C1、C2、C3、C4。
亦即，於導體圖案PS3a與n型半導體區域23a交叉之區域，交叉區域之導體圖案PS3a成為電容元件C1之上部電極E1a，交叉區域之n型半導體區域23a成為電容元件C1之下部電極E1b，上部電極E1a與下部電極E1b間之絕緣膜5b成為電容元件C1之電容絕緣膜，形成有電容元件C1。而且，於導體圖案PS3a與n型半導體區域23b交叉之區域，交叉區域之導體圖案PS3a成為電容元件C2之上部電極E2a，交叉區域之n型半導體區域23b成為電容元件C2之下部電極E2b，上部電極E2a與下部電極E2b間之絕緣膜5b成為電容元件C2之電容絕緣膜，形成有電容元件C2。而且，於導體圖案PS3b與n型半導體區域23a交叉之區域，交叉區域之導體圖案PS3b成為電容元件C3之上部電極E3a，交叉區域之n型半導體區域23a成為電容元件C3之下部電極E3b，上部電極E3a與下部電極E3b間之絕緣膜5b成為電容元件C3之電容絕緣膜，形成有電容元件C3。而且，於導體圖案PS3b與n型半導體區域23b交叉之區域，交叉區域之導體圖 案PS3b成為電容元件C4之上部電極E4a，交叉區域之n型半導體區域23b成為電容元件C4之下部電極E4b，上部電極E4a與下部電極E4b間之絕緣膜5b成為電容元件C4之電容絕緣膜，形成有電容元件C4。因此，電容元件C1~C4為所謂MOS(金屬/氧化物/半導體)型電容元件。
MOS型電容元件係指將MISFET(金屬/絕緣層/半導體場效電晶體)之通道區域、閘極絕緣膜及閘極電極分別作為MOS型電容元件之下部電極、電容絕緣膜及上部電極，於相當於通道區域之部分設置高濃度雜質擴散層(於此為n型半導體區域23a、23b)，將其作為下部電極。此外，於稱為MOS型電容元件之情況時，電容絕緣膜(於此為絕緣膜5b)不限定於氧化膜，亦可將氧化膜以外之絕緣膜使用於電容絕緣膜(於此為絕緣膜5b)。因此，MOS型電容元件可視為將半導體基板1之一部分(於此係於半導體基板1導入雜質所形成之n型半導體區域23a、23b)作為下部電極，將於半導體基板1上(n型半導體區域23a、23b上)，中介絕緣膜(於此為絕緣膜5b)所形成之導體層(於此為導體圖案PS3a、PS3b)作為上部電極之電容元件。
於半導體基板1上，以覆蓋導體圖案PS3a、PS3b之方式形成絕緣膜(層間絕緣膜)12。於絕緣膜12形成有接觸孔(開口部、貫通孔)13，於接觸孔13埋入有由導電體所組成之插塞14。接觸孔13中之接觸孔13c係形成於n型半導體區域23a之上部，於其底部露出n型半導體區域23a之一部分，接觸孔13中之接觸孔13d係形成於n型半導體區域23b之上 部，於其底部露出n型半導體區域23b之一部分。於接觸孔13c埋入有插塞14中之插塞14c，於接觸孔13d埋入有插塞14中之插塞14d，插塞14c係於其底部與n型半導體區域23a相接而電性地連接，插塞14d係於其底部與n型半導體區域23b相接而電性地連接。於埋入有插塞14之絕緣膜12上，形成有布線15，於絕緣膜12上，以覆蓋布線15之方式形成絕緣膜16。n型半導體區域23a係經由插塞14c而電性地連接於布線15中之布線15c。n型半導體區域23b係經由插塞14d而電性地連接於布線15中之布線15d。
n型半導體區域23a係經由插塞14c及布線15c等而連接於電位V1，n型半導體區域23b係經由插塞14d及布線15d等而連接於電位V2，導體圖案PS3a、PS3b為浮動(floating)電位。電位V1及電位V2為互異之電位。
本實施型態之n型半導體區域23a、n型半導體區域23b、導體圖案PS3a及導體圖案PS3b分別對應於上述實施型態1之導體圖案Me1a、導體圖案Me1b、導體圖案Me2a及導體圖案Me2b，而且分別對應於上述實施型態2之導體圖案PS1a、導體圖案PS1b、導體圖案PS2a及導體圖案PS2b。而且，本實施型態之絕緣膜5b對應於上述實施型態1之絕緣膜5，而且對應於上述實施型態2之絕緣膜5a。於本實施型態，形成有藉由n型半導體區域23a、23b、導體圖案PS3a、PS3b及絕緣膜5b所形成之電容元件C1~C4之電路結構係於上述實施型態1，與藉由導體圖案Me1a、Me1b、Me2a、Me2b及絕緣膜5所形成之電容元件C1~C4所構成之 電路結構相同，其如上述圖7。
亦即，於本實施型態亦為電容元件C1、C2之下部電極E1b、E2b分別藉由n型半導體區域23a、23b形成，電容元件C1、C2之上部電極E1a、E2a彼此均藉由導體圖案PS3a形成，並經由導體(於此為導體圖案PS3a)電性地連接，該導體圖案PS3a為浮動電位。因此，電容元件C1、C2串聯連接。而且，電容元件C3、C4之下部電極E3b、E4b分別藉由n型半導體區域23a、23b形成，電容元件C3、C4之上部電極E3a、E4a彼此均藉由導體圖案PS3b形成，並經由導體(於此為導體圖案PS3b)電性地連接，該導體圖案PS3b為浮動電位。因此，電容元件C3、C4串聯連接。而且，電容元件C1、C3之下部電極E1b、E3b彼此均藉由n型半導體區域23a形成，並經由導體(於此為n型半導體區域23a)電性地連接，而且電容元件C2、C4之下部電極E2b、E4b彼此均藉由n型半導體區域23b形成，並經由導體(於此為n型半導體區域23b)電性地連接。然後，構成電容元件C1、C3之下部電極E1b、E3b之n型半導體區域23a連接於電位V1，構成電容元件C2、C4之下部電極E2b、E4b之n型半導體區域23b連接於電位V2。而且，電容元件C1、C2之上部電極E1a、E2a係與電容元件C3、C4之上部電極E3a、E4a未以導體連接(未流有直流電流)，而且電容元件C1、C3之下部電極E1b、E3b係與電容元件C2、C4之下部電極E2b、E4b未以導體連接(未流有直流電流)。因此，電容元件C1與電容元件C2串聯連接於電位V1與電位V2間，電容元件C3與 電容元件C4串聯連接於電位V1與電位V2間，電容元件C1、C2之串聯電路與電容元件C3、C4之串聯電路成為並聯連接於電位V1與電位V2間之上述圖7之狀態。
本實施型態亦與上述實施型態1、2相同，可實現如上述圖7之電路結構，如上述實施型態1所說明，可大幅提升使電容元件經由電位V1、V2間之電路之可靠性。因此，可提升半導體裝置之可靠性。
而且，本實施型態亦與上述實施型態1、2相同，可減低形成電容元件C1~C4所必要之導體層之層數。亦即，藉由以相同步驟形成之同層之導體層(於此為構成n型半導體區域23a、23b之雜質擴散層)來形成電容元件C1、C2、C3、C4之下部電極E1b、E2b、E3b、E4b彼此，且藉由以相同步驟形成之同層之導體層(於此為構成導體圖案PS3a、PS3b之矽層)來形成電容元件C1、C2、C3、C4之上部電極E1a、E2a、E3a、E4a彼此。藉此，必要之導體層之層數較少即可完成，例如以形成n型半導體區域23a、23b之雜質擴散層(導體層)與形成導體圖案PS3a、PS3b之導體層之2層即可完成，可減低使用於電容元件C1~C4之導體層之層數。因此，可抑制形成於半導體基板上之導體層之層數增加，同時藉由MOS型電容元件C1~C4來實現如圖7之電路，可抑制半導體裝置之製造成本。因此，可使半導體裝置之可靠性提升與製造成本減低同時成立。
而且，於本實施型態，相較於縱向堆疊電容元件之情況，可減少形成電容元件C1~C4所必要之導體層之層數， 可減少形成於半導體基板1上之導體層之層數(於此為形成導體圖案PS3a、PS3b之導體層之1層)，因此可使絕緣膜12之厚度變薄。因此，可減低接觸孔13之長寬比(縱橫比)，更確實地形成接觸孔13。藉此，當然可提升插塞14c、14d與n型半導體區域23a、23b之電性連接之可靠性，亦可提升如MISFET之其他元件(未圖示)與插塞14之電性連接之可靠性，可更提升半導體裝置之可靠性。
而且，由於MOS型電容元件可藉由熱氧化來形成電容絕緣膜(於此為絕緣膜5b)，因此可形成膜質良好之電容絕緣膜(絕緣膜5b)，不易產生電極間之絕緣漏電或絕緣破壞，因此可提高各個電容元件C1~C4之可靠性。於本實施型態，藉由利用可靠性高之MOS型電容元件C1~C4，來形成如上述圖7之電路結構，可更提升使電容元件經由電位V1、V2間之電路之可靠性。
而且，於本實施型態，亦說明有關將2個電容元件之串聯電路，於電位V1、V2間並聯連接2個之情況，但並聯連接之數目為2個以上(亦即複數)即可，不限定於2個。與上述實施型態1參考上述圖10及圖11所說明相同，於本實施型態亦可將2個電容元件之串聯電路，於電位V1、V2間並聯連接n個(於此，n為3以上之整數)。
而且，於本實施型態，藉由形成於半導體基板1內之雜質擴散層(對應於n型半導體區域23a、23b)，來形成構成電容元件C1、C2、C3、C4之一電極(於此為下部電極E1b、E2b、E3b、E4b)之第一導體層、及構成電容元件C1、 C2、C3、C4之另一電極(於此為上部電極E1a、E2a、E3a、E4a)之第二導體層中之下層側之導體層。
與上述實施型態1參考上述圖9所說明相同，於本實施型態亦可使圖23～圖27之n型半導體區域23a、23b與導體圖案PS3a、PS3b之位置關係上下相反。其中，於本實施型態使n型半導體區域23a、23b與導體圖案PS3a、PS3b之位置關係上下相反，係相當於維持圖23～圖27之n型半導體區域23a、23b與導體圖案PS3a、PS3b之位置關係，同時使下層側之n型半導體區域23a、23b成為浮動電位，將上層側之導體圖案PS3a連接於電位V1，將上層側之導體圖案PS3b連接於電位V2。此情況下，成為於上述圖7中，將電容元件C2與電容元件C3予以置換之電路結構。
其中，於本實施型態，與其使下層側之n型半導體區域23a、23b成為浮動電位，且將上層側之導體圖案PS3a、PS3b連接於電位V1、V2，如圖23～圖27，將下層側之n型半導體區域23a、23b連接於電位V1,V2，且使上層側之導體圖案PS3a、PS3b成為浮動電位較適宜。其理由如下。
亦即，相對於n型半導體區域23a、23b及導體圖案PS3a、PS3b中連接於電位V1、V2者，必須於其上部形成接觸孔13c、13d，成為浮動電位者則不須於其上部形成接觸孔13。如上述實施型態2所說明，若設定蝕刻時間，以便亦可於MISFET之源極‧汲極區域上，將接觸孔13確實地開口，則相較於在導體圖案PS3a、PS3b上形成接觸孔13c、13d之情況，於n型半導體區域23a、23b上形成接觸 孔13c、13d之情況時，於接觸孔13c、13d底部之過蝕刻量較少。因此，如上述，與其使下層側之n型半導體區域23a、23b成為浮動電位，且將上層側之導體圖案PS3a、PS3b連接於電位V1、V2，將下層側之n型半導體區域23a、23b連接於電位V1、V2，且使上層側之導體圖案PS3a、PS3b成為浮動電位較適宜。藉此，可減少用以將接觸孔13開口之乾蝕刻時，於接觸孔13c、13d底部之過蝕刻量。
而且，亦可使p型井22及n型半導體區域23a、23b之導電型相反。亦即，亦可形成n型井來取代p型井22，並形成p型半導體區域來取代n型半導體區域23a、23b。
接著，說明有關本實施型態之半導體裝置之製造方法之一例。圖28～圖30為本實施型態之半導體裝置之製造步驟中之要部剖面圖，表示對應於上述圖24或圖25之區域。
如圖28所示，於半導體基板1，藉由例如STI法或LOCOS法等形成元件分離區域11a。
接著，藉由於半導體基板1，將p型雜質予以離子植入等，形成p型井22。
接著，藉由於半導體基板1，將磷(P)或砷(As)等n型雜質予以離子植入等，形成n型半導體流域23a、23b。
接著，如圖29所示，因應需要來將半導體基板1之主面予以潔淨化後，於半導體基板1之主面(亦即n型半導體區域23a、23b之上面)，藉由熱氧化法等形成絕緣膜5b。該絕緣膜5b可於在半導體基板1形成MISFET用之閘極絕緣膜 時一同(同時)形成，此情況下，絕緣膜5b係由與MISFET(未圖示)之閘極絕緣膜同層之絕緣膜組成。
接著，於半導體基板1之整面上，形成由多結晶矽膜(摻雜多晶矽膜)等組成之導體膜，利用光微影法及乾蝕刻法來將該導體膜予以圖案化，藉此形成導體圖案P3a、P3b。將導體圖案P3a、P3b用之導電體膜予以圖案化時，可於MISFET形成預定區域(未圖示)形成由經圖案化之導電體膜所組成之閘極電極。因此，導體圖案P3a、P3b可於形成MISFET之閘極電極時一同(同時)形成，此情況下，導體圖案P3a、P3b係由與MISFET之閘極電極同層之導電體膜組成。
而且，雖未圖支配，亦可於MISFET形成預定區域之閘極電極兩側之區域，藉由離子植入來形成源極‧汲極用之n型半導體區域時，於未以導體圖案P3a、P3b覆蓋之區域之活性區域21a、21b，亦予以離子植入，形成n型半導體區域。
接著，如圖30所示，於半導體基板1上，以覆蓋導體圖案M3a、M3b之方式，形成絕緣膜(層間絕緣膜)12，於絕緣膜12形成接觸孔13，於接觸孔13內埋入插塞14。
接著，於埋入有插塞14之絕緣膜12上，形成布線15。布線15可藉由例如於埋入有插塞14之絕緣膜12上，形成鎢膜等導電體膜，利用光微影法及乾蝕刻法，將該導電體膜予以圖案化等來形成。
接著，於絕緣膜12上，以覆蓋布線15之方式形成絕緣膜 16。其後，進一步形成上層之布線層或絕緣膜，於此省略其圖示及說明。
而且，亦可將p型井22改採n型，將n型半導體區域23a、23b改採p型。
(實施型態4)本實施型態係對應於在電源布線33與接地布線(地布線)32間，設置如上述實施型態1所說明之電容元件之半導體裝置。
圖31係表示本實施型態之半導體裝置31之要部電路圖；圖32為半導體裝置31之概念俯視圖(全體俯視圖)；圖33～圖35為半導體裝置31之要部俯視圖(部分放大俯視圖)；圖36～圖40為半導體裝置31之要部剖面圖(部分放大剖面圖)。於圖32，表示接地布線32、32a、電源布線33、33a、接合墊34a、34b、電容元件Cp及核心區域40之俯視布局，其以外之結構省略圖示，以1點差線模式性地表示核心區域40，而且以點線模式性地表示形成有各個電容元件Cp之區域。圖33～圖35表示有半導體裝置31之相同區域。其中，圖33係表示接地布線32a、接地電位用連接布線32b、電源布線33a、電源電位用連接布線33b、下部電極連接用布線36、下部電極47及導體膜49之俯視布局，且其以外之結構省略圖示。而且，圖34係表示接地布線32a、電源布線33a、下部電極47及導體膜49之俯視布局，且其以外之結構省略圖示，圖35係表示接地電位用連接布線32b、電源電位用連接布線33b、下部電極連接用布線36及下部電極47之俯視布局，且其以外之結構省略圖示。而 且，圖35之E1-E1線之剖面圖對應於圖36，圖35之E2-E2線之剖面圖對應於圖37，圖35之E3-E3線之剖面圖對應於圖38，圖35之E4-E4線之剖面圖對應於圖19，圖36之E5-E5線之剖面圖對應於圖40。
圖33～圖40所示之本實施型態之半導體裝置(半導體晶片)31係藉由例如於由單結晶矽等組成之半導體基板(半導體晶圓)，形成各種半導體積體電路或接合墊後，藉由切割等，將半導體基板分離為晶片狀之各半導體裝置(半導體晶片)31等來形成。因此，半導體裝置31為半導體晶片。
如圖32所示，沿著半導體裝置31之主面之外周部，配置有接地布線(地布線)32及電源布線33。若對於接地布線32供給接地電位(地電位)更適宜，但亦可供給非接地電位(地電位)之電源電位(固定電位、基準電位)。此情況下，至少對於接地布線32供給與電源布線33不同之電源電位。因此，不僅是電源布線33，接地布線32亦可視為電源布線。於以下，供給至接地布線32之電位稱為接地電位V3(第一電位)，供給至電源布線33之電位稱為電源電位V4(第二電位)，電源電位V4與接地電位V3為不同之電位。而且，亦有將接地電位V3標示為電位V3，將電源電位V4標示為電位V4之情況。此外，亦可標示為Vss來取代接地電位V3，而且亦可標示為Vdd或Vcc來取代電源電位V4。
而且，於半導體裝置31之主面，沿著外周部配置有複數接合墊(墊電極、外部端子、外部連接端子)，各接合墊可 作為用以取得與外部裝置之電性連接之半導體裝置31之外部端子(外部連接用端子、輸出入端子)來發揮作用。於圖32，表示接合墊中經由輸出入電路(I/O電路)連接於接地布線32之接合墊34a、及經由輸出入電路(I/O電路)連接於電源布線33之接合墊34b，其他接合墊省略圖示。此外，為了使圖式易於觀看，於圖31及圖32省略輸出入電路之圖示。
對於半導體裝置31導入電源時，成為於接地布線32及電源布線33分別施加有一定電壓之狀態。例如對於半導體裝置31導入電源時，成為對於接地布線32供給有接地電位V3之狀態，並成為對於電源布線33供給有電源電位V4之狀態。
於半導體裝置31之主面之中央部配置有核心區域40，於該核心區域40形成有各種半導體積體電路(未圖示)。亦即，核心區域40對應於構成半導體裝置31之半導體基板1之主面之形成有半導體積體電路之區域。例如組合特定數之n通道型MISFET及p通道型MISFET所構成之基本胞(cell)係許多配置為矩陣狀，構成核心區域40，藉由根據邏輯設計，將各基本胞內之MISFET及基本胞間予以結線，來實現所需之邏輯功能。可從電源布線33，將電源電位V4供給至核心區域40之電路，可從接地布線32，將接地電位V3供給至核心區域40之電路。
作為雜訊對策而使電容元件經由接地布線32與電源布線33間。於本實施型態，如圖31之電路圖所示，於接地布線 32之接地電位V3與電源布線33之電源電位V4間，將2個電容元件Cp(亦即1個電容元件Cp1與1個電容元件Cp2)之串聯電路並聯連接複數個。此係與上述實施型態1之上述圖7或圖11之電路結構相同，接地布線32之電位即接地電位V3與電源布線33之電位即電源電位V4之一方對應於上述電位V1，另一方相當於上述電位V2。而且，如於圖31之電路圖模式性地表示，對於核心區域40之電路35，從接地布線32及電源布線33供給有接地電位V3及電源電位V4。
為了實現使電容元件經由接地布線32與電源布線33間之如上述圖31之電路結構，於本實施型態，不僅沿著半導體裝置31之主面之外周部，延伸有接地布線32及電源布線33，並且使電性地連接於接地布線32之接地布線32a及電性地連接於電源布線33之電源布線33a，於半導體裝置31之主面分別於圖32～圖35之X方向延伸複數條。而且，使浮動電位之下部電極連接用布線36分別於圖32～圖35之Y方向延伸複數條。然後，於接地布線32a及電源布線33a與下部電極連接用布線36之各交叉區域，形成電容元件Cp。藉此，於半導體裝置31之主面全體(核心區域40之上部全體)，配置MIM型電容元件Cp，實現如上述圖31之電路結構。更詳細說明該電容元件之結構。
如圖36～圖40之要部剖面圖所示，於半導體基板1之主面上形成有各種元件，並形成有層間絕緣膜或布線層。於圖36～圖40，將形成有元件、層間絕緣膜及布線層之區域總括表示作為元件區域41。關於元件區域41之構造例會於後 面說明。
於元件區域41上形成有絕緣膜(層間絕緣膜)42，於該絕緣膜42，形成有布線溝槽及埋入該布線溝槽之布線M5。布線M5可利用鑲嵌技術來形成，主要能以諸如銅之金屬(金屬材料、顯示出金屬式電導之材料)形成。布線M5若如本實施型態以鑲嵌法形成之埋入布線更適宜，但作為其他型態，布線M5亦可為藉由導體膜(金屬膜)之圖案化所形成之布線(例如鋁布線)。藉由布線M5，形成上述下部電極連接用布線36或後述接地電位用連接布線32b及電源電位用連接布線33b等。
於埋入有布線M5之絕緣膜42上，形成有絕緣膜(層間絕緣膜)43。於絕緣膜43，形成有通孔(開口部、孔、貫通孔)，於該通孔內，形成並埋入有由導電體組成之插塞(導體部、連接用導體部)44。插塞44係於其底部與下部電極連接用布線36(布線M5)相接而電性地連接。
於埋入有插塞44之絕緣膜43上，形成有絕緣膜(層間絕緣膜)45。於絕緣膜45形成有下部電極用開口部46，於該下部電極用開口部46內，形成並埋入有電容元件Cp用之下部電極47。下部電極47係於其底部與插塞44相接而電性地連接。因此，下部電極47係經由插塞44而電性地連接於下部電極連接用布線36(布線M5)。
例如藉由於絕緣膜45形成下部電極用開口部46後，以填埋其之方式形成由鎢等組成之導體膜(金屬膜)，藉由CMP法或回蝕法等來去除絕緣膜45上之導體膜，可形成下部電 極47。而且，下部電極47可利用單鑲嵌技術來形成，作為其他型態，亦可利用雙鑲嵌(Dual-Damascene)技術來形成下部電極47，於此情況下，下部電極47與插塞44一體地形成。
於包含下部電極47上之絕緣膜45上，形成電容元件之電容絕緣膜(介電體膜)用之絕緣膜48，於絕緣膜48上，形成電容元件之上部電極用之導體膜49。絕緣膜48係由經圖案化之絕緣膜組成，由例如氮化矽膜等組成。導體膜49係由經圖案化之導體膜組成，由例如鈦、氮化鈦、鎢或氮化鎢等組成。
於絕緣膜45上，以覆蓋絕緣膜48及導體膜49之疊層膜之方式，形成導體膜50。導體膜50係由經圖案化之導體膜組成，由例如以鋁為主成分之導體膜(鋁膜或鋁合金膜)組成。
而且，亦可將導體膜50製成主導體膜、與設置於該主導體膜之上面、下面或上下兩面之障壁導體膜之疊層膜。作為導體膜50之前述主導體膜，可使用例如以鋁為主成分之主導體膜。作為導體膜50之前述障壁導體膜，可使用例如鈦膜、氮化鈦膜或其等之疊層膜。
於包含下部電極47上之絕緣膜45之整面上，形成後續會成為絕緣膜48及導體膜49之疊層膜，將該疊層膜予以圖案化，其後於包含絕緣膜48及導體膜49之疊層膜上之絕緣膜45之整面上，形成後續會成為導體膜50之導體膜後，將該導體膜予以圖案化，藉此可形成絕緣膜48、導體膜49及導 體膜50。
藉由導體膜50，形成上述接地布線32、32a及電源布線33、33a。而且，藉由導體膜49，形成電容元件Cp之上部電極Ep。導體膜49及位於導體膜49上之導體膜50之合併者亦可視為上部電極Ep。
從圖33及圖34亦可得知，絕緣膜48及導體膜49(上部電極Ep)係形成俯視上內包(包含)下部電極47。而且，若預先形成導體膜49，可防止圖案化時對於絕緣膜48之損傷，因此更適宜，但亦可省略形成導體膜49。於省略形成導體膜49之情況時，導體膜50係與絕緣膜48之上面相接而形成，導體膜50中，中介絕緣膜48而與下部電極47對向之部分係成為上部電極Ep。
藉由導體膜49(或導體膜49、50)所組成之上部電極Ep、下部電極47、及下部電極47與上部電極Ep間之絕緣膜48，來形成MIM型電容元件Cp(Cp1、Cp2)。上部電極Ep(導體膜49)成為電容元件Cp之一電極(第一電極)，下部電極47成為電容元件Cp之另一方電極(第二電極)，位於下部電極47與上部電極Ep(導體膜49)間之絕緣膜48成為電容元件Cp之電容絕緣膜(介電體膜)。
此外，不僅於以鈦膜或鎢膜等金屬膜形成導體膜49之情況，即使於以氮化鈦膜或氮化鎢膜等氮化金屬膜形成之情況下，導體膜49仍顯示出金屬式之傳導(電導)性，因此可視為金屬層。而且，下部電極47亦主要藉由鎢等之金屬層形成。因此，電容元件Cp可視為MIM型電容元件。
此電容元件Cp(Cp1、Cp2)係於半導體基板1之主面上方排列為陣列狀(矩陣狀)，排列為陣列狀之各電容元件Cp(Cp1、Cp2)係如上述，藉由中介絕緣膜(於此為絕緣膜48)而相互對向之下部電極47(第二電極)及上部電極Ep(第一電極)形成。
本實施型態係於半導體基板1上形成有複數電容元件Cp(Cp1、Cp2)，但用以形成其等複數電容元件Cp(Cp1、Cp2)之複數上部電極Ep彼此係由同層之導體層組成(形成)，並以相同步驟形成，而且用以形成其等複數電容元件Cp(Cp1、Cp2)之複數下部電極47彼此係由同層之導體層組成(形成)，並以相同步驟形成。形成上部電極Ep之導體層(於此為導體膜49)係較形成下部電極47之導體層形成於上層。
而且，於絕緣膜45上，以覆蓋導體膜50之方式，形成作為最上層保護膜之絕緣膜(表面保護膜)51。導體膜50係使用與上述接合墊34a、34b形成用之導體膜同層之導體膜來形成。於圖33～圖40所未圖示之區域，於絕緣膜51形成有接合墊用之開口部，從該開口部露出與導體膜50同層之導體膜之一部分，並形成有上述接合墊34a、34b。而且，為了容易進行對於接合墊34a、34b之金屬線接合等，亦可於接合墊34a、34b之表面形成電鍍膜等。而且，亦可於接合墊34a、34b上形成凸塊電極。
延伸於X方向之複數接地布線32a雖未圖示詳細，但例如端部連結於接地布線32等，成為與接地布線32共同之電位 (於此為接地電位V3)。而且，延伸於X方向之複數電源布線33a雖未圖示詳細，但例如經由電源布線33、33a下埋入形成於絕緣膜43、45之通孔內之插塞、及與連接於該插塞之布線M5同層之布線部，來與電源布線33電性地連接等，成為與電源布線33共同之電位(於此為電源電位V4)。
而且，亦如圖31、圖33、圖39及圖40所示，藉由布線M5，形成延伸於Y方向之複數接地電位用連接布線32b及延伸於Y方向之複數電源電位用連接布線33b。然後，接地布線32a係經由埋入形成於絕緣膜43、45之通孔內之插塞52，電性地連接於接地電位用連接布線32b，電源布線33a係經由埋入形成於絕緣膜43、45之通孔內之插塞52，電性地連接於電源電位用連接布線33b。而且，接地電位用連接布線32b之兩端部係經由插塞(未圖示)等，電性地連接於沿著半導體裝置31之主面之外周部配置之接地布線32，電源電位用連接布線33b之兩端部係經由插塞(未圖示)等，電性地連接於沿著半導體裝置31之主面之外周部配置之電源布線33。藉此，延伸於X方向之複數接地布線32a彼此係經由插塞52及接地電位用連接布線32b(亦即導體)互相地電性連接，成為供給有與接地布線32相同之接地電位V3之狀態。而且，延伸於X方向之複數電源布線33a彼此係經由插塞52及電源電位用連接布線33b(亦即導體)互相地電性連接，成為供給有與電源布線33相同之電源電位V4之狀態。
藉由設置電源電位用連接布線33b，使各電源布線33a之電源電位V4安定化，而且藉由設置接地電位用連接布線 32b，使各接地布線32a之接地電位V3安定化。而且，藉由將接地電位用連接布線32b連接於形成在元件區域41之導電性插塞或布線(未圖示)，可從接地電位用連接布線32b，將接地電位V3供給至形成於元件區域41之元件或電路。而且，藉由將電源電位用連接布線33b連接於形成在元件區域41之導電性插塞或布線(未圖示)，可從電源電位用連接布線33b，將電源電位V4供給至形成於元件區域41之元件或電路。電源布線33、33a及電源電位用連接布線33b係經由電容Cp(Cp1、Cp2)而與接地布線32、32a及接地電位用連接布線32b結合，但未以導體連接。
更詳細說明有關俯視布局。
亦如圖32～圖34所示，延伸於X方向之接地布線32a及電源布線33a係於Y方向以特定間隔(宜為等間隔)交互排有複數條。此外，X方向及Y方向為互相交叉之方向，更宜為正交之方向。而且，各接地布線32a與各電源布線33a之布線寬(Y方向之寬度或尺寸)宜互為相同。各接地布線32a及各電源布線33a係藉由上述導體膜50之圖案形成。
如圖33～圖35所示，絕緣膜48及導體膜49(上部電極Ep)之疊層圖案係排列為陣列(矩陣)狀，俯視上以內包於各接地布線32a及各電源布線33a之方式，配置於各接地布線32a及各電源布線33a之下。因此，絕緣膜48及導體膜49之疊層圖案係以與接地布線32a及電源布線33a之Y方向之排列間距相同之間距，排列於Y方向，而且於X方向以特定間距(等間距)排列。
下部電極47係以俯視上內包於絕緣膜48及導體膜49(上部電極Ep)之疊層圖案下之方式形成。因此，與絕緣膜48及導體膜49之疊層圖案相同，下部電極47亦以與接地布線32a及電源布線33a之Y方向之排列間距相同之間距，排列於Y方向，而且於X方向以特定間距(等間距)排列。
於相鄰於Y方向之1對接地布線32a及電源布線33a，於相鄰於Y方向之下部電極47彼此之下，延伸有下部電極連接用布線36，經由延伸於該Y方向之下部電極連接用布線36及連接於其之插塞44(亦即導體)，於Y方向相鄰之下部電極47彼此電性地連接。其中，各下部電極連接用布線36係對於每1對接地布線32a及電源布線33a(亦即相鄰於Y方向之每1對下部電極47)獨立地設置。因此，相鄰於Y方向之1對下部電極47(1對電容元件Cp1、Cp2之下部電極47彼此)係經由於其下延伸之下部電極連接用布線36(亦即導體)而互相電性地連接，且成為浮動，該1對下部電極47係與其以外之下部電極47未以導體連接。
因此，於相鄰於Y方向之1對接地布線32a及電源布線33a，藉由相鄰於Y方向之1對下部電極47、及該1對下部電極47上之絕緣膜48及導體膜49(上部電極Ep)之疊層圖案所形成之1對電容元件Cp1、Cp2，係下部電極47彼此經由導體(於此為下部電極連接用布線36)而互相電性地連接，且成為浮動電位，藉此成為串聯連接之狀態。然後，該1對電容元件Cp1、Cp2之串聯電路係電容元件Cp1之上部電極Ep電性地連接於電源布線33a，電容元件Cp2之上部電極 Ep電性地連接於接地布線32a。如此串聯連接之1對電容元件Cp1、Cp2係於鄰接之電源布線33a與接地布線32a間形成複數個(許多)，成為並聯連接於電源布線33a與接地布線32a間之狀態，電源布線33a連接於電源布線33而成為電源電位V4，接地布線32a連接於接地布線32而成為接地電位V3。亦即，複數電容元件Cp1之上部電極Ep彼此係經由導體(於此為接地布線32、32a)而互相電性地連接，並連接於接地電位V3，而且複數電容元件Cp2之上部電極Ep彼此係經由導體(於此為電源布線33、33a)而互相電性地連接，並連接於電源電位V4。藉此，如圖31之電路圖，於電源電位V4與接地電位V3間，形成1對電容元件Cp1、Cp2之串聯電路並聯連接有複數之電路。
於本實施型態，以下部電極連接用布線36連接之相鄰於Y方向之1對電容元件Cp1、Cp2、以及於X方向鄰接之另1對電容元件Cp1、Cp2之結構，亦即於圖34中以2點短劃線圍住之區域91之4個電容元件Cp之結構，大致與上述實施型態1所說明之4個電容元件C1、C2、C3、C4之結構相同。其中，於上述實施型態1，將應經由導體電性地連接之電容元件之下部電極彼此，以與形成該下部電極相同之導體層(對應於導體圖案Me1a、Me1b、PS1a、PS1b或n型半導體區域23a、23b)電性地連接。藉此，可減低必要之導體層之層數。另一方面，於本實施型態，應經由導體電性地連接之電容元件Cp1之下部電極47與電容元件Cp2之下部電極47係藉由同層之導體層形成，但非一體之圖案， 其藉由互相分離之圖案(孤立圖案)形成，經由於半導體基板1上較形成下部電極47之導體層形成於下層之導體層(於此為下部電極連接用布線36)而電性地連接。藉此，可藉由孤立圖案來形成電容元件Cp1、Cp2之下部電極47，於下部電極47形成時，可防止產生淺碟化(dishing)等。
而且，由於本實施型態係使電容元件Cp之下部電極47成為浮動電位，將上部電極Ep連接於接地電位V3或電源電位V4，因此對應於上述實施型態1之圖9之構造。此外，於本實施型態，接地布線32a(導體膜50)與其下之導體膜49(上部電極Ep)之合併者係對應於上述圖9之導體圖案Me1a，電源布線33a(導體膜50)與其下之導體膜49(上部電極Ep)之合併者係對應於上述圖9之導體圖案Me1b。而且，於本實施型態，下部電極47與連接下部電極47間之下部電極連接用布線36(及插塞44)之合併者係對應於上述圖9之導體圖案Me2a、Me2b。電容元件Cp所對向之電極中，使下層側之下部電極47成為浮動電位，將上層側之上部電極Ep連接於接地電位V3(接地布線)或電源電位V4(電源布線)，藉此電源布線及接地布線之牽繞會變得容易。
圖41係表示本實施型態之半導體裝置之要部剖面圖，其表示上述元件區域41之構造之一例。
於半導體基板1之主面，以STI法等形成由絕緣體組成之元件分離區域61，在由元件分離區域61所規定之活性區域，形成MISFET(金屬/絕緣層/半導體場效電晶體)等半導體元件。
具體而言，於半導體基板1之主面，形成有p型井62a及n型井62a。於p型井62a上，中介閘極絕緣膜63a而形成閘極電極64a。於閘極電極64a兩側之區域，形成作為源極‧汲極之n型半導體區域(n型擴散層)65a。藉由閘極電極64a、閘極絕緣膜63a及作為源極‧汲極之n型半導體區域65a來形成n通道型MISFET。而且，於n型井62b上，中介閘極絕緣膜63b而形成閘極電極64b。於閘極電極64b兩側之區域，形成作為源極‧汲極之p型半導體區域(p型擴散層)65b。藉由閘極電極64b、閘極絕緣膜63b及作為源極‧汲極之p型半導體區域65b來形成p通道型MISFET。於閘極電極64a、64b之側壁上，亦可形成由絕緣體組成之側壁間隔件(側壁絕緣膜)66，亦可將n型半導體區域65a及p型半導體區域65b製成LDD(Lightly Doped Drain：輕摻雜汲極)構造。而且，亦可利用矽化物製程等，於閘極電極64a、64b、n型半導體區域65a及p型半導體區域65b上，形成鈷矽化物或鎳矽化物等金屬矽化物層67。
於半導體基板1之主面上，以覆蓋閘極電極64a、64b之方式形成絕緣膜(層間絕緣膜)71，於絕緣膜71形成接觸孔(貫通孔)，於該接觸孔內埋入導電性之插塞72。插塞72係與閘極電極64a、64b、n型半導體區域65a或p型半導體區域65b等電性地連接。
於埋入有插塞72之絕緣膜71上，形成有絕緣膜(層間絕緣膜)73，於該絕緣膜73形成布線溝槽及埋入該布線溝槽之布線M1。布線M1為最下層之布線即第一層布線(布線 層)。布線M1可利用鑲嵌技術(於此為單鑲嵌技術)來形成。
於埋入有布線M1之絕緣膜73上，形成有絕緣膜(層間絕緣膜)74，於絕緣膜74形成通孔(貫通孔)與埋入該通孔內之導電性之插塞75。於埋入有插塞75之絕緣膜74上，形成有絕緣膜(層間絕緣膜)76，於該絕緣膜76形成布線溝槽及埋入該布線溝槽之布線M2。布線M2係較布線M1更上1層之第二層布線(布線層)。插塞75係於其底部與布線M1相接而電性地連接，於其上面與布線M2相接而電性地連接。
於埋入有布線M2之絕緣膜76上，形成有絕緣膜(層間絕緣膜)77，於絕緣膜77形成通孔(貫通孔)與埋入該通孔內之導電性之插塞78。於埋入有插塞78之絕緣膜77上，形成有絕緣膜(層間絕緣膜)79，於該絕緣膜79形成布線溝槽及埋入該布線溝槽之布線M3。布線M3係較布線M2更上1層之第三層布線(布線層)。插塞78係於其底部與布線M2相接而電性地連接，於其上面與布線M3相接而電性地連接。
於埋入有布線M3之絕緣膜79上，形成有絕緣膜(層間絕緣膜)80，於絕緣膜80形成通孔(貫通孔)與埋入該通孔內之導電性之插塞81。於埋入有插塞81之絕緣膜80上，形成有絕緣膜(層間絕緣膜)82，於該絕緣膜82形成布線溝槽及埋入該布線溝槽之布線M4。布線M4係較布線M3更上1層之第四層布線(布線層)。插塞81係於其底部與布線M3相接而電性地連接，於其上面與布線M4相接而電性地連接。
布線M2~M4可利用鑲嵌技術(於此為單鑲嵌技術)來形 成，可採以銅為主成分之銅布線。而且，亦可利用雙鑲嵌技術來形成布線M2~M4，此情況下，布線M2與插塞75一體地形成，布線M3與插塞78一體地形成，布線M4與插塞81一體地形成。而且，亦能以單鑲嵌技術來形成布線M2~M4中之任意者，以雙鑲嵌技術來形成其他。
於埋入有布線M4之絕緣膜82上，形成有絕緣膜(層間絕緣膜)83。至此(至絕緣膜83)之構造係對應於上述元件區域41。
於絕緣膜83上，如上述形成絕緣膜42，於絕緣膜42形成布線溝槽及埋入該布線溝槽之布線M5。藉由布線M5所形成之下部電極連接用布線36係與下層之布線M4未以導體連接，下部電極連接用布線36以外之布線M5(例如接地電位用連接布線32b或電源電位用連接布線33b)係因應需要，經由埋入形成於絕緣膜83之通孔(貫通孔)內之導電性之插塞(未圖示)而與下層之布線M4電性地連接。因此，可從接地電位用連接布線32b或電源電位用連接布線33b，經由埋入絕緣膜83之通孔內之插塞(未圖示)、布線M4、插塞81、布線M3、插塞78、布線M2、插塞75、布線M1及插塞72等，將接地電位V3或電源電位V4供給至形成於半導體基板1之主面之元件(例如圖41所示之MISFET等)。
進一步形成有絕緣膜43、插塞44、絕緣膜95、下部電極用開口部46、下部電極47、絕緣膜48、導體膜49、導體膜50及絕緣膜51，由於該等已於上面敘述，故於此省略其詳細說明。
本實施型態亦與上述實施型態1之圖7或圖11相同，實現如上述圖31之電路結構。藉此，根據與上述實施型態1所說明相同之理由，可大幅提升使電容元件經由電源電位V4與接地電位V3間之電路之可靠性。
亦即，如圖31之電路圖，於1對電容元件Cp1、Cp2之串聯電路在接地電位V3與電源電位V4間並聯連接複數個之電路中，即使各串聯電路之電容元件Cp1、Cp2之一方短路，接地電位V3及電源電位V4間不會短路，於任一串聯電路，電容元件Cp1與電容元件Cp2雙方短路之情況時，接地電位V3及電源電位V4間會成為短路狀態。因此，可大幅減低由於各個電容元件Cp之短路，接地電位V3及電源電位V4間短路之確率，大幅提升使電容元件經由電源電位V4與接地電位V3間之電路之可靠性。因此，可提升半導體裝置之可靠性。
而且，本實施型態可減低形成如圖31之電路所必要之導體層之層數。例如以形成電源布線33、33a及接地布線32、32a之導體膜50、形成上部電極Ep之導體膜49、下部電極47及形成下部電極連接用布線36之布線M5，可形成如圖31之電路(電路35除外)。因此，可抑制形成於半導體基板1上之導體層之層數增加，同時藉由MIM型電容元件Cp來實現如圖31之電路，可抑制半導體裝置之製造成本。因此，可使半導體裝置之可靠性提升與製造成本減低同時成立。
而且，本實施型態係於半導體裝置31之主面全體(核心 區域40之上部全體)，將MIM型之電容元件Cp(Cp1、Cp2)配置為例如陣列狀(矩陣狀)，實現如上述圖31之電路結構。因此，亦可有效利用電容元件Cp(Cp1、Cp2)形成區域之下方，例如上述圖41，可於電容元件Cp(Cp1、Cp2)形成區域之下方，形成利用MISFET等之各種半導體積體電路。因此，為了提升可靠性，串聯連接2個電容元件Cp1、Cp2，即使用以確保特定電容值所必要之電容元件之數目或面積變大，仍可防止半導體裝置31之俯視尺寸增大。
而且，作為雜訊對策而使電容元件Cp(Cp、Cp2)經由接地布線32(之電位V3)與電源布線33(之電位V4)間，藉此可防止電壓對於電流消耗源(形成於核心區域40之電路等)下降等，可使電源安定化。
而且，本實施型態係於半導體基板1之主面之形成有半導體積體電路之區域(亦即核心區域40)之上部全體，排列(排列為例如陣列狀)MIM型電容元件即電容元件Cp(Cp1、Cp2)。如此，藉由將電容元件Cp排列(配置)於核心區域40之上部全體(半導體裝置31之主面全體)，可縮短從形成於電流消耗源‧雜訊發生源即核心區域40之電路至電容元件Cp之距離，可更提高藉由電容元件Cp所帶來之雜訊防止效果。而且，藉由將電容元件Cp排列於核心區域40之上部全體，能以電容元件Cp確實地吸收來自核心區域40之電路之雜訊及核心區域40對於電路之雜訊。藉由電容元件Cp吸收來自半導體裝置31之外部之雜訊，以防止雜訊對於半導體裝置31內部之電路(核心區域40之電路)之影響，而且藉 由電容元件Cp吸收來自半導體裝置31之內部(核心區域40之電路)之雜訊，可防止半導體裝置31對於外部放出雜訊。特別由於車載用(汽車用途)之半導體裝置(例如微電腦)之使用頻率與FM頻帶等接近，因此雜訊對策甚為重要，若適用本實施型態，則效果甚大。
如以上，於上述實施型態1~3及本實施型態4，於電位V3、V4間(於上述實施型態1~3為電位V1、V2間)，將1對電容元件之串聯電路並聯連接2個以上，亦即複數個。因此，上述實施型態1~3及本實施型態4之半導體裝置係於半導體基板1上，形成於電位V3(或V1)與不同於其之電位V4(或V2)間，1對電容元件(以下稱為第一電容元件及第二電容元件)之串聯電路(該串聯電路以下稱為前述串聯電路)並聯連接複數個之電路之半導體裝置。該1對第一電容元件及第二電容元件係於上述實施型態1~3中，對應於電容元件C1、C2之組配、C3、C4之組配或電容元件C(2n-1)、C2n之組配，於本實施型態4中，對應於電容元件Cp1、Cp2之組配，該組配之電容元件之串聯電路係於電位V3、V4(或V1、V2)間並聯連接複數個。
然後，於電位V3、V4(或V1、V2)間並聯連接之複數前述串聯電路之第一及第二電容元件(對應於電容元件Cp1、Cp2、C1、C2、C3、C4)之一電極即第一電極(上部電極Ep或下部電極E1b、E2b、E3b、E4b)彼此係藉由同層之導體層形成，另一電極即第二電極(下部電極47或上部電極E1a、E2a、E3a、E4a)彼此係藉由同層之導體層形成。藉 此，可減低必要之導體層之層數，可抑制半導體裝置之製造成本。此外，構成該第二電極之導體層係較構成第一電極之導體層形成於上層或下層。
進一步而言，於電位V3、V4間(或電位V1、V2間)並聯連接之複數前述串聯電路之第一電容元件(電容元件Cp1、C1、C3)之第一電極(上部電極Ep或下部電極E1b、E3b)彼此係經由導體互相電性地連接，且連接於電位V3(或V1)。而且，於電位V3、V4間(或電位V1、V2間)並聯連接之複數前述串聯電路之第二電容元件(電容元件Cp2、C2、C4)之第一電極(上部電極Ep或下部電極E2b、E4b)彼此係經由導體互相電性地連接，且連接於電位V4(或V2)。而且，於電位V3、V4間(或電位V1、V2間)並聯連接之複數前述串聯電路之各個，第一電容元件(對應於電容元件Cp1、C1、C3)之第二電極(下部電極47或上部電極E1a、E3a)與第二電容元件(電容元件Cp2、C2、C4)之第二電極(下部電極47或上部電極E2a、E4a)係經由導體互相電性地連接，且成為浮動電位。其中，於電位V3、V4(或V1、V2)間並聯連接之複數前述串聯電路之各個之第一及第二電容元件(電容元件Cp1、Cp2、C1、C2、C3、C4)之第二電極(下部電極47或上部電極E1a、E2a、E3a、E4a)係與其他前述串聯電路之第一及第二電容元件之第二電極(下部電極47或上部電極E1a、E2a、E3a、E4a)未以導體連接。藉由此連接關係，可實現如上述圖7、圖11或圖31之電路，提升半導體裝置之可靠性。
此外，於上述實施型態1~3，於電位V1、V2間並聯連接之複數前述串聯電路之各個，第一及第二電容元件(電容元件C1、C2、C3、C4)之第二電極(對應於上部電極E1a、E2a、E3a、E4a)彼此係以與構成該第二電極相同之導體層(導體圖案Me1a、Me1b、PS1a、PS1b或n型半導體區域23a、23b)電性地連接。另一方面，於本實施型態4，於電位V3、V4間並聯連接之複數前述串聯電路之各個，第一及第二電容元件(電容元件Cp1、Cp2)之第二電極(下部電極47)彼此係經由較形成該第二電極(下部電極47)之導體層形成於下層之導體層(下部電極連接用布線36)電性地連接。
以上，由本發明者所實現之發明係根據其實施型態具體說明，但本發明不限定於前述實施型態，當然可於不脫離其要旨之範圍內予以各種變更。
[產業上之可利用性]
本發明係有效適用於具有電容元件之半導體裝置。
1‧‧‧半導體基板
2‧‧‧元件區域
3‧‧‧絕緣膜
4‧‧‧絕緣膜
4a‧‧‧開口部
5、5a、5b‧‧‧絕緣膜
6‧‧‧絕緣膜
11、11a‧‧‧元件分離區域
12‧‧‧絕緣膜
13、13a、13b、13c、13d‧‧‧接觸孔
14、14a、14b、14c、14d‧‧‧插塞
15、15a、15b、15c、15d‧‧‧布線
16‧‧‧絕緣膜
21a、21b‧‧‧活性區域
22‧‧‧p型井
23a、23b‧‧‧n型半導體區域
31‧‧‧半導體裝置
32‧‧‧接地布線
32a‧‧‧接地布線
32b‧‧‧接地電位用連接布線
33‧‧‧電源布線
33a‧‧‧電源布線
33b‧‧‧電源電位用連接布線
34a、34b‧‧‧接合墊
35‧‧‧電路
36‧‧‧下部電極連接用布線
40‧‧‧核心區域
41‧‧‧元件區域
42、43‧‧‧絕緣膜
44‧‧‧插塞
45‧‧‧絕緣膜
46‧‧‧下部電極用開口部
47‧‧‧下部電極
48‧‧‧絕緣膜
49、50‧‧‧導體膜
51‧‧‧絕緣膜
52‧‧‧插塞
61‧‧‧元件分離區域
62a‧‧‧p型井
62b‧‧‧n型井
63a、63b‧‧‧閘極絕緣膜
64a、64b‧‧‧閘極電極
65a‧‧‧n型半導體區域
65b‧‧‧p型半導體區域
66‧‧‧側壁間隔件
67‧‧‧金屬矽化物層
71‧‧‧絕緣膜
72‧‧‧插塞
73、74‧‧‧絕緣膜
75‧‧‧插塞
76、77‧‧‧絕緣膜
78‧‧‧插塞
79、80‧‧‧絕緣膜
81‧‧‧插塞
82、83‧‧‧絕緣膜
91‧‧‧區域
C1、C2、C3、C4、C5、C(2n-1)、C2n‧‧‧電容元件
Cp、Cp1、Cp2‧‧‧電容元件
E1a、E2a、E3a、E4a、Ep‧‧‧上部電極
E1b、E2b、E3b、E4b‧‧‧下部電極
M1、M2、M3、M4、M5‧‧‧布線
Me1a、Me1b、Me2a、Me2b、Me2n‧‧‧導體圖案
PS1a、PS1b、PS2a、PS2b、PS3a、PS3b‧‧‧導體圖案
V1、V2‧‧‧電位
V3‧‧‧接地電位
V4‧‧‧電源電位
圖1係表示本發明之實施型態1之半導體裝置之概念式構造之要部立體圖。
圖2為本發明之實施型態1之半導體裝置之要部俯視圖。
圖3為本發明之實施型態1之半導體裝置之要部剖面圖。
圖4為本發明之實施型態1之半導體裝置之要部剖面圖。
圖5為本發明之實施型態1之半導體裝置之要部剖面圖。
圖6為本發明之實施型態1之半導體裝置之要部剖面圖。
圖7為本發明之實施型態1之半導體裝置之要部電路圖。
圖8係表示藉由於電位V1、V2間設置1個電容元件所形成之電路之電路圖。
圖9係表示本發明之實施型態1之半導體裝置之變形例之立體圖。
圖10係表示本發明之實施型態1之半導體裝置之其他變形例之俯視圖。
圖11為圖10之半導體裝置之電路圖。
圖12為本發明之實施型態1之半導體裝置之製造步驟中之要部剖面圖。
圖13係接續於圖12之半導體裝置之製造步驟中之要部剖面圖。
圖14係表示本發明之實施型態2之半導體裝置之概念式構造之要部立體圖。
圖15為本發明之實施型態2之半導體裝置之要部俯視圖。
圖16為本發明之實施型態2之半導體裝置之要部剖面圖。
圖17為本發明之實施型態2之半導體裝置之要部剖面圖。
圖18為本發明之實施型態2之半導體裝置之要部剖面圖。
圖19為本發明之實施型態2之半導體裝置之要部剖面圖。
圖20為本發明之實施型態2之半導體裝置之製造步驟中之要部剖面圖。
圖21係接續於圖20之半導體裝置之製造步驟中之要部剖面圖。
圖22係接續於圖21之半導體裝置之製造步驟中之要部剖面圖。
圖23為本發明之實施型態3之半導體裝置之要部俯視圖。
圖24為本發明之實施型態3之半導體裝置之要部剖面圖。
圖25為本發明之實施型態3之半導體裝置之要部剖面圖。
圖26為本發明之實施型態3之半導體裝置之要部剖面圖。
圖27為本發明之實施型態3之半導體裝置之要部剖面圖。
圖28為本發明之實施型態32之半導體裝置之製造步驟中之要部剖面圖。
圖29係接續於圖20之半導體裝置之製造步驟中之要部剖面圖。
圖30係接續於圖21之半導體裝置之製造步驟中之要部剖面圖。
圖31為本發明之實施型態4之半導體裝置之要部電路圖。
圖32為本發明之實施型態4之半導體裝置之全體俯視圖。
圖33為本發明之實施型態4之半導體裝置之要部俯視圖。
圖34為本發明之實施型態4之半導體裝置之要部俯視圖。
圖35為本發明之實施型態4之半導體裝置之要部俯視圖。
圖36為本發明之實施型態4之半導體裝置之要部剖面圖。
圖37為本發明之實施型態4之半導體裝置之要部剖面圖。
圖38為本發明之實施型態4之半導體裝置之要部剖面圖。
圖39為本發明之實施型態4之半導體裝置之要部剖面圖。
圖40為本發明之實施型態4之半導體裝置之要部剖面圖。
圖41為本發明之實施型態4之半導體裝置之要部剖面圖。
C1~C4‧‧‧電容元件
Me1a, Me1b, Me2a, Me2b‧‧‧導體圖案
V1, V2‧‧‧電位

Claims (22)

  1. 一種半導體裝置，其特徵為包含：半導體基板；及配置於前述半導體基板上之第一電容元件、第二電容元件、第三電容元件及第四電容元件；前述第一電容元件、第二電容元件、第三電容元件及第四電容元件係分別由中介著絕緣膜而互相對向之第一電極及第二電極所形成，前述第一電容元件、第二電容元件、第三電容元件及第四電容元件之前述第一電極彼此係由同層之導體層所形成，前述第一電容元件、第二電容元件、第三電容元件及第四電容元件之前述第二電極彼此係由同層之導體層所形成；前述第一電容元件及前述第三電容元件之前述第一電極彼此係經由導體互相電性連接，且連接於第一電位，前述第二電容元件及前述第四電容元件之前述第一電極彼此係經由導體互相電性連接，且連接於與前述第一電位不同之第二電位，前述第一電容元件及前述第二電容元件之前述第二電極彼此係經由導體互相電性連接，且為浮動電位，前述第三電容元件及前述第四電容元件之前述第二電極彼此係經由導體互相電性連接，且為浮動電位，前述第一電容元件及前述第二電容元件之前述第二電極、與前述第三電容元件及前述第四電容元件之前述第二電極未以導體連接。
  2. 如請求項1之半導體裝置，其中前述第一電容元件、第二電容元件、第三電容元件及第四電容元件之前述第一電極包含形成於前述半導體基板上之第一導體層；前述 第一電容元件、第二電容元件、第三電容元件及第四電容元件之前述第二電極包含較前述第一導體層形成於上層或下層之第二導體層。
  3. 如請求項2之半導體裝置，其中前述第一導體層及前述第二導體層分別包含金屬層。
  4. 如請求項3之半導體裝置，其中前述第一電容元件、第二電容元件、第三電容元件及第四電容元件為MIM型電容元件。
  5. 如請求項4之半導體裝置，其中前述第二導體層係較前述第一導體層形成於下層。
  6. 如請求項2之半導體裝置，其中前述第一導體層及前述第二導體層分別包含矽層。
  7. 如請求項6之半導體裝置，其中前述第一電容元件、第二電容元件、第三電容元件及第四電容元件為PIP型電容元件。
  8. 如請求項7之半導體裝置，其中前述第二導體層係較前述第一導體層形成於上層。
  9. 如請求項2之半導體裝置，其中前述第一導體層及前述第二導體層中下層側之導體層包含形成於前述半導體基板內之雜質擴散層。
  10. 如請求項9之半導體裝置，其中前述第一電容元件、第二電容元件、第三電容元件及第四電容元件為MOS型電容元件。
  11. 如請求項9之半導體裝置，其中前述第一電容元件、第 二電容元件、第三電容元件及第四電容元件之前述第一電極包含形成於前述半導體基板之前述雜質擴散層。
  12. 如請求項2之半導體裝置，其中前述第一電容元件及前述第三電容元件之前述第一電極係由包含前述第一導體層之第一導體圖案所形成；前述第二電容元件及前述第四電容元件之前述第一電極係由包含前述第一導體層且與前述第一導體圖案電性分離之第二導體圖案所形成；前述第一電容元件及前述第二電容元件之前述第二電極係由包含前述第二導體層之第三導體圖案所形成；前述第三電容元件及前述第四電容元件之前述第二電極係由包含前述第二導體層且與前述第三導體圖案電性分離之第四導體圖案所形成。
  13. 如請求項12之半導體裝置，其中前述第三導體圖案及前述第四導體圖案係延伸為與前述第一導體圖案及前述第二導體圖案交叉；於前述第三導體圖案及前述第四導體圖案與前述第一導體圖案及前述第二導體圖案之交叉區域形成有前述第一電容元件、第二電容元件、第三電容元件及第四電容元件。
  14. 如請求項1之半導體裝置，其中前述第一電位及第二電位之一方為電源電位，另一方為接地電位。
  15. 如請求項1之半導體裝置，其中前述第一電容元件與前述第二電容元件係串聯連接；前述第三電容元件與前述第四電容元件係串聯連接；前述第一及第二電容元件之串聯電路與前述第三及第四電容元件之串聯電路係並聯 連接於前述第一電位與前述第二電位間。
  16. 一種半導體裝置，其特徵為：於半導體基板上，形成有於第一電位與不同於前述第一電位之第二電位間，將複數個由1對第一及第二電容元件所成之串聯電路予以並聯連接而成之電路；前述複數個串聯電路之前述第一及第二電容元件係分別由中介著絕緣膜而互相對向之第一電極及第二電極所形成；前述複數個串聯電路之前述第一電容元件之前述第一電極係經由導體互相電性連接，且連接於前述第一電位，前述複數個串聯電路之前述第二電容元件之前述第一電極係經由導體互相電性連接，且連接於前述第二電位；於前述複數個串聯電路之各個，前述第一電容元件之前述第二電極及前述第二電容元件之前述第二電極係經由導體互相電性連接，且為浮動電位；前述複數個串聯電路之前述第一及第二電容元件之前述第一電極係由同層之導體層所形成，前述複數個串聯電路之前述第一及第二電容元件之前述第二電極係由同層之導體層所形成，前述複數個串聯電路各個之前述第一及第二電容元件之前述第二電極係與其他前述串聯電路之前述第一及第二電容元件之前述第二電極未以導體連接。
  17. 如請求項16之半導體裝置，其中前述複數個串聯電路之前述第一及第二電容元件之前述第一電極彼此包含形成於前述半導體基板上之第一導體層；前述複數個串聯電路之前述第二電容元件之前述第二電極彼此包含於前述 半導體基板上，較前述第一導體層形成於上層或下層之第二導體層。
  18. 如請求項17之半導體裝置，其中前述第一及第二電容元件為MIM型、PIP型或MOS型電容元件。
  19. 如請求項17之半導體裝置，其中前述第二導體層係較前述第一導體層形成於下層；於前述複數個串聯電路之各個，前述第一電容元件之前述第二電極與前述第二電容元件之前述第二電極係經由於前述半導體基板上形成於較前述第二導體層下層之第三導體層而電性連接。
  20. 如請求項19之半導體裝置，其中前述複數個串聯電路之前述第一電容元件及前述第二電容元件為MIM型電容元件；於前述半導體基板之主面上方，前述MIM型電容元件排列為陣列狀。
  21. 如請求項16之半導體裝置，其中前述第一電位及前述第二電位之一方為電源電位，另一方為接地電位。
  22. 如請求項16之半導體裝置，其中前述複數個串聯電路之前述第一電容元件及前述第二電容元件為MIM型電容元件；前述MIM型電容元件排列於前述半導體基板主面之形成有半導體積體電路之區域之上部全體。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040797A (ja) * 2008-08-06 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法
KR101046731B1 (ko) 2008-12-26 2011-07-05 주식회사 하이닉스반도체 파워 분배 장치와 그를 갖는 메모리 장치
US8604586B2 (en) 2009-08-06 2013-12-10 Qualcomm Incorporated High breakdown voltage embedded MIM capacitor structure
US9508788B2 (en) 2013-03-13 2016-11-29 Infineon Technologies Ag Capacitors in integrated circuits and methods of fabrication thereof
DE102015115442A1 (de) * 2015-09-14 2017-03-30 Epcos Ag Elektronisches Bauelement und elektronische Signalverarbeitungseinheit mit einem solchen Bauelement
US9778348B1 (en) 2016-03-31 2017-10-03 Butterfly Network, Inc. Symmetric receiver switch for bipolar pulser
CN106098800B (zh) * 2016-06-23 2019-01-29 中国电子科技集团公司第二十四研究所 电容阵列
KR102330060B1 (ko) * 2017-09-01 2021-11-22 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 반도체 장치 및 그 제조 방법
JP2021048204A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及びその製造方法
WO2021055721A1 (en) * 2019-09-19 2021-03-25 Butterfly Network, Inc. Symmetric receiver switch for ultrasound devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62130551A (ja) * 1985-12-02 1987-06-12 Nec Ic Microcomput Syst Ltd 集積回路
JP2721909B2 (ja) * 1989-01-18 1998-03-04 三菱電機株式会社 半導体記憶装置
JPH08306870A (ja) 1995-04-28 1996-11-22 Fuji Xerox Co Ltd 半導体集積昇圧回路装置
US6198652B1 (en) * 1998-04-13 2001-03-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor integrated memory device
SE512795C2 (sv) * 1998-09-18 2000-05-15 Abb Ab VSC-strömriktare
SE513846C2 (sv) * 1999-03-29 2000-11-13 Abb Ab VSC-strömriktare
KR100544145B1 (ko) * 2004-05-24 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
JP4470606B2 (ja) * 2004-06-18 2010-06-02 ソニー株式会社 高周波素子、並びに通信装置
JP4381269B2 (ja) * 2004-09-27 2009-12-09 三洋電機株式会社 半導体集積回路装置
JP2007012694A (ja) * 2005-06-28 2007-01-18 Toshiba Corp スタンダードセル方式の半導体集積回路装置
DE102005041087A1 (de) * 2005-08-30 2007-03-01 Siemens Ag Stromrichterschaltung mit verteilten Energiespeichern

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