KR101046731B1 - 파워 분배 장치와 그를 갖는 메모리 장치 - Google Patents

파워 분배 장치와 그를 갖는 메모리 장치 Download PDF

Info

Publication number
KR101046731B1
KR101046731B1 KR1020080134895A KR20080134895A KR101046731B1 KR 101046731 B1 KR101046731 B1 KR 101046731B1 KR 1020080134895 A KR1020080134895 A KR 1020080134895A KR 20080134895 A KR20080134895 A KR 20080134895A KR 101046731 B1 KR101046731 B1 KR 101046731B1
Authority
KR
South Korea
Prior art keywords
capacitor
power supply
supply line
leisure bar
capacity
Prior art date
Application number
KR1020080134895A
Other languages
English (en)
Other versions
KR20100076750A (ko
Inventor
박근우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080134895A priority Critical patent/KR101046731B1/ko
Priority to US12/429,483 priority patent/US8102159B2/en
Priority to DE102009002720A priority patent/DE102009002720A1/de
Priority to TW098115189A priority patent/TWI399753B/zh
Priority to CN2009101397883A priority patent/CN101770801B/zh
Priority to JP2009280643A priority patent/JP5921054B2/ja
Publication of KR20100076750A publication Critical patent/KR20100076750A/ko
Application granted granted Critical
Publication of KR101046731B1 publication Critical patent/KR101046731B1/ko
Priority to US13/330,563 priority patent/US8890490B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

저주파 노이즈를 제거하기 위해서는 대용량의 레저바 커패시터를 사용하고, 이의 사용에 따라 발생되는 누설전류의 문제를 해결하기 위한 기술이 개시된다. 개선된 장치에서는 전원공급라인과 대용량 레저바 커패시터의 전기적 접속을 소정 회로블럭의 동작 상태에 따라 단속하므로써, 대용량 레저바 커패시터의 사용에 따른 누설전류의 문제를 해결한다.
파워, 분배, 레저바 커패시터, 전류, 노이즈

Description

파워 분배 장치와 그를 갖는 메모리 장치{POWER DISTRIBUTION SYSTEM AND MEMORY DEVICE WITH THE SAME}
본 발명은 파워 분배(POWER DISTRIBUTION) 장치와, 그를 갖는 메모리 장치(Memory Device)에 관한 것이다. 본 발명은 메모리 장치 이외에 다른 반도체 집적회로에도 적용된다.
DRAM과 같은 메모리는 갈수록 저전압(Low Voltage), 고속 동작이 요구된다. 고속 동작에서는 패키지/보드(Package/Board)의 작은 인덕턴스(Inductance)가 필요한 전류를 공급하는데 방해가 되고, 파워(Power)소모를 줄이기 위해 낮은 전원전압을 사용할 때는 작은 전원전압의 노이즈가 회로 딜레이(Delay)를 크게 변화시켜 오동작을 유발하게 된다.
이러한 현상을 극복하기 위해서는 전원전압의 노이즈(Noise)를 작게 가져가야 하는데, 외부전원과 온-칩(On chip) 회로 사이의 임피던스(Impedance)를 매우 작게 가져가거나, 칩 내에 구비되는 회로 주변에 레저바 커패시터(Reservoir capacitor)의 커패시턴스를 크게하여 임피던스를 줄여야 한다. 여기서 레저바 커패시터는 전력소모에 의한 전압강하를 최소화하기 위해 전원 분배 장치에 사용되는 것이다.
고주파 노이즈에 대해서는 ESR(Equivalent Series Resistance)이 작은 레저바 커패시터로 충분히 작은 임피던스를 얻을 수 있으나, 저주파 노이즈에 대해서는 매우 큰 커패시턴스의 레저바 커패시터가 필요하다.
한편, 레저바 커패시터의 커패시턴스는 전극의 표면적과 비례하며, 유전체의 두께에 반비례한다. 따라서, 주어진 면적에서 큰 커패시턴스를 얻기 위해서는 유전체의 두께를 얇게 가져가야 한다. 그런데, 유전체의 두께가 얇을 경우 레저바 커패시터의 누설전류가 문제된다.
본 발명은 대용량의 레저바 커패시터를 사용하므로 인해서 누설 전류가 커지는 문제를 해결한 파워 분배 장치를 제공하는데 목적이 있다.
또한 본 발명은 위와 같은 파워 분배 장치를 갖는 집적회로를 제공하는데 다른 목적이 있다.
또한, 본 발명은 위와 같은 파워 분배 장치를 갖는 메모리 장치를 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 파워 분배 장치는, 대용량 레저바 커패시터; 전원공급라인과 상기 대용량 레저바 커패시터 사이에 접속된 스위칭 수단; 및 상기 전원공급라인에 연결된 회로블럭의 동작 여부에 따라 상기 스위칭 수단의 턴-온 또는 턴-오프를 제어하는 제어수단을 포함한다.
또한 상기 목적을 달성하기 위한 집적회로는, 대용량 레저바 커패시터; 전원공급라인으로부터 전원을 공급받아 구동하는 회로 블럭; 및 상기 회로 블럭의 인에이블 또는 디스에이블 상태에 대한 정보를 받아, 상기 대용량 레저바 커패시터와 상기 전원공급라인 사이의 전기적 접속을 단속하는 스위칭 수단을 포함한다.
개선된 집적회로는 상기 회로 블럭의 인에이블 여부를 감지하여, 상기 스위칭 수단의 턴-온 또는 턴-오프를 제어하는 감지수단을 더 포함할 수 있다. 이와 다 르게, 상기 회로 블럭과 상기 스위칭 수단의 구동을 제어하는 제어수단을 더 포함할 수 있다.
위와 같은 개선된 파워분배 장치와 개선된 집적회로에서, 상기 회로 블럭은 인에이블시에 저주파 노이즈가 발생되는 블럭일 수 있고, 상기 회로 블럭은 인에이블시에 레저바 커패시터가 갖는 누설전류의 적어도 100배에 해당하는 전류 소모를 갖는 블럭일 수 있다. 상기 회로 블럭의 인에이블시에 상기 스위칭수단은 턴-온되고, 상기 회로 블럭의 디스에이블시에 상기 스위칭수단은 턴-오프된다.
또한 상기 목적을 달성하기 위한 메모리 장치는, 대용량 레저바 커패시터; 상기 대용량 레저바 커패시터와 전원공급라인 사이의 전기적 접속을 스위칭하는 스위칭 수단; 외부 명령어를 입력받아 메모리의 동작 모드에 따라서 상기 스위칭 수단의 턴-온 또는 턴-오프를 제어하는 제어 수단을 포함한다. 상기 메모리 장치에서, 메모리의 동작 모드가 상기 누설전류의 적어도 100배의 전류 소모를 요구하는 모드일 때 상기 스위칭 수단은 턴-온되는 것이 바람직하다. 그리고, 전류 소모가 극히 적은 파워다운 모드, 스탠바이 모드, 및 리프레쉬 모드 중에서 어느 한 모드일 때 스위칭 수단은 턴-오프되는 것이 좋다.
개선된 파워분배장치, 집적회로, 및 메모리 장치에서, 상기 전원공급라인은 제1전원공급라인 및 제2전원공급라인을 포함하고, 상기 스위칭 수단은, 제1전원공급라인과 상기 대용량 레저바 커패시터 사이와, 상기 제2전원공급라인과 상기 대용량 레저바 커패시터 사이 중에서 적어도 어느한 곳에 배치되는 것이 바람직하다.
또한, 상기 대용량 레저바 커패시터는 직렬 접속된 적어도 2개의 커패시터를 포함할 수 있다. 이와는 다르게, 상기 대용량 레저바 커패시터는, 병렬 접속된 복수의 커패시터들을 갖는 제1커패시터그룹; 및 병렬 접속된 복수의 커패시터들을 갖는 제2커패시터그룹을 포함하고, 상기 제1커패시터그룹과 상기 제2커패시터그룹은 직렬 접속될 수 있다. 커패시터들은 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 스택 커패시터이다. 상기 대용량 레저바 커패시터는 ㎌급 커패시턴스를 갖는다.
저주파 노이즈를 제거하기 위해서는 ㎌급 커패시턴스를 갖는 대용량의 레저바 커패시터가 필요하며, 이러한 대용량의 레저바 커패시터는 하부전극 도전층, 유전체 및 상부전극 도전층이 적층된 스택 커패시터로서 구현 가능하다. 이때, 제한된 면적에서 커패시턴스를 키우기 위해서는 유전체를 얇게 하여야 한다. 따라서 대용량 커패시터는 누설전류가 클 수밖에 없다.
따라서, 개선된 파워분배장치 및 집적회로에서는, 전원공급라인과 대용량 레저바 커패시터의 전기적 접속을 회로블럭의 동작 상태에 따라 단속하므로써, 대용량 레저바 커패시터의 구현에 따른 누설전류의 문제를 해결한다.
즉, 전원공급라인로부터 전원을 공급받는 소정의 회로블럭이 저주파 노이즈를 갖는 블럭이라면, 이 회로 블럭이 인에이블될 때 대용량 레저바 커패시터를 전원공급라인에 전기적으로 접속하여 저주파 노이즈를 제거한다. 반대로 회로 블럭이 디스에이블되었을 때에는 대용량 레저바 커패시터를 전원공급라인에서 분리하여 누설전류의 문제를 해결할 수 있다. 또한, 회로 블럭이 자신의 인에이블시 레저바 캐피시터의 누설전류에 비해 상당히 큰(적어도 100배) 전류 소모를 갖는 블럭이라면, 회로 블럭의 인에이블시 레저바 커패시터가 갖는 누설전류는 무시할 정도의 마이너한 값이되기 때문에 레저바 커패시터를 전원공급라인에 전기적으로 접속하여 저주파 노이즈에 대비한다. 반대로 회로블럭이 디스에이블되는 경우에 고정적으로(steady) 흐르는 레저바 커패시터의 누설전류는 무시하지 못할 정도가 되기 때문에, 전원공급라인으로부터 레저바 커패시터를 분리하여 준다.
DRAM과 메모리 장치는 여러 가지의 동작 모드를 갖는다. 개선된 메모리 장치에서는 이러한 동작 모드 중에서 대용량 레저바 커패시터가 갖는 누설전류의 적어도 100배의 전류 소모를 요구하는 동작 모드일 때 레저바 커패시터가 전원공급라인에 접속되도록 하고, 이와 상반되게 전류 소모가 적은 동작 모드일 때 레저바 커패시터가 전원공급라인에 접속되지 않도록 한다. 이에 의해 메모리에 대용량 레저바 커패시터를 응용하면서 발생될 수 있는 누설 전류 문제를 해결할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 개선된 파워 분배 장치에 대한 개략적인 구성도이다.
도 1을 참조하면, 파워 분배 장치는 대용량 레저바 커패시터 160과, 전원공 급라인 120A 및 120B와 대용량 레저바 커패시터 160 사이에 접속된 스위칭부 140A 및 140B와, 전원공급라인 120A 및 120B에 연결되는 소정의 회로블럭의 동작 여부에 따라 스위칭부 140A 및 140B의 턴-온 또는 턴-오프를 제어하는 제어부 180을 포함한다.
전원공급라인은 예컨대 VDD와 같은 제1전원공급라인 120A과, 예컨대 VSS와 같은 제2전원공급라인 120B을 포함한다.
스위칭부는 제1전원공급라인 120A와 대용량 레저바 커패시터 160 사이에 배치된 제1스위칭부 140A와, 제2전원공급라인 120B와 대용량 레저바 커패시터 160 사이에서 배치된 제2스위칭부 140B를 포함한다. 스위칭부 140A 및 140B는 통상의 모스트랜지스터 스위치로서 구현 가능하다. 본 실시예에서는 제1스위칭부 140A와 제2스위칭부 140B가 모두 구비된 것을 보여주고 있으나, 이들 중에서 적어도 어느 하나만이 구비되어도 된다.
대용량 레저바 커패시터 160은 병렬 접속된 복수의 커패시터들을 갖는 제1커패시터그룹 160A와, 병렬 접속된 복수의 커패시터들을 갖는 제2커패시터그룹 160B을 포함한다. 제1커패시터그룹 160A와 제2커패시터그룹 160B는 직렬 접속된다.
그리고, 이들 레저바 커패시터를 구성하는 단위 커패시터들은 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 스택 커패시터로 구성되며, ㎌급의 대용량을 갖기 위해 유전체는 얇은 두께를 갖는다.
제어부 180은 전원공급라인 120A 및 120B를 통해 전원을 공급받는 회로블럭(되시되지 않음)의 동작 상태에 따라 제어신호 CONT, /CONT의 논리값이 결정된다. 예컨대, 회로 블럭이 인에이블시에 저주파 노이즈가 발생되는 블럭일 경우이거나, 대용량 레저바 커패시터가 갖는 누설전류 보다 적어도 100배에 해당하는 전류 소모를 갖는 블럭일 경우, 제어부 180은 회로블럭의 인에이블시에 스위칭부 140A 및 140B를 턴-온시키고, 반대로 회로 블럭의 디스에이블시에 스위칭부 140A 및 140B를 턴-오프시킨다.
고주파 노이즈에 대해서는 ESR(Equivalent Series Resistance)이 작은 레저바 커패시터로 충분히 작은 임피던스를 얻을 수 있으나, 저주파 노이즈에 대해서는 매우 큰 커패시턴스의 레저바 커패시터가 필요하다. 한편, 제한된 면적에서 대용량를 갖도록 레저바 커패시터를 구현하기 위해서는 얇은 유전체를 포함하는 스택 커패시터로서 가능하다. 그런데, 이러한 대용량 레저바 커패시터 160는 자체 누설전류가 클 수밖에 없다.
따라서, 전원공급라인 120A 및 120B로부터 전원을 공급받는 소정의 회로블럭이 저주파 노이즈를 갖는 블럭이라면, 이 회로 블럭이 인에이블될 때 대용량 레저바 커패시터 160를 전원공급라인에 전기적으로 접속하여 저주파 노이즈를 제거한다. 반대로 회로 블럭이 디스에이블되었을 때에는 누설전류를 줄이기 위해서 대용량 레저바 커패시터 160를 전원공급라인에 전기적으로 접속할 필요가 없다.
또한, 회로 블럭이 자신의 인에이블시 레저바 캐피시터의 누설전류에 비해 상당히 큰(적어도 100배) 전류 소모를 갖는 블럭이라면, 회로 블럭의 인에이블시 레저바 커패시터가 갖는 누설전류는 무시할 정도의 마이너한 값이되기 때문에 레저바 커패시터 160를 전원공급라인에 전기적으로 접속하여도 무방하다. 그러나, 회로 블럭이 디스에이블되는 경우에 레저바 커패시터의 누설전류가 전체 시스템의 전류 소모에 큰 영향을 미치므로 전원공급라인과의 전기적 접속을 오프시킨다. 예컨대 회로블럭이 장시간 디스에이블되는 경우라면 고정적으로(steady) 흐르는 레저바 커패시터의 누설전류는 무시하지 못할 정도가 되기 때문이다.
이와 같이, 개선된 파워 분배 장치는 전원공급라인 120A 및 120B과 대용량 레저바 커패시터 160의 전기적 접속을 회로블럭의 동작 상태에 따라 단속하므로써, 대용량 레저바 커패시터의 구현에 따른 누설전류의 문제를 해결한다.
도 2A 및 도 2B는 도 1에 도시된 대용량 레저바 커패시터 160의 다른 실시예를 보여준다. 도 2A에 도시된 바와 같이 대용량 레저바 커패시터 260A는 직렬 접속된 적어도 2개의 커패시터 260AA 및 260AB로 구성될 수 있고, 도 2A에 도시된 바와 같이 대용량 레저바 커패시터 260B는 단일의 대용량 커패시터로서 구성될 수도 있다.
도 3 및 도 4는 개선된 파워 분배 장치가 응용된 집적회로의 실시예를 개략적으로 나타낸 것이다.
도 3 및 도 4를 참조하면, 개선된 집적 회로는 대용량 레저바 커패시터 360 및 460과, 전원공급라인 320A, 320B, 420A 및 420B로부터 전원을 공급받아 구동하는 회로 블럭 310 및 410과, 회로 블럭의 인에이블 또는 디스에이블 상태에 대한 정보(제어신호 CONT에 해당함)를 받아 대용량 레저바 커패시터 360 및 460과 전원공급라인 320A 및 420A 사이의 전기적 접속을 단속하는 스위칭부 340을 포함한다.
전원공급라인은 예컨대 VDD와 같은 제1전원공급라인 320A 및 420A와, 예컨대 VSS와 같은 제2전원공급라인 320B 및 420B을 포함한다.
스위칭부는 제1전원공급라인 320A 및 420A와 대용량 레저바 커패시터 360 및 460 사이에 배치된 PMOS트랜지스터로 구성된다. 실시예와 다르게 스위칭부는 제2전원공급라인 320B 및 420B와 대용량 레저바 커패시터 360 및460 사이에서 접속되는 NMOS트랜지스터로 구현될 수 있다. 그리고, 이러한 PMOS트랜지스터 및 NMOS 트랜지스터가 모두 구비될 수 있다.
한편, 도3의 실시예에 따른 집적회로는 회로 블럭 310의 인에이블 여부를 감지하여 스위칭부 340의 구동을 제어하는 감지부 360이 더 구비된다. 즉, 감지부 360의 출력인 제어신호 CONT는 회로 블럭 310의 인에이블 또는 디스에이블 상태에 따라 논리값이 결정된다. 그리고 결정된 제어신호 CONT의 논리값에 의해 스위칭부 340의 턴-온 및 턴-오프가 제어된다.
도3의 실시예와 다르게 도 4의 실시예에 따른 집적회로는 회로블럭 410과 스위칭부 440를 함께 제어하는 제어부 480를 더 포함한다. 통상의 집적회로에서 소정의 회로블럭 410에 대한 동작 시점은 특정 제어회로에 의해 제어될 수 있다. 이점을 이용하여 도 4의 실시예에서는 회로블럭이 제어신호 EN에 의해 인에이블될때에만 제어신호 CONT도 활성화되어 스위칭부 440이 턴-온되도록 하는 것이다.
한편, 회로 블럭 360 및 460은 인에이블시에 저주파 노이즈가 발생되는 블럭이거나, 자신의 인에이블시에 레저바 커패시터 460이 갖는 누설전류의 적어도 100배에 해당하는 전류 소모를 갖는 블럭일 수 있다. 이 경우, 회로 블럭 360 및 460 의 인에이블시에 스위칭부 330 및 440은 인에이블되고, 회로 블럭 360 및 460의 디스에이블시에 스위칭부 330 및 440은 디스에이블된다.
도 3 및 도 4에 도시된 실시예에서 대용량 레저바 커패시터 360 및 460은 도 1, 도 2A 및 도 2B를 통해 설명된 대용량 레저바 커패시터 160, 260A 및 260B와 실질적으로 동일하게 구성된다.
도 5는 개선된 파워 분배 장치가 응용된 메모리 장치의 개략적이 구성도이다.
도 5를 참조하면, 개선된 메모리 장치는 대용량 레저바 커패시터 560과, 대용량 레저바 커패시터 560과 전원공급라인 520A 및 520B 사이의 전기적 접속을 스위칭하는 스위칭부 540과, 외부 명령어들 CS, CAS, RAS 및 WE을 입력받아 메모리 동작 모드에 따라서 스위칭부의 턴-온 또는 턴-오프를 제어하는 제어부 580을 포함한다.
예컨대 DRAM과 메모리 장치는 여러 가지의 동작 모드를 갖는다. 그 동작 모드 중에서 대용량 레저바 커패시터가 갖는 누설전류의 적어도 100배의 전류 소모를 요구하는 동작 모드일 때 레저바 커패시터가 전원공급라인에 접속되도록 하고, 상반되게 전류 소모가 적은 동작 모드일 때 레저바 커패시터가 전원공급라인에 접속되지 않도록 한다. 메모리의 전류 소모가 적은 동작 모드는 예컨대 파워다운 모드, 스탠바이 모드, 및 리프레쉬 모드 중에서 어느 한 모드일 수 있다.
한편, 메모리의 동작 모드는 메모리 칩에 입력되는 외부 명령어들의 조합에 의해 결정된다. 따라서, 이러한 명령어 조합에 의해 제어신호 CONT의 논리값을 결정하고 이를 통해 스위칭부 540을 제어하여 동작 모드에 따른 대용량 커패시터 560의 사용 여부를 결정한다.
개선된 메모리 장치에서, 전원공급라인 520B 및 520B과 스위칭부 540 및 대용량 레저바 커패시터 560은 앞선 실시예들에서 설명된 그것들과 동일하기에 여기서 그 상세 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 개선된 파워 분배 장치를 개략적으로 나타낸 구성도.
도 2A 및 도 2B는 대용량 레저바 커패시터의 다른 실시예를 보여주는 등가 회로도.
도 3는 개선된 집적회로를 개략적으로 나타낸 구성도.
도 4는 다른 실시예에 따른 개선된 집적회로의 구성도.
도 5는 개선된 메모리 장치의 개략적인 구성도.
* 도면의 주요부분에 대한 부호의 설명
120A, 120B : 전원공급라인
140A, 140B : 스위칭부
160 ; 대용량 레저바 커패시터
180 : 제어부

Claims (28)

  1. 전원공급라인에 전기적으로 접속된 대용량 레저바 커패시터;
    상기 전원공급라인과 상기 대용량 레저바 커패시터 사이에 접속된 스위칭 수단; 및
    상기 전원공급라인으로부터 전원을 공급받아 구동하는 회로블럭의 동작 여부에 따라 상기 스위칭 수단의 턴-온 또는 턴-오프를 제어하는 제어수단을 포함하는
    파워 분배 장치.
  2. 제1항에 있어서,
    상기 전원공급라인은 제1전원공급라인 및 제2전원공급라인을 포함하고,
    상기 스위칭 수단은, 제1전원공급라인과 상기 대용량 레저바 커패시터 사이와, 상기 제2전원공급라인과 상기 대용량 레저바 커패시터 사이 중에서 적어도 어느한 곳에 배치된
    파워 분배 장치.
  3. 제2항에 있어서,
    상기 대용량 레저바 커패시터는
    직렬 접속된 적어도 2개의 커패시터를 포함하는
    파워 분배 장치.
  4. 제2항에 있어서,
    상기 대용량 레저바 커패시터는,
    병렬 접속된 복수의 커패시터들을 갖는 제1커패시터그룹; 및
    병렬 접속된 복수의 커패시터들을 갖는 제2커패시터그룹을 포함하고,
    상기 제1커패시터그룹과 상기 제2커패시터그룹은 직렬 접속된
    파워 분배 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 커패시터는 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 스택 커패시터인
    파워 분배 장치.
  6. 제1항에 있어서,
    상기 대용량 레저바 커패시터는 ㎌급 커패시턴스를 갖는
    파워 분배 장치.
  7. 제1항에 있어서,
    상기 회로 블럭은 인에이블시에 저주파 노이즈가 발생되는 블럭인
    파워 분배 장치.
  8. 제1항에 있어서,
    상기 대용량 레저바 커패시터는 누설전류를 갖으며,
    상기 회로 블럭은 인에이블시에 상기 누설전류의 적어도 100배에 해당하는 전류 소모를 갖는 블럭인
    파워 분배 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 회로 블럭의 인에이블시에 상기 스위칭수단은 턴-온되고, 상기 회로 블럭의 디스에이블시에 상기 스위칭수단은 턴-오프되는
    파워 분배 장치.
  10. 전원공급라인에 전기적으로 접속된 대용량 레저바 커패시터;
    상기 전원공급라인으로부터 전원을 공급받아 구동하는 회로 블럭; 및
    상기 회로 블럭의 인에이블 또는 디스에이블 상태에 대한 정보를 받아, 상기 대용량 레저바 커패시터와 상기 전원공급라인 사이의 전기적 접속을 단속하는 스위칭 수단을 포함하는
    집적회로.
  11. 제10항에 있어서,
    상기 회로 블럭의 인에이블 여부를 감지하여, 상기 스위칭 수단의 턴-온 또는 턴-오프를 제어하는 감지수단을 더 포함하는
    집적회로.
  12. 제10항에 있어서,
    상기 회로 블럭과 상기 스위칭 수단의 구동을 제어하는 제어수단을 더 포함하는
    집적회로.
  13. 제10항에 있어서,
    상기 회로 블럭은 인에이블시에 저주파 노이즈가 발생되는 블럭인
    집적회로.
  14. 제10항에 있어서,
    상기 대용량 레저바 커패시터는 누설전류를 갖으며,
    상기 회로 블럭은 인에이블시에 상기 누설전류의 적어도 100배에 해당하는 전류 소모를 갖는 블럭인
    집적회로.
  15. 제13항 또는 제14항에 있어서,
    상기 회로 블럭의 인에이블시에 상기 스위칭수단은 턴-온되고, 상기 회로 블럭의 디스에이블시에 상기 스위칭수단은 턴-오프되는
    집적회로.
  16. 제10항에 있어서,
    상기 전원공급라인은 제1전원공급라인 및 제2전원공급라인을 포함하고,
    상기 스위칭 수단은, 제1전원공급라인과 상기 대용량 레저바 커패시터 사이와, 상기 제2전원공급라인과 상기 대용량 레저바 커패시터 사이중에서 적어도 어느한 곳에 배치된
    집적회로.
  17. 제16항에 있어서,
    상기 대용량 레저바 커패시터는
    직렬 접속된 적어도 2개의 커패시터를 포함하는
    집적회로.
  18. 제16항에 있어서,
    상기 대용량 레저바 커패시터는,
    병렬 접속된 복수의 커패시터들을 갖는 제1커패시터그룹; 및
    병렬 접속된 복수의 커패시터들을 갖는 제2커패시터그룹을 포함하고,
    상기 제1커패시터그룹과 상기 제2커패시터그룹은 직렬 접속된
    집적회로.
  19. 제17항 또는 제18항에 있어서,
    상기 커패시터는 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 스택 커패시터인
    집적회로.
  20. 제10항에 있어서,
    상기 대용량 레저바 커패시터는 ㎌급 커패시턴스를 갖는
    집적회로.
  21. 전원공급라인에 전기적으로 접속된 대용량 레저바 커패시터;
    상기 대용량 레저바 커패시터와 상기 전원공급라인 사이의 전기적 접속을 스위칭하는 스위칭 수단;
    외부 명령어를 입력받아 메모리의 동작 모드에 따라서 상기 스위칭 수단의 턴-온 또는 턴-오프를 제어하는 제어 수단을 포함하는
    메모리 장치.
  22. 제21항에 있어서,
    상기 대용량 레저바 커패시터는 누설전류를 갖으며,
    상기 메모리의 동작 모드가 상기 누설전류의 적어도 100배의 전류 소모를 요구하는 모드일 때 상기 스위칭 수단은 턴-온되는
    메모리 장치.
  23. 제21항에 있어서,
    상기 스위칭 수단은 메모리의 동작모드가 파워다운 모드, 스탠바이 모드, 및 리프레쉬 모드 중에서 어느 한 모드일 때 턴-오프되는
    메모리 장치.
  24. 제21항에 있어서,
    상기 전원공급라인은 제1전원공급라인 및 제2전원공급라인을 포함하고,
    상기 스위칭 수단은, 제1전원공급라인과 상기 대용량 레저바 커패시터 사이와, 상기 제2전원공급라인과 상기 대용량 레저바 커패시터 사이중에서 적어도 어느한 곳에 배치된
    메모리 장치.
  25. 제24항에 있어서,
    상기 대용량 레저바 커패시터는
    직렬 접속된 적어도 2개의 커패시터를 포함하는
    메모리 장치.
  26. 제24항에 있어서,
    상기 대용량 레저바 커패시터는,
    병렬 접속된 복수의 커패시터들을 갖는 제1커패시터그룹; 및
    병렬 접속된 복수의 커패시터들을 갖는 제2커패시터그룹을 포함하고,
    상기 제1커패시터그룹과 상기 제2커패시터그룹은 직렬 접속된
    메모리 장치.
  27. 제25항 또는 제26항에 있어서,
    상기 커패시터는 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 스택 커패시터인
    메모리 장치.
  28. 제21항에 있어서,
    상기 대용량 레저바 커패시터는 ㎌급 커패시턴스를 갖는
    메모리 장치.
KR1020080134895A 2008-12-26 2008-12-26 파워 분배 장치와 그를 갖는 메모리 장치 KR101046731B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020080134895A KR101046731B1 (ko) 2008-12-26 2008-12-26 파워 분배 장치와 그를 갖는 메모리 장치
US12/429,483 US8102159B2 (en) 2008-12-26 2009-04-24 Power distributor and semiconductor device having the same
DE102009002720A DE102009002720A1 (de) 2008-12-26 2009-04-29 Elektrische Energieverteilungsvorrichtung und Halbleiterbauelement mit einer elektrischen Energieverteilungsvorrichtung
TW098115189A TWI399753B (zh) 2008-12-26 2009-05-07 電力分配器及具有該電力分配器之半導體裝置
CN2009101397883A CN101770801B (zh) 2008-12-26 2009-06-30 功率分配器及具有该功率分配器的集成电路和半导体装置
JP2009280643A JP5921054B2 (ja) 2008-12-26 2009-12-10 メモリ装置
US13/330,563 US8890490B2 (en) 2008-12-26 2011-12-19 Power distributor and semiconductor device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080134895A KR101046731B1 (ko) 2008-12-26 2008-12-26 파워 분배 장치와 그를 갖는 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100076750A KR20100076750A (ko) 2010-07-06
KR101046731B1 true KR101046731B1 (ko) 2011-07-05

Family

ID=42220957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080134895A KR101046731B1 (ko) 2008-12-26 2008-12-26 파워 분배 장치와 그를 갖는 메모리 장치

Country Status (6)

Country Link
US (2) US8102159B2 (ko)
JP (1) JP5921054B2 (ko)
KR (1) KR101046731B1 (ko)
CN (1) CN101770801B (ko)
DE (1) DE102009002720A1 (ko)
TW (1) TWI399753B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046731B1 (ko) * 2008-12-26 2011-07-05 주식회사 하이닉스반도체 파워 분배 장치와 그를 갖는 메모리 장치
US10069306B2 (en) * 2014-02-21 2018-09-04 Solarlytics, Inc. System and method for managing the power output of a photovoltaic cell
DE102015101283A1 (de) * 2015-01-29 2016-08-04 Dr. Ing. H.C. F. Porsche Aktiengesellschaft Verfahren und Vorrichtung zum elektrischen Laden einer Hochvoltbatterie an einem Wechselstromnetz
US10872640B2 (en) * 2018-08-31 2020-12-22 Micron Technology, Inc. Capacitive voltage dividers coupled to voltage regulators

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002883A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치
KR20050086688A (ko) * 2002-11-18 2005-08-30 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전력 전송 디바이스, 보호 회로, 보호 방법 및 회로

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW382670B (en) * 1996-11-21 2000-02-21 Hitachi Ltd Low power processor
DE19755130C1 (de) 1997-12-11 1999-06-02 Siemens Ag Pufferschaltung
DE19755737A1 (de) 1997-12-15 1999-07-01 Siemens Ag Pufferschaltung und integrierte Speicherschaltung mit einer Pufferschaltung
US6446016B1 (en) * 1999-12-08 2002-09-03 Intel Corporation Sizing and insertion of decoupling capacitance
JP4420156B2 (ja) * 2000-06-14 2010-02-24 日本電気株式会社 半導体装置
GB2376081B (en) * 2001-03-14 2004-12-08 Micron Technology Inc Measurement of the integrity of a power supply
JP4156827B2 (ja) * 2001-11-21 2008-09-24 松下電器産業株式会社 半導体装置、半導体装置用パターンの生成方法、半導体装置の製造方法、および半導体装置用パターン生成装置
KR100464411B1 (ko) * 2002-04-19 2005-01-03 삼성전자주식회사 분할된 디커플링 커패시터를 이용한 전원선 잡음 제거회로 및 이를 구비하는 반도체 장치
TWI266215B (en) * 2002-08-12 2006-11-11 Silicon Integrated Sys Corp Method for analyzing power noise and method for reducing the same
CN100401626C (zh) * 2002-11-18 2008-07-09 Nxp股份有限公司 用于浮动功率传送设备的保护电路和方法
JP2004327820A (ja) * 2003-04-25 2004-11-18 Renesas Technology Corp 電源安定化回路およびそれを備える半導体集積回路装置
JP2005101609A (ja) * 2003-09-23 2005-04-14 Samsung Electronics Co Ltd オンチップバイパスキャパシタの製造方法及びチップ
JP2006303377A (ja) * 2005-04-25 2006-11-02 Renesas Technology Corp 半導体装置
KR100862993B1 (ko) * 2006-10-12 2008-10-13 주식회사 하이닉스반도체 반도체 집적 회로의 전원 공급 장치
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置
JP5214169B2 (ja) * 2007-05-17 2013-06-19 ルネサスエレクトロニクス株式会社 半導体装置
JP5130904B2 (ja) * 2007-12-21 2013-01-30 富士通セミコンダクター株式会社 電子回路装置及び電子回路装置の制御方法
JP2009246062A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体集積回路装置、および、その製造方法
KR101046731B1 (ko) * 2008-12-26 2011-07-05 주식회사 하이닉스반도체 파워 분배 장치와 그를 갖는 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002883A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치
KR20050086688A (ko) * 2002-11-18 2005-08-30 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전력 전송 디바이스, 보호 회로, 보호 방법 및 회로

Also Published As

Publication number Publication date
TWI399753B (zh) 2013-06-21
DE102009002720A1 (de) 2010-07-01
JP2010157711A (ja) 2010-07-15
US8102159B2 (en) 2012-01-24
TW201025348A (en) 2010-07-01
KR20100076750A (ko) 2010-07-06
US20100164464A1 (en) 2010-07-01
CN101770801A (zh) 2010-07-07
US8890490B2 (en) 2014-11-18
JP5921054B2 (ja) 2016-05-24
US20120086408A1 (en) 2012-04-12
CN101770801B (zh) 2013-03-13

Similar Documents

Publication Publication Date Title
US8339892B2 (en) Semiconductor memory device
KR20080071819A (ko) 반도체 집적 회로 장치 및 그것의 전력 제어 방법
KR101046731B1 (ko) 파워 분배 장치와 그를 갖는 메모리 장치
US10529407B2 (en) Memory device including a plurality of power rails and method of operating the same
US10607660B2 (en) Nonvolatile memory device and operating method of the same
US20070247951A1 (en) Semiconductor memory apparatus capable of reducing ground noise
US20130257175A1 (en) Semiconductor device having compensation capacitor to stabilize power-supply voltage
US7835216B2 (en) Semiconductor memory apparatus having decreased leakage current
KR101094918B1 (ko) 글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법
US8526229B2 (en) Semiconductor memory device
JP2007110892A (ja) 静電結合支援型電圧切り替え
US10622055B2 (en) Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
KR20060029844A (ko) Ｖｐｐ 레벨을 독립적으로 제어하는 반도체 메모리 장치
KR100527593B1 (ko) 비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치
US7696796B2 (en) Initialization signal generating circuit
JP2786184B2 (ja) 基板バイアス発生装置
US20150022255A1 (en) Semiconductor device
TWI648736B (zh) 動態隨機存取記憶體
US6765411B1 (en) Switchable voltage clamp circuit
KR20040026993A (ko) 게이트 산화막의 두께가 다른 반도체장치
KR20140069650A (ko) 집적회로 및 집적회로의 동작방법
JPS6129487A (ja) 半導体記憶装置
JPH11265578A (ja) 半導体装置
KR20120015581A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 4

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 9