KR101094918B1 - 글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법 - Google Patents

글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명의 상변화 메모리 장치는 복수의 비트 라인을 통합 제어하는 글로벌 비트 라인, 및 파워 다운 모드 신호의 인에이블시, 상기 글로벌 비트 라인을 디스차지시킬 동안 내부 전원을 공급한 후, 글로벌 비트 라인을 디스차지한 후, 내부 전압을 조절하도록 구성되는 내부 전원 발생 회로를 포함한다.
파워 다운, 비트 라인

Description

글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법{Phase Change Memory Apparatus Having Global Bit line And Method of driving the same}
본 발명은 반도체 집적 회로 및 그 구동 방법에 관한 것으로, 보다 구체적으로는 글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 스탠바이 모드(standby mode), 액티브 모드(operation mode) 및 딥 파워 다운 모드(deep power mode)등의 동작 모드를 가지고 있다. 스탠바이 모드는 칩이 선택되지 않는 상태를 의미하며, 액티브 모드는 명령 인가에 의해 반도체 메모리 장치의 고유의 리드(read) 동작 및 라이트(write) 동작이 가능한 상태를 의미한다. 스탠바이 모드 및 액티브 모드에서 반도체 메모리 장치의 내부 전압 레벨은 동일하다.
한편, 딥 파워 다운 모드는 스탠바이 모드 및 액티브 모드의 내부 전압을 강하 또는 차단시켜, 내부 전압들에 의해 동작하는 회로를 정지시키고, 승압 회로 또는 강압 회로를 포함하는 내부 전압 발생 회로에서 소비되는 전류를 제로(zero)로 만든다. 다시 말해, 상기 내부 전압들은 반도체 메모리 장치를 구동시키는 구동 전원에 해당할 수 있다.
차세대 메모리인 상변화 메모리 장치 역시 상기와 같은 스탠바이 모드, 액티브 모드 및 딥 파워 모드를 가지며, 딥 파워 다운 모드 진입시, 내부 전원이 차단되어, 비트 라인으로부터 제공되는 셀 데이터의 라이트 전류가 차단된다.
그런데, 상기와 같은 상변화 메모리 장치의 딥 파워 모드 동작시, 딥 파워 다운 모드를 결정하는 명령 인가와 동시에 내부 전압이 차단되기 때문에, 비트 라인 디스차지가 원활하지 못하다.
즉, 딥 파워 다운 모드 진입시, 글로벌 비트 라인 디스차지와 동시에, 내부 전압이 차단되므로, 글로벌 비트 라인을 디스차지시키는 시간이 증대되고, 글로벌 비트 라인에 연결되어 있는 비트 라인의 셀 데이터를 보호하기 어렵다. 이로 인해, 래치 업(latch up) 문제가 발생될 수 있고, 정상 동작으로 복귀를 위한 파워 업 타임(power up time)이 증대된다.
본 발명의 일 실시예에 따른 상변화 메모리 장치는 복수의 비트 라인을 통합 제어하는 글로벌 비트 라인 및 딥 파워 다운 모드 신호의 인에이블시, 상기 글로벌 비트 라인을 디스차지시킬 동안 내부 전원을 공급하도록 구성되는 내부 전원 발생 회로를 포함한다.
본 발명의 또 다른 실시예에 따른 상변화 메모리 장치는 교차하는 복수의 워드 라인 및 복수의 비트 라인 사이에 위치되는 복수의 상변화 메모리 셀, 상기 복수의 비트 라인들을 소정 개씩 분류하여, 분류된 비트 라인들을 통합 제어하는 복수의 글로벌 라인, 상기 상변화 메모리 셀을 구동시키기 위한 전원을 제공하는 내부 전압 발생부, 및 딥 파워 다운 모드 진입시, 상기 내부 전압 발생부의 구동을 제어하는 내부 전압 제어부를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 구동방법은 딥 파워 다운 모드 진입시, 상변화 메모리 셀의 복수의 비트 라인과 연결된 글로벌 비트 라인의 디스차지가 완료될때 까지 내부 전압을 발생시킨후에 내부 전압의 공급을 차단하는 단계를 포함한다.
이하, 첨부한 도면에 의거하여 본 발명의 일 실시예를 설명하도록 한다.
도 1을 참조하면, 본 발명의 상변화 메모리 장치(100)는 셀 어레이(CA), 컬럼 스위치부(150), 컬럼 제어 회로부(200) 및 내부 전원 발생 회로(300)를 포함할 수 있다.
셀 어레이(CA)는 교차 배열되는 복수의 워드 라인(WL1-WLn) 및 복수의 비트 라인(BL1-BLn)을 포함한다. 복수의 워드 라인(WL1-WLn) 및 복수의 비트 라인(BL1-BLn)의 교차점 각각에는 메모리 셀(c)이 구비된다. 메모리 셀(C)은 비트 라인(BL1-BLn)과 연결되는 상변화 저항(R) 및 워드 라인(WL1-WLn) 및 상변화 저항(R) 사이에 연결되는 다이오드(D)를 포함할 수 있다. 이때, 다이오드(D) 대신 모스 트랜지스터와 같은 액티브 스위치가 이용될 수도 있다.
또한, 셀 어레이(CA)는 복수의 워드 라인(WL1-WLn)의 일측 가장자리에, 상기 워드 라인(WL1-WLn)과 평행하게 연장되는 비트 라인 디스차지 라인(BLDIS)을 포함할 수 있다. 비트 라인 디스차지 라인(BLDIS) 역시 복수의 비트 라인(BL1-BLn)과 교차되며, 교차점 각각에 디스차지 회로부(120)가 각각 설치된다. 상기 디스차지 회로부(120)는 비트 라인 디스차지 라인(BLDIS)의 인에이블시, 비트 라인(BL1-BLn)의 신호를 접지단으로 디스차지시키기 위한 모스 트랜지스터일 수 있다. 하지만, 디스차지 회로부(120)는 이것에 한정되지 않으며, 메모리 셀과 동일한 형태의 더미 셀로도 이용될 수 있다.
한편, 셀 어레이(CA) 외곽의 복수의 비트 라인(BL1-BLn)의 일측에, 상기 비트 라인(BL1-BLn)과 평행하게 연장되는 글로벌 비트 라인(GBL)이 배치된다. 글로벌 비트 라인(GBL)은 상기 비트 라인(BL1-BLn)들을 통합 제어하기 위한 상위 비트 라인 배선이다.
컬럼 스위치부(150)는 글로벌 비트 라인(GBL)과 상기 비트 라인들(BL1-BLn) 각각을 연결하는 로컬 스위치들(SW1-SWn)을 포함한다. 복수의 로컬 스위치(SW1- SWn)는 컬럼 선택 신호(LY1-LYn)에 각각 응답하여, 해당 비트 라인(BL1-BLn)의 신호를 글로벌 비트 라인(GBL)에 제공한다. 컬럼 선택 신호(LY1-LYn)는 액티브 모드시 한 개씩 활성화되어, 해당 비트 라인(BL)에 연결된 단위 셀(C)을 선택한다.
컬럼 제어 회로부(200)는 글로벌 비트 라인(GBL)의 일단에 구비된다. 컬럼 제어 회로부(200)는 GBL 디스차지부(160), 글로벌 컬럼 스위치(170), 센스 앰프(S/A:180) 및 라이트 구동부(W/D:190)를 포함한다.
GBL 디스차지부(160)는 글로벌 비트 라인 디스차지 신호(GBDIS)에 응답하여, 글로벌 비트 라인(GBL)에 실려진 신호를 디스차지시킨다. 글로벌 디스차지부(160)는 도 2에 도시된 바와 같이, 글로벌 비트 라인 디스차지 신호(GBLDIS)에 응답하여 구동되는 NMOS 트랜지스터로 구성될 수 있다.
글로벌 컬럼 스위치(170)는 센스 앰프(180) 및 라이트 구동부(190)를 연결하는 노드(195, 이하 연결 노드) 및 글로벌 비트 라인(GBL) 사이를 선택적으로 연결시키는 스위치이다. 이러한 글로벌 스위칭부(170)는 제 1 글로벌 컬럼 스위칭 신호(GYSWP)에 응답하여 상기 연결 노드(195)과 글로벌 비트 라인(GBL)간을 전기적으로 연결시키는 PMOS 트랜지스터(P), 및 제 2 글로벌 컬럼 스위칭 신호(GYSWN)에 응답하여, 상기 로컬 비트 라인(195)과 글로벌 비트 라인(GBL)간을 전기적으로 연결시키는 NMOS 트랜지스터(N)로 구성될 수 있다. 상기 제 1 및 제 2 글로벌 컬럼 스위칭 신호(GYSWP, GYSWN)은 서로 위상이 반대인 신호일 수 있다.
센스 앰프(180)는 글로벌 비트 라인(GBL)을 통해 인가되는 셀(C) 데이터를 감지하고, 기준 전압과 비교하여, 데이터 "1" 또는 "0"을 구별한다.
라이트 구동부(190)는 셀(c)의 데이터를 라이트할 때, 글로벌 비트 라인(GBL)에 라이트 데이터에 대응하는 구동 전압을 공급한다.
이와 같은 상변화 메모리 장치(100)는 궁극적으로 도 2에 도시된 바와 같이, 센스 앰프(180) 또는 라이트 구동부(190)에서 공급되는 전류가 글로벌 컬럼 스위치(170), 글로벌 비트 라인(GBL), 컬럼 스위치(150) 및 비트 라인(BL1-BLn)을 통해 해당 메모리 셀(C)에 도달되는 전류 전달 경로를 갖는다.
상기 내부 전원 발생 회로(300)는 내부 전압 제어부(310), 내부 전압 발생부(330) 및 글로벌 디스차지 신호 생성부(350)를 포함한다.
내부 전압 제어부(310)는 딥 파워 다운 모드시, 즉, 딥 파워 다운 모드 신호(DPD)의 인에이블시, 내부 전압 발생부(330)의 구동을 제어한다. 즉, 내부 전압 제어부(310)는 딥 파워 다운 모드 진입시, 글로벌 비트 라인(GBL)을 디스차지시킬 동안 전원을 유지시키도록 구성된다. 이러한 내부 전압 제어부(310)는 딥 파워 다운 모드 신호(DPD)를 입력받아, 지연된 딥 파워 모드 신호(DPD_d)를 생성한다. 내부 전압 제어부(310)는 도 4에 도시된 바와 같이, 복수의 인버터 체인으로 구성된 지연기가 이용될 수 있다. 하지만, 여기에 한정되는 것만은 아니다. 이때, 상기 내부 전압 제어부(310)의 지연값은 상기 글로벌 비트 라인(BL)을 완전히 디스차지시킬 수 있을 정도의 시간이다.
내부 전압 발생부(330)는 액티브 모드시, 내부 전압(Vint)를 생성하다가, 상 기 지연된 딥 파워 모드 신호(DPD_d)가 인에이블되면, 내부 전압(Vint)의 생성을 중지하도록 구성된다. 이에 따라, 반도체 메모리 장치의 내부 회로의 출력 전류들이 제로가 된다.
글로벌 디스차지 신호 생성부(350)는 딥 파워 다운 모드(DPD) 및 글로벌 비트 라인 디스차지 명령(GBLDISC)에 응답해서, 글로벌 비트 라인 디스차지 신호(GBLDIS)를 생성한다. 글로벌 디스차지 신호 생성부(350)는 딥 파워 다운 모드(DPD) 및 글로벌 비트 라인 디스차지 명령(GBLDISC)이 모두 인에이블될 때 글로벌 비트 라인 디스차지 신호(GBLDIS)가 인에이블되도록 구성된다. 여기서, 글로벌 비트 라인 디스차지 명령(GBLDISC)는 항상 인에이블되는 신호일 수 있다.
이러한 글로벌 디스차지 신호 생성부(350)는 도 5에 도시된 바와 같이, 딥 파워 다운 모드(DPD) 및 글로벌 비트 라인 디스차지 명령(GBLDISC)을 입력받는 노어 게이트(NOR) 및 상기 노어 게이트(NOR)의 출력 신호를 반전시키는 인버터(IN)로 구성될 수 있다.
이와 같은 구성을 갖는 상변화 메모리 장치는 딥 파워 다운 모드 신호(DPD)의 인에이블시, 내부 전압 제어부(310)에서 딥 파워 다운 모드 신호(DPD)를 일정 시간 지연시키는 동안, 글로벌 비트라인 디스차지 신호(GBLDIS)를 인에이블시켜 글로벌 비트 라인(GBL)에 실려진 신호를 모두 디스차지시킨다. 그 후, 지연된 딥 파워 다운 모드 신호(DPD)를 이용하여, 내부 전압 발생부(330)의 출력 레벨인 내부 전압(Vint)의 레벨을 조절 즉, 강하시킨다.
이에 따라, 딥 파워 다운 모드 신호(DPD)가 인에이블되어, 글로벌 비트 라 인(GBL)이 디스차지시, 지속적으로 내부 전압이 공급되므로, 디스차지 스피드 저하를 방지할 수 있다.
또한, 딥 파워 다운 모드시, 글로벌 비트 라인(GBL)만을 디스차지시키고, 그와 연결되는 비트 라인(BL)은 플로팅시키므로, 셀 데이터를 보호할 수 있다.
이와 같이 디스차지 스피드 개선에 따라, 래치 업과 같은 문제를 줄일 수 있고, 나아가 전류 소모 특성을 개선할 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 설명의 편의를 위해, 복수의 비트 라인 및 하나의 글로벌 라인에 대해 예를 들어 설명하였지만, 반도체 메모리 장치는 복수의 글로벌 라인을 포함한다는 것은 당업자에게 자명하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 상변화 메모리 장치의 셀 어레이의 일부를 보여주는 구성도,
도 2는 본 발명의 실시예에 따른 상변화 메모리 장치의 리드 및 라이트 전류의 전달 경로를 보여주는 개략도,
도 3은 본 발명의 실시예에 따른 상변화 메모리 장치의 내부 전원 발생 회로부를 보여주는 블럭도,
도 4는 도 3의 내부 전압 제어부의 상세 회로도, 및
도 5는 도 3의 글로벌 디스차지 신호 생성부의 상세 회로도이다.

Claims (13)

  1. 복수의 비트 라인을 통합 제어하는 글로벌 비트 라인; 및
    딥 파워 다운 모드 신호의 인에이블시, 상기 글로벌 비트 라인을 디스차지시킬 동안 내부 전압을 공급하고, 상기 글로벌 비트 라인의 디스차지 후, 상기 내부 전압을 차단시키는 내부 전원 발생 회로를 포함하며,
    상기 내부 전압은 상변화 메모리 장치를 구성하는 각 회로부를 구동시키는 구동 전원인 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 전원 발생 회로는,
    상기 딥 파워 다운 모드 신호를 입력받아, 제어 신호를 출력하는 내부 전압 제어부; 및
    상기 제어 신호에 응답해서, 상기 내부 전압의 생성을 방지하도록 구성되는 내부 전압 발생부를 포함하는 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 내부 전압 제어부는 지연 회로부를 포함하며,
    상기 제어 신호는 소정 시간만큼 지연된 딥 파워 다운 모드 신호인 상변화 메모리 장치.
  4. 삭제
  5. 제 2 항에 있어서,
    상기 내부 전원 발생 회로는 상기 딥 파워 다운 모드 신호에 응답하여, 상기 글로벌 비트 라인을 디스차지시키기 위한 신호를 생성하는 글로벌 디스차지 신호 생성부를 더 포함하는 상변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 글로벌 디스차지 신호 생성부는 딥 파워 다운 모드 신호 및 글로벌 비트 라인 디스차지 명령이 모두 인에이블되는 경우, 상기 글로벌 비트 라인의 디스차지 신호를 생성하도록 구성되는 상변화 메모리 장치.
  7. 교차하는 복수의 워드 라인 및 복수의 비트 라인 사이에 위치되는 복수의 상변화 메모리 셀;
    상기 복수의 비트 라인들을 소정 개씩 분류하여, 분류된 비트 라인들을 통합 제어하는 복수의 글로벌 라인;
    상기 상변화 메모리 셀을 구동시키기 위한 전원을 제공하는 내부 전압 발생부; 및
    딥 파워 다운 모드 진입시, 상기 글로벌 비트 라인이 디스차지될 때까지 상기 내부 전압 발생부의 구동을 유지시키는 내부 전압 제어부를 포함하는 상변화 메모리 장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 내부 전압 제어부는 상기 딥 파워 다운 모드 진입을 결정하는 딥 파워 다운 모드 신호를 입력받아 소정 시간 지연시키는 지연 회로부인 상변화 메모리 장치.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 딥 파워 다운 모드 신호에 응답하여, 상기 글로벌 비트 라인을 디스차지시키기 위한 신호를 생성하는 글로벌 디스차지 신호 생성부를 더 포함하는 상변화 메모리 장치.
  12. 제 11 항에 있어서,
    상기 글로벌 디스차지 신호 생성부는 딥 파워 다운 모드 신호 및 글로벌 비트 라인 디스차지 명령이 모두 인에이블되는 경우, 상기 글로벌 비트 라인의 디스차지 신호를 생성하도록 구성되는 상변화 메모리 장치.
  13. 딥 파워 다운 모드 진입시, 상변화 메모리 셀의 복수의 비트 라인과 연결된 글로벌 비트 라인의 디스차지가 완료될때 까지 내부 전압을 발생시킨후에 내부 전압의 공급을 차단하는 단계를 포함하며,
    상기 내부 전압은 상변화 메모리 장치를 구성하는 각 회로부를 구동시키는 구동 전원인 상변화 메모리 장치의 구동방법.
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