KR101384357B1 - 상 변화 메모리 장치 및 이의 비트라인 디스차지 방법 - Google Patents

상 변화 메모리 장치 및 이의 비트라인 디스차지 방법 Download PDF

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Abstract

액티브 시간을 줄일 수 있는 상 변화 메모리 장치 및 이의 비트라인 디스차지 방법이 개시된다. 상기 상 변화 메모리 장치 및 비트라인 디스차지 방법에서는, 워드라인이 활성화되는 액티브 동작 이외의 스탠바이 시 항상 비트라인을 디스차지하거나 또는 상기 액티브 동작 이후에 상기 비트라인을 디스차지하거나 또는 상기 액티브 동작 이전 및 이후에 상기 비트라인을 디스차지하는 것을 특징으로 한다.
상 변화 메모리 장치, PRAM, 비트라인 디스차지

Description

상 변화 메모리 장치 및 이의 비트라인 디스차지 방법{Phase change memory device and bitline discharge method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 상 변화 메모리 장치 및 이의 디스차지 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고 필요할 때 독출할 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그 외에 DRAM의 커패시터를 불 휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 상 변화 RAM(phase change RAM, PRAM)으로서 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 상 변화 메모리 장치는 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
도 1은 상 변화 메모리 장치의 메모리 셀을 나타낸다. 도 1을 참조하면, 메모리 셀(10)은 MOS 스위치 형(type) 상 변화 메모리셀이며 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지(GND) 사이에 연결된다.
기억 소자(11)는 상 변화 물질(GST)을 포함하여 구성된다. 상 변화 물질(GST)은 일반적으로 게르마늄(Ge), 안티모니(Sb), 및 텔루리움(Te)을 포함하며 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 나타낸다. 도 2를 참조하면, 메모리 셀(20)은 다이오드 스위치 형(type) 상 변화 메모리셀이며 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 워드 라인(WL) 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며 다이오드(D)의 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 3은 도 1 및 도 2에 도시된 상 변화 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 상 변화 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 3을 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질(GST)은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 상 변화 메모리 셀은 상 변화 물질(GST)의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 상 변화 메모리 셀의 저항은 비정질 상태일 때 높고, 결정 상태일 때 낮다.
도 1 내지 도 3에서 설명한 메모리 셀을 갖는 상 변화 메모리 장치는 정상적인 액티브 동작, 즉 정상적인 기입동작 또는 독출동작을 위해 통상적으로 액티브 동작 바로 전에 소정의 시간 동안 비트라인(BL)을 디스차지하는 방법을 사용한다. 디스차지 동작은 정상적인 액티브 동작을 위해 필수적인 것이므로, 이와 같이 액티브 동작 바로 전에 비트라인(BL)을 디스차지하는 통상적인 종래의 방법을 사용하면 기본적인 읽기 및 쓰기 동작 시간 뿐만 아니라 추가적으로 상기 소정의 디스차지 시간이 액티브 동작 구간에 포함되게 된다. 이로 인하여 액티브 시간이 길어지게 되는 단점이 있다.
따라서 본 발명이 해결하고자 하는 과제는 액티브 시간을 줄일 수 있는 상 변화 메모리 장치 및 이의 비트라인 디스차지 방법을 제공하는 데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 상 변화 메모리 장치는, 메모리셀, 워드라인 구동회로, 디스차지 제어회로, 및 디스차지 회로를 구비한다.
상기 메모리셀은 워드라인 및 비트라인에 연결되며 MOS 스위치 형(type) 상 변화 메모리셀이거나 또는 다이오드 스위치 형 상 변화 메모리셀이다. 상기 워드라인 구동회로는 상기 워드라인에 연결되어, 상기 메모리 장치의 액티브 동작시 상기 워드라인을 활성화 (active)시킨다.
상기 메모리셀이 MOS 스위치 형(type) 상 변화 메모리셀인 경우에는, 상기 메모리 장치의 액티브 동작시 상기 워드라인은 전원전압 레벨로 활성화되고 상기 메모리 장치의 스탠바이 시 상기 워드라인은 접지전압 레벨이 된다. 상기 메모리셀이 다이오드 스위치 형(type) 상 변화 메모리셀인 경우에는, 상기 액티브 동작시 상기 워드라인은 접지전압 레벨로 활성화되고 상기 스탠바이 시 상기 워드라인은 전원전압 레벨이 된다. 상기 메모리셀이 다이오드 스위치 형(type) 상 변화 메모리셀인 경우에는, 역방향 누설전류(reverse leakage current)를 방지하기 위하여, 상기 스탠바이 시 상기 워드라인은 전원전압 레벨보다 낮은 레벨이 되도록 구동될 수 있다.
특히 본 발명에 따른 상 변화 메모리 장치에서는, 상기 디스차지 제어회로가 상기 액티브 동작 이외의 스탠바이 시 항상 활성화되는 디스차지 제어신호를 발생하는 것을 특징으로 한다. 이러한 경우에는 상기 디스차지 회로가 상기 디스차지 제어신호의 활성화에 응답하여 상기 스탠바이 시 항상 상기 비트라인을 디스차지시킨다.
또한 본 발명에 따른 상 변화 메모리 장치에서는, 상기 디스차지 제어회로가 상기 액티브 동작 이후에 활성화되는 디스차지 제어신호를 발생하도록 구성될 수 있다. 이러한 경우에는 상기 디스차지 회로는 상기 액티브 동작 이후에 상기 디스차지 제어신호의 활성화 동안 상기 비트라인을 디스차지시킨다.
또한 본 발명에 따른 상 변화 메모리 장치에서는, 상기 디스차지 제어회로가 상기 액티브 동작 이전 및 이후에 활성화되는 디스차지 제어신호를 발생하도록 구성될 수 있다. 이러한 경우에는 상기 디스차지 회로는 상기 액티브 동작 이전 및 이후에 상기 디스차지 제어신호의 활성화 동안 상기 비트라인을 디스차지시킨다.
상기 과제를 해결하기 위한 본 발명에 따른 첫번째 비트라인 디스차지 방법은, 워드라인 및 비트라인에 연결되는 메모리셀을 포함하는 상 변화 메모리 장치의 비트라인 디스차지 방법에 있어서, 상기 워드라인이 활성화되는 액티브 동작 이외의 스탠바이 시 항상 상기 비트라인을 디스차지하는 단계를 구비하는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명에 따른 두번째 비트라인 디스차지 방법은, 상기 워드라인이 활성화되는 액티브 동작 이후에 상기 비트라인을 디스차지하 는 단계를 구비하는 것을 특징으로 한다.
그리고 상기 과제를 해결하기 위한 본 발명에 따른 세번째 비트라인 디스차지 방법은, 상기 워드라인이 활성화되는 액티브 동작 이전 및 이후에 상기 비트라인을 디스차지하는 단계를 구비하는 것을 특징으로 한다.
이상에서와 같이 본 발명에 따른 상 변화 메모리 장치 및 비트라인 디스차지 방법에서는, 워드라인이 활성화되는 액티브 동작 이외의 스탠바이 시 항상 비트라인을 디스차지하거나 또는 액티브 동작 이후에 비트라인을 디스차지하거나 또는 액티브 동작 이전 및 이후에 비트라인을 디스차지한다. 따라서 액티브 시간이 줄어들 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1실시예에 따른 상 변화 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 상 변화 메모리 장치는, 메모리셀 어레이(40), 워드라인 구동회로(41), 디스차지 제어회로(42), 디스차지 회로(43), 칼럼 디코더(44), 비트라인 선택회로(45), 및 기입 및 독출회로(46)를 구비한다.
메모리셀 어레이(40)는 복수개의 MOS 스위치 형(type) 상 변화 메모리셀(400)로 구성된다. 복수개의 MOS 스위치 형 상 변화 메모리셀(400)은 복수의 워드라인(WL0-WLn) 및 복수의 비트라인(BL0-BLn)에 연결된다. 각각의 메모리셀(400)은 비트라인(BL)에 일단이 연결되는 기억 소자(401)와 기억 소자(401)의 타단과 접지(GND) 사이에 연결되는 선택 소자(402)를 포함한다.
기억 소자(401)는 상 변화 물질을 포함하여 구성되고, 선택 소자(402)는 기억 소자(401)의 타단과 접지(GND) 사이에 연결되고 게이트에 워드라인(WL)이 연결되는 NMOS 트랜지스터로 구성된다.
워드라인 구동회로(41)는 복수의 워드라인(WL0-WLn)에 연결되고 외부에서 입력되는 로우(row) 어드레스를 디코딩하여 워드라인(WL0-WLn)을 선택한다. 워드라인 구동회로(41)는 상기 메모리장치의 액티브 동작시 워드라인(WL0-WLn)을 선택적으로 활성화 (active)시킨다. 도 4에 도시된 바와 같은 MOS 스위치 형(type) 상 변화 메모리 장치에서는, 상기 메모리장치의 액티브 동작시 워드라인(WL0-WLn)은 선택적으로 전원전압(VCC) 레벨로 활성화되고 상기 메모리장치의 스탠바이 시 워드라인(WL0-WLn)은 모두 접지전압(GND) 레벨이 된다.
칼럼 디코더(44)는 외부에서 입력되는 칼럼 어드레스를 디코딩하여 비트라인 선택신호(LY0-LYn)를 발생하고, 비트라인 선택회로(45)는 비트라인 선택신호(LY0-LYn)에 응답하여 비트라인(BL0-BLn)을 선택한다. 비트라인 선택회로(45)는 복수의 NMOS 트랜지스터(450-45n)를 포함한다. 복수의 NMOS 트랜지스터(450-45n)는 비트라인(BL0-BLn)과 데이터 라인(DL)을 연결한다. 예를 들어, 비 트라인 선택신호(LY0)가 논리 하이(high)로 인에이블 될 때, 비트라인(BL0)과 데이터 라인(DL)은 서로 전기적으로 연결된다.
디스차지 제어회로(42)는 디스차지 제어신호(BLDIS)를 발생하고, 디스차지 회로(43)는 비트라인(BL0-BLn)에 연결되어 디스차지 제어신호(BLDIS)의 활성화에 응답하여 비트라인(BL0-BLn)을 디스차지시킨다. 디스차지 회로(43)는 비트라인(BL0-BLn)과 디스차지 전압 단자(VDIS) 사이에 연결되고 게이트에 디스차지 제어신호(BLDIS)가 인가되는 복수의 NMOS 트랜지스터(430-43n)를 포함한다.
특히 본 발명의 제1실시예에 따른 상 변화 메모리 장치에서는, 디스차지 제어회로(42)는 도 6에 도시된 바와 같이 상기 메모리 장치의 액티브 동작(ACTIVE) 이외의 스탠바이 시 항상 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)를 발생하도록 구성된다. 이러한 경우에는 디스차지 회로(43)는 디스차지 제어신호(BLDIS)의 활성화에 응답하여 상기 메모리 장치의 스탠바이 시 항상 비트라인(BL0-BLn)을 디스차지시킨다.
또한 본 발명의 제1실시예에 따른 상 변화 메모리 장치에서는, 디스차지 제어회로(42)는 도 8에 도시된 바와 같이 상기 메모리 장치의 액티브 동작(ACTIVE) 이후에 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)를 발생하도록 구성될 수 있다. 이러한 경우에는 디스차지 회로(43)는 상기 메모리 장치의 액티브 동작(ACTIVE) 이후에 디스차지 제어신호(BLDIS)의 활성화 동안 비트라인(BL0-BLn)을 디스차지시킨다.
또한 본 발명의 제1실시예에 따른 상 변화 메모리 장치에서는, 디스차지 제 어회로(42)는 도 10에 도시된 바와 같이 상기 메모리 장치의 액티브 동작(ACTIVE) 이전 및 이후에 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)를 발생하도록 구성될 수 있다. 이러한 경우에는 디스차지 회로(43)는 상기 메모리 장치의 액티브 동작(ACTIVE) 이전 및 이후에 디스차지 제어신호(BLDIS)의 활성화 동안 비트라인(BL0-BLn)을 디스차지시킨다.
본 발명의 제1실시예에 따른 상 변화 메모리 장치의 디스차지 방법은 도 6, 도 8, 및 도 10을 참조하여 상세히 후술된다.
기입 및 독출회로(46)는 메모리셀 어레이(40)에 데이터를 기입하기 위한 기입회로 및 메모리셀 어레이(40)로부터 데이터를 독출하기 위한 독출회로를 포함한다. 상기 기입회로는 전류 제어회로 및 전류 구동회로 등을 포함하고 상기 독출회로는 프리차지 회로, 클램프(clamp) 회로, 및 센스앰프 등을 포함한다. 기입 및 독출회로(46)의 구성 및 동작은 당업자에게 자명한 것이므로 여기에서 상세한 설명은 생략된다.
도 5는 본 발명의 제2실시예에 따른 상 변화 메모리 장치를 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 상 변화 메모리 장치는, 메모리셀 어레이(50), 워드라인 구동회로(51), 디스차지 제어회로(42), 디스차지 회로(43), 칼럼 디코더(44), 비트라인 선택회로(45), 및 기입 및 독출회로(46)를 구비한다.
메모리셀 어레이(50)는 복수개의 다이오드 스위치 형(type) 상 변화 메모리 셀(500)로 구성된다. 복수개의 다이오드 스위치 형 상 변화 메모리셀(500)은 복수의 워드라인(WL0-WLn) 및 복수의 비트라인(BL0-BLn)에 연결된다. 각각의 메모리셀(500)은 비트라인(BL)에 일단이 연결되는 기억 소자(501)와 기억 소자(501)의 타단과 워드라인(WL) 사이에 연결되는 선택 소자(502)를 포함한다.
기억 소자(501)는 상 변화 물질을 포함하여 구성되고, 선택 소자(502)는 기억 소자(401)의 타단과 워드라인(WL) 사이에 연결되는 다이오드로 구성된다.
워드라인 구동회로(51)는 복수의 워드라인(WL0-WLn)에 연결되고 외부에서 입력되는 로우(row) 어드레스를 디코딩하여 워드라인(WL0-WLn)을 선택한다. 워드라인 구동회로(51)는 상기 메모리장치의 액티브 동작시 워드라인(WL0-WLn)을 선택적으로 활성화 (active)시킨다. 도 5에 도시된 바와 같은 다이오드 스위치 형(type) 상 변화 메모리 장치에서는, 도 4에 도시된 MOS 스위치 형 상 변화 메모리 장치에서와 달리 액티브 동작시 워드라인(WL0-WLn)은 선택적으로 접지전압(GND) 레벨로 활성화되고 스탠바이 시 워드라인(WL0-WLn)은 모두 전원전압(VCC) 레벨이 된다.
칼럼 디코더(44) 및 비트라인 선택회로(45)는 도 4에 도시된 칼럼 디코더(44) 및 비트라인 선택회로(45)와 동일하다. 또한 디스차지 제어회로(42) 및 디스차지 회로(43)는 도 4에 도시된 디스차지 제어회로(42) 및 디스차지 회로(43)와 동일하다. 또한 기입 및 독출회로(46)는 도 4에 도시된 기입 및 독출회로(46)와 동일하다. 따라서 여기에서 도 5에 도시된 칼럼 디코더(44), 비트라인 선택회로(45), 디스차지 제어회로(42), 디스차지 회로(43), 기입 및 독출회로(46)에 대한 상세한 설명은 생략된다.
한편 본 발명의 제2실시예에 따른 상 변화 메모리 장치에서는, 도 4에 도시된 제1실시예에서와 마찬가지로 디스차지 제어회로(42)가 도 7A 및 도 7B에 도시된 바와 같이 액티브 동작(ACTIVE) 이외의 스탠바이 시 항상 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)를 발생하도록 구성된다. 이러한 경우에는 디스차지 회로(43)는 디스차지 제어신호(BLDIS)의 활성화에 응답하여 스탠바이 시 항상 비트라인(BL0-BLn)을 디스차지시킨다.
또한 본 발명의 제2실시예에 따른 상 변화 메모리 장치에서는, 도 4에 도시된 제1실시예에서와 마찬가지로 디스차지 제어회로(42)는 도 9A 및 도 9B에 도시된 바와 같이 액티브 동작(ACTIVE) 이후에 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)를 발생하도록 구성될 수 있다. 이러한 경우에는 디스차지 회로(43)는 액티브 동작(ACTIVE) 이후에 디스차지 제어신호(BLDIS)의 활성화 동안 비트라인(BL0-BLn)을 디스차지시킨다.
또한 본 발명의 제2실시예에 따른 상 변화 메모리 장치에서는, 도 4에 도시된 제1실시예에서와 마찬가지로 디스차지 제어회로(42)는 도 11A 및 11B에 도시된 바와 같이 액티브 동작(ACTIVE) 이전 및 이후에 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)를 발생하도록 구성될 수 있다. 이러한 경우에는 디스차지 회로(43)는 액티브 동작(ACTIVE) 이전 및 이후에 디스차지 제어신호(BLDIS)의 활성화 동안 비트라인(BL0-BLn)을 디스차지시킨다.
본 발명의 제2실시예에 따른 상 변화 메모리 장치의 디스차지 방법은 도 7A 및 도 7B, 도 9A 및 도 9B, 도 11A 및 11B를 참조하여 상세히 후술된다.
도 6은 도 4에 도시된 본 발명의 제1실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 제1실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법에서는 워드라인(WL)이 논리 하이로 활성화되는 액티브 동작(ACTIVE) 이외의 스탠바이 시 항상 비트라인(BL)이 디스차지되도록 한다. 제1실시예에 따른 상 변화 메모리 장치는 MOS 스위치 형(type)이므로, 워드라인 구동회로(41)에 의해 액티브 동작(ACTIVE)시 워드라인(WL)은 전원전압(VCC) 레벨로 활성화되고 스탠바이 시 워드라인(WL)은 접지전압(GND) 레벨이 된다.
좀더 상세히 설명하면, 디스차지 제어회로(42)에 의해 액티브 동작(ACTIVE) 이외의 스탠바이 시 항상 논리 하이(DISCHARGE로 표시된 구간)로 활성화되는 디스차지 제어신호(BLDIS)가 발생된다. 그리고 액티브 동작(ACTIVE) 이외의 구간에서 비트라인 선택신호(LY)가 논리 하이로 인에이블되어, 비트라인(BL)과 데이터 라인(DL)이 서로 전기적으로 연결된다. 즉 비트라인 선택신호(LY)에 의해 비트라인(BL)이 선택된다.
그러면 먼저 액티브 동작(ACTIVE) 이전에 디스차지 회로(43)에 의해 비트라인(BL)이 디스차지된다. 그리고 액티브 동작(ACTIVE)에 진입하면 디스차지 제어신호(BLDIS)가 논리 로우가 되어 디스차지 회로(43)에 의한 디스차지 동작이 중단된다. 그리고 액티브 동작(ACTIVE) 구간에서 기입동작 또는 독출동작이 수행된다. 액티브 동작(ACTIVE)이 끝나면 디스차지 제어신호(BLDIS)가 다시 논리 하이가 되어 디스차지 회로(43)에 의해 비트라인(BL)이 다시 디스차지된다.
이상에서와 같이 제1실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법(도 6)에서는 액티브 동작(ACTIVE) 구간 이외의 스탠바이 시 항상 비트라인(BL)이 디스차지 상태로 유지된다. 따라서 액티브 동작(ACTIVE) 바로 전에 별도의 디스차지 동작을 수행할 필요가 없으므로, 액티브 동작 바로 전에 소정시간 동안 비트라인(BL)을 디스차지하는 종래의 방법과 비교하여, 액티브 동작 구간에 포함되던 상기 소정의 디스차지 시간 만큼 전체 액티브 시간이 감소된다.
도 7A는 도 5에 도시된 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법을 설명하기 위한 타이밍도이다.
도 7A를 참조하면, 제2실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법에서는 워드라인(WL)이 논리 로우로 활성화되는 액티브 동작(ACTIVE) 이외의 스탠바이 시 항상 비트라인(BL)이 디스차지되도록 한다. 제2실시예에 따른 상 변화 메모리 장치는 다이오드 스위치 형(type)이므로, 워드라인 구동회로(51)에 의해 액티브 동작(ACTIVE)시 워드라인(WL)은 접지전압(GND) 레벨로 활성화되고 스탠바이 시 워드라인(WL)은 전원전압(VCC) 레벨이 된다.
제2실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법(도 7A)은 제1실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법(도 6)과 거의 동일하다. 따라서 제2실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법(도 7A)에 대한 상세한 설명은 생략된다.
이상에서와 같이 제2실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법(도 7A)에서는 액티브 동작(ACTIVE) 구간 이외의 스탠바이 시 항상 비트라인(BL) 이 디스차지 상태로 유지된다. 따라서 액티브 동작(ACTIVE) 바로 전에 별도의 디스차지 동작을 수행할 필요가 없으므로, 액티브 동작 바로 전에 소정시간 동안 비트라인(BL)을 디스차지하는 종래의 방법과 비교하여, 액티브 동작 구간에 포함되던 상기 소정의 디스차지 시간 만큼 전체 액티브 시간이 감소된다.
도 7B는 도 5에 도시된 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법을 설명하기 위한 타이밍도이다.
도 7B를 참조하면, 제2실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법은 도 7A의 제1 디스차지 방법과 실질적으로 동일하다. 그러나, 도 7B의 제 2디스차지 방법에서는 역방향 누설전류(reverse leakage current)를 방지하기 위해 워드라인 구동회로(51)에 의해 스탠바이 시 워드라인(WL)이 전원전압(VCC) 레벨보다 낮은 레벨로 구동된다.
도 5에 도시된 바와 같은 다이오드 스위치 형(type) 상 변화 메모리 장치에서는, 스탠바이 시 비트라인(BL)이 디스차지되어 접지전압(GND) 레벨이 되면 다이오드(502)를 통해 비트라인(BL)(GND 레벨)으로부터 워드라인(WL)(VCC 레벨)으로 역방향 누설전류(reverse leakage current)가 흐르게 된다. 따라서 이러한 역방향 누설전류를 방지하기 위하여 스탠바이 시 워드라인(WL)은 전원전압(VCC) 레벨보다 낮은 레벨로 구동되도록 한다.
제2실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법(도 7B)은 제1 디스차지 방법(도 7A)과 실질적으로 동일하므로 여기에서 상세한 설명은 생략된다.
도 8은 도 4에 도시된 본 발명의 제1실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 제1실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법에서는 워드라인(WL)이 논리 하이로 활성화되는 액티브 동작(ACTIVE) 이후에 소정의 시간(DISCHARGE로 표시된 구간) 동안 비트라인(BL)이 디스차지되도록 한다. 도 6의 제1 디스차지 방법에서와 마찬가지로 액티브 동작(ACTIVE)시 워드라인(WL)은 전원전압(VCC) 레벨로 활성화되고 액티브 동작(ACTIVE) 이외의 스탠바이 시 워드라인(WL)은 접지전압(GND) 레벨이 된다.
좀더 상세히 설명하면, 디스차지 제어회로(42)에 의해 액티브 동작(ACTIVE) 이후에 상기 소정의 시간(DISCHARGE로 표시된 구간) 동안 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)가 발생된다. 그리고 액티브 동작(ACTIVE) 이외의 구간에서 비트라인 선택신호(LY)가 논리 하이로 인에이블되어, 비트라인(BL)과 데이터 라인(DL)이 서로 전기적으로 연결된다. 즉 비트라인 선택신호(LY)에 의해 비트라인(BL)이 선택된다.
그러면 액티브 동작(ACTIVE) 구간에서 기입동작 또는 독출동작이 수행된다. 액티브 동작(ACTIVE)이 끝난 후 디스차지 제어신호(BLDIS)가 논리 하이로 활성화되는 소정의 시간(DISCHARGE로 표시된 구간) 동안 디스차지 회로(43)에 의해 비트라인(BL)이 디스차지된다.
이상에서와 같이 제1실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법(도 8)에서는 액티브 동작(ACTIVE) 구간 이후에 소정의 시간동안 비트라인(BL)이 디스차지된다. 다시말해, 액티브 동작(ACTIVE) 구간 이후에는 상기 메모리장치의 주변회로에서 동작이 이루어지므로, 제2 디스차지 방법(도 8)에서는 다음 싸이클의 액티브 동작이 시작되기 전에 상기 주변회로의 동작 구간동안 미리 비트라인(BL)을 디스차지시킨다.
이와 같이 제1실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법(도 8)에서는 상기 주변회로의 동작 구간동안 비트라인 디스차지 동작이 함께 이루어지므로, 액티브 동작 바로 전에 소정시간 동안 비트라인(BL)을 디스차지하는 종래의 방법과 비교하여 전체 액티브 시간이 줄어든다.
도 9A는 도 5에 도시된 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 제3 디스차지 방법을 설명하기 위한 타이밍도이다.
도 9A를 참조하면, 제2실시예에 따른 상 변화 메모리 장치의 제3 디스차지 방법에서는 워드라인(WL)이 논리 로우로 활성화되는 액티브 동작(ACTIVE) 이후에 소정의 시간(DISCHARGE로 표시된 구간) 동안 비트라인(BL)이 디스차지되도록 한다. 제2실시예에 따른 상 변화 메모리 장치는 다이오드 스위치 형(type)이므로, 워드라인 구동회로(51)에 의해 액티브 동작(ACTIVE)시 워드라인(WL)은 접지전압(GND) 레벨로 활성화되고 스탠바이 시 워드라인(WL)은 전원전압(VCC) 레벨이 된다.
도 9A의 제3 디스차지 방법은 도 8의 디스차지 방법과 거의 동일하므로 여기에서 상세한 설명은 생략된다.
도 9B는 도 5에 도시된 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 제4 디스차지 방법을 설명하기 위한 타이밍도이다.
도 9B를 참조하면, 제2실시예에 따른 상 변화 메모리 장치의 제4 디스차지 방법은 도 9A의 제3 디스차지 방법과 실질적으로 동일하다. 그러나, 도 9B의 제4 디스차지 방법에서는 역방향 누설전류(reverse leakage current)를 방지하기 위해 워드라인 구동회로(51)에 의해 스탠바이 시 워드라인(WL)이 전원전압(VCC) 레벨보다 낮은 레벨로 구동된다.
도 5에 도시된 바와 같은 다이오드 스위치 형 상 변화 메모리장치에서는 액티브 동작(ACTIVE) 전에 비트라인 디스차지 동작을 행하지 않으면 스탠바이 시 역방향 누설전류가 흐르게 되며 이로 인하여 비트라인(BL)의 레벨이 접지전압(GND) 레벨보다 커지게 되어 다음 센싱동작시 불리하게 된다. 따라서 도 9B의 제4 디스차지 방법에서는 역방향 누설전류를 방지하기 위하여 스탠바이 시 워드라인(WL)이 전원전압(VCC) 레벨보다 낮은 레벨로 구동되도록 한다.
도 9B의 제4 디스차지 방법은 도 9A의 제3 디스차지 방법과 실질적으로 동일하므로 여기에서 상세한 설명은 생략된다.
도 10은 도 4에 도시된 본 발명의 제1실시예에 따른 상 변화 메모리 장치의 제3 디스차지 방법을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 본 발명의 제1실시예에 따른 상 변화 메모리 장치의 제3 디스차지 방법에서는 워드라인(WL)이 논리 하이로 활성화되는 액티브 동작(ACTIVE) 이전 및 이후에 비트라인(BL)이 디스차지되도록 한다. 즉 액티브 동작(ACTIVE) 바로 전에 소정의 시간 (DISCHARGE로 표시된 구간) 동안 비트라인(BL)이 디스차지되고 또한 액티브 동작(ACTIVE) 이후에 소정의 시간 (DISCHARGE로 표시된 구간) 동안 비트라인(BL)이 다시 디스차지되도록 한다. 도 8의 제2 디스차지 방법에서와 마찬 가지로 액티브 동작(ACTIVE)시 워드라인(WL)은 전원전압(VCC) 레벨로 활성화되고 액티브 동작(ACTIVE) 이외의 스탠바이 시 워드라인(WL)은 접지전압(GND) 레벨이 된다.
좀더 상세히 설명하면, 디스차지 제어회로(42)에 의해 액티브 동작(ACTIVE) 이전에 소정의 시간 (DISCHARGE로 표시된 구간) 동안 논리 하이로 활성화되고 또한 액티브 동작(ACTIVE) 이후에 소정의 시간동안(DISCHARGE로 표시된 구간) 논리 하이로 활성화되는 디스차지 제어신호(BLDIS)가 발생된다. 그리고 액티브 동작(ACTIVE) 이외의 구간에서 비트라인 선택신호(LY)가 논리 하이로 인에이블되어, 비트라인(BL)과 데이터 라인(DL)이 서로 전기적으로 연결된다. 즉 비트라인 선택신호(LY)에 의해 비트라인(BL)이 선택된다.
그러면 먼저 액티브 동작(ACTIVE) 이전에 디스차지 제어신호(BLDIS)가 논리 하이로 활성화되는 소정의 시간동안 디스차지 회로(43)에 의해 비트라인(BL)이 디스차지된다. 또한 액티브 동작(ACTIVE)이 끝난 후에 디스차지 제어신호(BLDIS)가 논리 하이로 다시 활성화되는 소정의 시간동안 디스차지 회로(43)에 의해 비트라인(BL)이 다시 디스차지된다.
이상에서와 같이 제1실시예에 따른 상 변화 메모리 장치의 제3 디스차지 방법(도 10)에서는 액티브 동작(ACTIVE) 구간 이후에 상기 메모리 장치의 주변회로의 동작 구간동안 비트라인 디스차지 동작이 미리 수행된다. 따라서 다음 싸이클의 액티브 동작(ACTIVE) 바로 전에 수행되는 디스차지 동작 시간을 줄일 수 있는 효과가 있다. 이에 따라 액티브 동작 바로 전에 소정시간 동안 비트라인(BL)을 디스차 지하는 종래의 방법과 비교하여 전체 액티브 시간이 줄어들 수 있다.
도 11A는 도 5에 도시된 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 제5 디스차지 방법을 설명하기 위한 타이밍도이다.
도 11A를 참조하면, 제2실시예에 따른 상 변화 메모리 장치의 제5 디스차지 방법에서는 워드라인(WL)이 논리 로우로 활성화되는 액티브 동작(ACTIVE) 이전 및 이후에 비트라인(BL)이 디스차지되도록 한다. 즉 액티브 동작(ACTIVE) 바로 전에 소정의 시간 (DISCHARGE로 표시된 구간) 동안 비트라인(BL)이 디스차지되고 또한 액티브 동작(ACTIVE) 이후에 소정의 시간 (DISCHARGE로 표시된 구간) 동안 비트라인(BL)이 다시 디스차지되도록 한다.
제2실시예에 따른 상 변화 메모리 장치는 다이오드 스위치 형(type)이므로, 워드라인 구동회로(51)에 의해 액티브 동작(ACTIVE)시 워드라인(WL)은 접지전압(GND) 레벨로 활성화되고 스탠바이 시 워드라인(WL)은 전원전압(VCC) 레벨이 된다.
도 11A의 제5 디스차지 방법은 도 10의 디스차지 방법과 거의 동일하므로 여기에서 상세한 설명은 생략된다.
도 11B는 도 5에 도시된 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 제6 디스차지 방법을 설명하기 위한 타이밍도이다.
도 11B를 참조하면, 제2실시예에 따른 상 변화 메모리 장치의 제6 디스차지 방법은 도 11A의 제5 디스차지 방법과 실질적으로 동일하다. 그러나, 도 11B의 제6 디스차지 방법에서는 역방향 누설전류(reverse leakage current)를 방지하기 위해 워드라인 구동회로(51)에 의해 스탠바이 시 워드라인(WL)이 전원전압(VCC) 레벨보다 낮은 레벨로 구동된다.
도 5에 도시된 바와 같은 다이오드 스위치 형 상 변화 메모리장치에서는 액티브 동작(ACTIVE) 전에 비트라인 디스차지 동작을 행하지 않으면 스탠바이 시 역방향 누설전류가 흐르게 되며 이로 인하여 비트라인(BL)의 레벨이 접지전압(GND) 레벨보다 커지게 되어 다음 센싱동작시 불리하게 된다. 따라서 도 11B의 제6 디스차지 방법에서는 역방향 누설전류를 방지하기 위하여 스탠바이 시 워드라인(WL)은 전원전압(VCC) 레벨보다 낮은 레벨로 구동되도록 한다.
도 11B의 제6 디스차지 방법은 도 11A의 제5 디스차지 방법과 실질적으로 동일하므로 여기에서 상세한 설명은 생략된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 상 변화 메모리 장치의 메모리 셀을 나타내는 도면이다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 나타내는 도면이다.
도 3은 도 1 및 도 2에 도시된 상 변화 물질(GST)의 특성을 설명하기 위한 그래프이다.
도 4는 본 발명의 일실시예에 따른 상 변화 메모리 장치를 나타내는 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 상 변화 메모리 장치를 나타내는 블록도이다.
도 6은 도 4에 도시된 본 발명의 일실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법을 설명하기 위한 타이밍도이다.
도 7A는 도 5에 도시된 본 발명의 다른 실시예에 따른 상 변화 메모리 장치의 제1 디스차지 방법을 설명하기 위한 타이밍도이다.
도 7B는 도 5에 도시된 본 발명의 다른 실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법을 설명하기 위한 타이밍도이다.
도 8은 도 4에 도시된 본 발명의 일실시예에 따른 상 변화 메모리 장치의 제2 디스차지 방법을 설명하기 위한 타이밍도이다.
도 9A는 도 5에 도시된 본 발명의 다른 실시예에 따른 상 변화 메모리 장치 의 제3 디스차지 방법을 설명하기 위한 타이밍도이다.
도 9B는 도 5에 도시된 본 발명의 다른 실시예에 따른 상 변화 메모리 장치의 제4 디스차지 방법을 설명하기 위한 타이밍도이다.
도 10은 도 4에 도시된 본 발명의 일실시예에 따른 상 변화 메모리 장치의 제3 디스차지 방법을 설명하기 위한 타이밍도이다.
도 11A의 제5 디스차지 방법은 도 10의 디스차지 방법과 거의 동일하므로 여기에서 상세한 설명은 생략된다.
도 11B는 도 5에 도시된 본 발명의 다른 실시예에 따른 상 변화 메모리 장치의 제6 디스차지 방법을 설명하기 위한 타이밍도이다.

Claims (24)

  1. 워드라인 및 비트라인에 연결되는 메모리셀;
    상기 워드라인에 연결되어, 액티브 동작시 상기 워드라인을 활성화 (active)시키는 워드라인 구동회로;
    상기 액티브 동작 이외의 스탠바이 시 활성화되는 디스차지 제어신호를 발생하는 디스차지 제어회로; 및
    상기 비트라인에 연결되어, 상기 디스차지 제어신호의 활성화에 응답하여 상기 스탠바이 시 상기 비트라인을 디스차지시키는 디스차지 회로를 구비하고,
    상기 메모리셀은,
    상기 비트라인에 일단이 연결되고 상 변화 물질을 갖는 기억 소자; 및
    상기 메모리셀을 선택하기 위해 상기 기억 소자의 타단에 연결되는 선택 소자를 구비하고,
    상기 선택 소자는 상기 기억 소자의 타단과 접지 사이에 연결되고 게이트에 상기 워드라인이 연결되는 NMOS 트랜지스터이고,
    상기 액티브 동작시 상기 워드라인은 전원전압 레벨이 되고 상기 스탠바이 시 상기 워드라인은 접지전압 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 삭제
  3. 삭제
  4. 워드라인 및 비트라인에 연결되는 메모리셀;
    상기 워드라인에 연결되어, 액티브 동작시 상기 워드라인을 활성화 (active)시키는 워드라인 구동회로;
    상기 액티브 동작 이외의 스탠바이 시 활성화되는 디스차지 제어신호를 발생하는 디스차지 제어회로; 및
    상기 비트라인에 연결되어, 상기 디스차지 제어신호의 활성화에 응답하여 상기 스탠바이 시 상기 비트라인을 디스차지시키는 디스차지 회로를 구비하고,
    상기 메모리셀은,
    상기 비트라인에 일단이 연결되고 상 변화 물질을 갖는 기억 소자; 및
    상기 메모리셀을 선택하기 위해 상기 기억 소자의 타단에 연결되는 선택 소자를 구비하고,
    상기 선택 소자는 상기 기억 소자의 타단과 상기 워드라인 사이에 연결되는 다이오드이고,
    상기 액티브 동작시 상기 워드라인은 접지전압 레벨이 되고 상기 스탠바이 시 상기 워드라인은 전원전압 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 삭제
  6. 워드라인 및 비트라인에 연결되는 메모리셀;
    상기 워드라인에 연결되어, 액티브 동작시 상기 워드라인을 활성화 (active)시키는 워드라인 구동회로;
    상기 액티브 동작 이외의 스탠바이 시 활성화되는 디스차지 제어신호를 발생하는 디스차지 제어회로; 및
    상기 비트라인에 연결되어, 상기 디스차지 제어신호의 활성화에 응답하여 상기 스탠바이 시 상기 비트라인을 디스차지시키는 디스차지 회로를 구비하고,
    상기 메모리셀은,
    상기 비트라인에 일단이 연결되고 상 변화 물질을 갖는 기억 소자; 및
    상기 메모리셀을 선택하기 위해 상기 기억 소자의 타단에 연결되는 선택 소자를 구비하고,
    상기 선택 소자는 상기 기억 소자의 타단과 상기 워드라인 사이에 연결되는 다이오드이고,
    상기 액티브 동작시 상기 워드라인은 접지전압 레벨이 되고 상기 스탠바이 시 상기 워드라인은 전원전압 레벨보다 낮은 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제1항에 있어서, 상기 디스차지 회로는,
    상기 비트라인과 디스차지 전압 단자 사이에 연결되고 게이트에 상기 디스차 지 제어신호가 인가되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 워드라인 및 비트라인에 연결되는 메모리셀;
    상기 워드라인에 연결되어, 액티브 동작시 상기 워드라인을 활성화시키는 워드라인 구동회로;
    상기 액티브 동작 이후에 활성화되는 디스차지 제어신호를 발생하는 디스차지 제어회로; 및
    상기 비트라인에 연결되어, 상기 액티브 동작 이후에 상기 디스차지 제어신호의 활성화 동안 상기 비트라인을 디스차지시키는 디스차지 회로를 구비하고,
    상기 메모리셀은,
    상기 비트라인에 일단이 연결되고 상 변화 물질을 갖는 기억 소자; 및
    상기 메모리셀을 선택하기 위해 상기 기억 소자의 타단에 연결되는 선택 소자를 구비하고,
    상기 선택 소자는 상기 기억 소자의 타단과 상기 워드라인 사이에 연결되는 다이오드이고,
    상기 액티브 동작시 상기 워드라인은 접지전압 레벨이 되고 스탠바이 시 상기 워드라인은 전원전압 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치.
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  14. 워드라인 및 비트라인에 연결되는 메모리셀;
    상기 워드라인에 연결되어, 액티브 동작시 상기 워드라인을 활성화시키는 워드라인 구동회로;
    상기 액티브 동작 이후에 활성화되는 디스차지 제어신호를 발생하는 디스차지 제어회로; 및
    상기 비트라인에 연결되어, 상기 액티브 동작 이후에 상기 디스차지 제어신호의 활성화 동안 상기 비트라인을 디스차지시키는 디스차지 회로를 구비하고,
    상기 메모리셀은,
    상기 비트라인에 일단이 연결되고 상 변화 물질을 갖는 기억 소자; 및
    상기 메모리셀을 선택하기 위해 상기 기억 소자의 타단에 연결되는 선택 소자를 구비하고,
    상기 선택 소자는 상기 기억 소자의 타단과 상기 워드라인 사이에 연결되는 다이오드이고,
    상기 액티브 동작시 상기 워드라인은 접지전압 레벨이 되고 스탠바이 시 상기 워드라인은 전원전압 레벨보다 낮은 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치.
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  16. 워드라인 및 비트라인에 연결되는 메모리셀을 포함하는 상 변화 메모리 장치의 비트라인 디스차지 방법에 있어서,
    상기 워드라인이 활성화되는 액티브 동작 이외의 스탠바이 시 상기 비트라인을 디스차지하는 단계를 구비하고,
    상기 메모리셀이 MOS 스위치 형(type) 상 변화 메모리셀인 경우에는, 상기 액티브 동작시 상기 워드라인은 전원전압 레벨이 되고 상기 스탠바이 시 상기 워드라인은 접지전압 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치의 비트라인 디스차지 방법.
  17. 제16항에 있어서, 상기 디스차지하는 단계는,
    상기 스탠바이 시 활성화되는 디스차지 제어신호를 발생하는 단계; 및
    상기 디스차지 제어신호의 활성화에 응답하여 상기 스탠바이 시 상기 비트라인을 디스차지시키는 단계를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 비트라인 디스차지 방법.
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  19. 워드라인 및 비트라인에 연결되는 메모리셀을 포함하는 상 변화 메모리 장치의 비트라인 디스차지 방법에 있어서,
    상기 워드라인이 활성화되는 액티브 동작 이외의 스탠바이 시 상기 비트라인을 디스차지하는 단계를 구비하고,
    상기 메모리셀이 다이오드 스위치 형(type) 상 변화 메모리셀인 경우에는, 상기 액티브 동작시 상기 워드라인은 접지전압 레벨이 되고 상기 스탠바이 시 상기 워드라인은 전원전압 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치의 비트라인 디스차지 방법.
  20. 워드라인 및 비트라인에 연결되는 메모리셀을 포함하는 상 변화 메모리 장치의 비트라인 디스차지 방법에 있어서,
    상기 워드라인이 활성화되는 액티브 동작 이외의 스탠바이 시 상기 비트라인을 디스차지하는 단계를 구비하고,
    상기 메모리셀이 다이오드 스위치 형(type) 상 변화 메모리셀인 경우에는, 상기 액티브 동작시 상기 워드라인은 접지전압 레벨이 되고 상기 스탠바이 시 상기 워드라인은 전원전압 레벨보다 낮은 레벨이 되는 것을 특징으로 하는 상 변화 메모리 장치의 비트라인 디스차지 방법.
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