KR20120069942A - 사전 디스차지 기능을 갖는 반도체 메모리 장치, 이를 포함하는 반도체 집적 회로 및 이것의 구동 방법 - Google Patents

사전 디스차지 기능을 갖는 반도체 메모리 장치, 이를 포함하는 반도체 집적 회로 및 이것의 구동 방법 Download PDF

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KR20120069942A
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이현주
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Abstract

개시된 본 발명의 반도체 메모리 장치는 복수 개의 메모리 셀이 연결된 비트 라인, 상기 비트 라인과 전기적으로 연결되며, 비트 라인 디스차지 신호에 응답하여 상기 비트 라인을 디스차지시키는 비트 라인 디스차지 블록, 및 상기 비트 라인 디스차지 신호를 생성하며, 상기 메모리 셀들이 액티브 구동하기 이전, 상기 비트 라인이 사전 디스차지가 수행되도록 상기 비트 라인 디스차지 블록을 제어하는 디스차지 콘트롤부를 포함한다.

Description

사전 디스차지 기능을 갖는 반도체 메모리 장치, 이를 포함하는 반도체 집적 회로 및 이것의 구동 방법{Semiconductor Memory Having Pre-discharging Function, Semiconductor Integrated Circuit having the same and Method of Driving thereof}
본 발명은 반도체 집적 회로 및 그 구동방법에 관한 것으로, 보다 구체적으로는, 사전 디스차지 기능을 갖는 반도체 메모리 장치, 이를 포함하는 반도체 집적 회로 및 이것의 구동방법에 관한 것이다.
메모리 장치는 전원이 차단되면 입력된 정보가 소거되는 휘발성 메모리인 RAM(Random Access Memory)와, 입력 정보가 계속 유지되는 반도체 메모리인 ROM(Read Only Memory)으로 구분된다. 현재 보편적으로 사용되는 RAM 소자로는 DRAM, SRAM을 들 수 있고, ROM 소자로는 플래쉬 메모리를 들 수 있다.
DRAM은 소비전력이 낮고 임의 접근이 가능한 이점이 있는 반면, 휘발성이며 높은 전하 저장 능력이 요구되어 캐패시터의 용량을 높여야 하는 단점이 있다. 캐쉬(cashe) 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이기는 하나, 두 개의 게이트가 적층된 구조를 갖기 때문에 전원전압에 비해 높은 동작 전압이 요구된다. 이에 따라, 기록 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화가 어렵고 동작 속도가 느린 단점이 있다.
이러한 메모리 장치들의 단점을 극복하기 위해 개발된 메모리 소자로 강유전 메모리 장치(Ferroelectric Random Access Memory; FRAM), 강자성 메모리 장치(Magnetic Random Access Memory; MRAM) 및 상변화 메모리 장치(Phase-change Random Access Memory; PRAM)가 있다.
그 중, 상변화 메모리 장치는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질을 포함하고, 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
이와 같은 상변화 메모리 장치의 메모리 셀은 워드 라인과 연결된 스위칭 소자, 스위칭 소자의 개폐에 의해 열을 제공받는 상변화 물질로 된 가변 저항체, 및 가변 저항체에 데이터를 기입하는 비트 라인으로 구성될 수 있다.
여기서, 상변화 메모리 장치의 라이트(write) 동작은, 선택된 메모리 셀의 상변화 물질에 비트 라인으로부터 소정의 커런트(current)를 제공하여, 상변화 물질을 결정 상태 혹은 비정질 상태로 가변시키므로써, 상기 상변화 물질에 0(셋) 또는 1(리셋 상태)의 데이터를 기입시킨다.
한편, 상변화 메모리 장치의 리드(read) 동작은 라이트 동작에 의해 0 또는 1의 데이터가 기입된 상변화 물질의 저항을 측정함으로써 행해진다.
이와 같은 상변화 메모리 장치는 정확한 데이터의 리드 및 라이트를 위해, 각각의 비트 라인 일단에 연결된 비트 라인 디스차지 스위치들로 구성되는 비트 라인 디스차지 블록을 포함하고 있다. 비트 라인 디스차지 스위치는 액티브 모드 신호에 응답하여, 액티브 모드 초기에 비트 라인에 축적된 전하를 배출시키도록 구성된다.
이에 따라, 상변화 메모리 장치는 실질적인 액티브 구간, 예를 들어, 리드 또는 라이트 동작 전, 디스차지 동작을 충분히 진행하여, 비트 라인에 축적된 데이터를 모두 소진시키는 것이 중요하다. 하지만, 상기와 같이 디스차지 동작을 충분히 시키게 되면, 리드 및 라이트 시간이 상대적으로 감소되어, 리드 및 라이트를 수행하기 위한 타임 마진이 감소된다. 이로 인해, 상변화 메모리 장치의 리드/라이트 페일이 발생될 수 있다.
따라서, 본 발명은 정확한 데이터 리드 및 라이트를 수행할 수 있는 반도체 집적 회로를 제공하는 것이다.
또한, 본 발명은 비트라인 디스차지를 제어하여, 정확한 데이터 리드 및 라이트를 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명은 상기의 반도체 집적 회로 및 반도체 메모리 장치의 구동 방법들을 제공할 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수 개의 메모리 셀이 연결된 비트 라인, 상기 비트 라인과 전기적으로 연결되며, 비트 라인 디스차지 신호에 응답하여 상기 비트 라인을 디스차지시키는 비트 라인 디스차지 블록, 및 상기 비트 라인 디스차지 신호를 생성하며 상기 메모리 셀들이 액티브 구동하기 이전, 상기 비트 라인이 사전 디스차지가 수행되도록 상기 비트 라인 디스차지 블록을 제어하는 디스차지 콘트롤부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 복수의 비트 라인, 및 상기 워드 라인과 비트 라인의 교차점 부근에 위치하며 상기 워드 라인 및 상기 비트 라인을 선택적으로 도통시키도록 구성된 복수의 메모리 셀을 포함하는 셀 어레이 영역, 상기 각각의 비트 라인과 연결되는 더미 셀들로 구성되고 비트 라인 디스차지 신호에 응답하여 상기 비트 라인들을 디스차지시키는 비트 라인 디스차지 블록, 및 상기 비트 라인 디스차지 신호를 제공하며, 상기 셀 어레이 영역에 인에이블된 액티브 모드 신호가 인가되기 이전, 상기 비트 라인을 일정량 만큼 사전 디스차지시키도록 추가의 인에이블된 비트 라인 디스차지 신호를 제공하는 디스차지 콘트롤부를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 신호 전달 라인, 상기 신호 전달 라인에 연결되며, 디스차지 신호에 응답하여 상기 신호 전달 라인의 데이터를 디스차지시키는 디스차지 블록, 및 상기 디스차지 블록과 전기적으로 연결되며, 정식 디스차지 타이밍 및 정식 디스 타이밍 이전 사전 디스차지 타이밍에 각각 인에이블된 상기 디스차지 신호를 제공하도록 구성되는 콘트롤 블록을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구동 방법은, 액티브 모드 신호가 인에이블되기 이전, 제 1 시간에 해당하는 인에이블 구간을 갖는 임의의 신호에 의해 비트 라인을 상기 제 1 시간만큼 사전 디스차지시키는 단계, 및 상기 액티브 모드 신호가 인에이블된 후, 상기 액티브 신호에 응답하여 상기 비트 라인을 제 2 시간만큼 정식 디스차지시키는 단계를 포함한다.
특정한 라인의 데이터를 리드 및 라이트 하기 전에 해당 라인의 전하를 디스차지(소거)시키고자 할 때, 정식 디스차지 구동전, 사전 디스차지 구동을 수행하도록 한다. 정식 디스차지 구동시, 보다 작은 량의 전하를 디스차지시킬 수 있어, 디스차지 시간을 단축할 수 있다. 이에 따라, 충분한 액티브 시간을 확보할 수 있으며, 나아가, 디스차지 오류로 인한 데이터 리드 및 라이트 페일을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 개략적인 회로도,
도 2는 본 발명의 일 실시예에 따른 디스차지 콘트롤부의 상세 회로도, 및
도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 설명하기 위한 타이밍도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로, 예컨대, 저항 소자를 구비한 반도체 메모리 장치의 개략적인 회로도이다.
도 1을 참조하면, 반도체 메모리 장치(100)은 복수의 단위 메모리 셀(mc)로 구성된 셀 어레이(110), 비트 라인 디스차지 블록(BLD) 및 디스차지 콘트롤부(200)를 포함한다.
셀 어레이(110)를 구성하는 각각의 메모리 셀(mc)은 교차 배열되는 복수의 워드 라인(WL1?WL8) 및 복수의 비트 라인(BL0?BL7)에 의해 한정되며, 워드 라인(WL1?WL8) 및 비트 라인(BL0?BL7)의 교차점 부근 각각 마다 위치된다. 단위 메모리 셀(mc)은 워드 라인(WL1?WL8)과 연결되는 스위칭 소자, 예컨대, 스위칭 다이오드(112) 및 비트 라인(BL0?BL7)과 연결되며 상기 스위칭 다이오드(112)에 의해 저항값이 가변되는 가변 저항체(115)로 구성될 수 있다. 여기서, 스위칭 다이오드(112) 대신 스위칭 기능을 할 수 있는 MOS 트랜지스터 및 바이폴라 트랜지스터가 사용될 수도 있으나, 면적 측면에서 수직 구조의 다이오드가 유리하다. 또한, 상기 가변 저항체(115)는 상변화 물질로 구성될 수 있다. 즉, 본 실시예에서는 상변화 메모리 장치를 반도체 메모리 장치의 일예로 설명할 것이다.
상기 복수의 워드 라인(WL1?WL8)은 로우(row) 제어 블록(130)에 의해 제어되고, 상기 복수의 비트 라인(BL0?BL7)은 컬럼 제어 블록(150)에 의해 제어된다. 로우 제어 블록(130)은 복수의 워드 라인을 디코딩하기 위한 워드 라인 디코더(도시되지 않음) 및 로컬 스위치를 포함할 수 있으며, 로우 제어 블록(130)은 상기 워드 라인(WL1?WL8)의 배열 방향과 수직을 이루는 셀 어레이(CA)의 일측에 위치할 수 있다.
컬럼 제어 블록(150)은 상기 비트 라인(BL0?BL7)의 배열 방향과 수직을 이루는 셀 어레이(CA)의 일측에 위치할 수 있으며, 상기 복수의 비트 라인(BL0?BL7)과 글로벌 비트 라인(GBL)을 선택적으로 연결하기 위한 로컬 Y-스위칭부(도시되지 않음), 센스 앰프(도시되지 않음) 및 라이트 드라이버(도시되지 않음)를 포함할 수 있다.
상기 비트 라인 디스차지 블록(BLD)는 반도체 메모리 장치의 리드 및 라이트 동작 전에 비트 라인(BL0?BL7)에 충전되어 있는 차지를 배출시키기 위한 블록으로, 비트 라인(BL0?BL7)의 일단에, 예컨대, 컬럼 제어 블록(150)과 마주하도록 셀 어레이(110) 사이에 위치된다. 비트 라인 디스차지 블록(BLD)은 컬럼 제어 블록(150)에 인접하여 배치되어, 신호 지연을 줄이면서 컬럼 제어 블록(150)에서 제공되는 제어 신호의 접근을 용이하게 할 수 있다.
이와 같은 비트 라인 디스차지 블록(BLD)은 각각의 비트 라인(BL0?BL7)에 대응하여 형성되는 복수의 더미 셀(120)들로 구성될 수 있다. 더미 셀(120)은 셀은 비트 라인 디스차지 신호(BLDIS)를 반전시킨 비트 라인 디스차지 바 라인(/BLDIS)과 비트 라인(BL0?BL7)을 사이에 연결되는 더미 다이오드(120) 및 더미 가변 저항체(도시되지 않음)로 구성되거나 혹은 더미 다이오드(120) 단독으로 구성될 수 있다. 이러한 비트 라인 디스차지 블록(BLD)은 상기 메모리 셀(mc)과 동시에 제작될 수 있다.
본 실시예의 디스차지 콘트롤부(200)는 액티브 신호(ACT)가 인에이블되기 전에, 임의의 구간에서 비트 라인 디스차지 블록(BLD)을 사전 구동시킬 수 있도록 구성된다. 이에 따라, 비트 라인 디스차지 블록(BLD)의 사전 구동에 의해, 비트 라인은 일부 전하가 디스차지된 상태에서, 액티브 신호(ACT)의 인가에 의해 정식 비트라인 디스차지 동작이 수행된다. 사전 디스차지 동작에 의해 어느 정도 디스차징이 이루어졌으므로, 비트 라인 디스차지 동작을 보다 빠른 시간에 수행할 수 있다.
디스차지 콘트롤부(200)는 액티브 신호(ACT)가 디스에이블되고 임의의 신호(SIGNAL_A)가 인에이블될 때, 및 액티브 신호(ACT)가 인에이블되고 비트 라인 디스차지 인에이블 신호(BLDIS_E)가 인에이블될 때 비트라인 디스차지 블록을 구동시키도록 구성된다. 여기서, 임의의 신호(SIGNAL_A)는 상변화 메모리 장치에 이용되는 다양한 신호들 중 하나일 수 있고, 상기 임의의 신호(SIGNAL)는 비트 라인을 사전 디스차지 시키고자 할 때 인에이블되는 신호이다.
이와 같은 디스차지 콘트롤부(200)는 도 2에 도시된 바와 같이, 임의의 신호(SIGNAL)_A) 및 반전된 액티브 신호를 입력받는 제 1 논리 연산부(210), 비트 라인 디스차지 인에이블 신호(BLDIS_E) 및 액티브 신호(ACT) 신호를 입력받는 제 1 논리 연산부(220), 제 1 및 제 2 논리 연산부들(210,220)의 출력을 입력받는 제 3 논리 연산부(230) 및 상기 제 3 논리 연산부(230)의 출력을 반전시키는 반전부(240)로 구성될 수 있다. 이때, 제 1 내지 제 3 논리 연산부(210,220,230)는 입력 신호들의 입력 레벨이 모두 하이일 때만 로우 신호를 출력하도록 구성되는 낸드 게이트일 수 있다. 본 실시예의 비트 라인 디스차지 인에이블 신호(BLDIS_E)는 종래의 비트 라인 디스차지 신호를 그대로 이용한 것일 수 있다.
이와 같은 비트 라인 디스차지 콘트롤부(200)를 구비한 반도체 메모리 장치의 구동에 대해 도 3을 이용하여 설명하도록 한다.
먼저, 액티브 신호(ACT)가 디스에이블되고, 비트 라인 디스차지 인에이블 신호(BLDIS_E) 및 임의의 신호(SIGNAL_A) 역시 로우로 디스에이블된 경우, 제 1 논리 연산부(210) 및 제 2 논리 연산부(220)는 모두 하이 신호를 출력하여, 반전부(240)는 하이로 디스에이블된 비트 라인 디스차지바 신호(/BLDIS)를 출력한다. 참고로, 본 실시예에서는 비트 라인 디스차지 신호가 하이로 입력되는 경우, 비트 라인 디스차지 블록(BLD)이 구동되지 않도록 설계되었다.
한편, 액티브 신호(ACT) 및 비트 라인 디스차지 인에이블 신호(BLDIS_E)가 모두 로우로 디스에이블되고, 임의의 신호(SIGNAL_A)가 일정 구간(D1, 이하 사전 디스차지 구간) 동안 인에이블되면, 제 1 논리 연산부(210)는 로우 신호를 출력하고, 제 2 논리 연산부(220)는 하이 신호를 출력하여, 제 3 논리 연산부(230)는 하이 신호를 출력하고, 반전부(240)는 로우로 인에이블된 비트 라인 디스차지 바 신호(/BLDIS)를 생성한다(도 3의 D1 구간)
액티브 신호(ACT) 및 비트 라인 디스차지 인에이블 신호(BLDIS_E)가 모두 하이로 인에이블 되고, 임의의 신호(SIGNAL_A)이 로우로 디스에이블되면, 정식 비트라인 디스차지 수행 구간(D2)으로, 제 1 논리 연산부(210)는 하이 신호를 출력하고, 제 2 논리 연산부(220)는 로우 신호를 출력하여, 상기 반전부(240)는 로우로 인에이블된 비트 라인 디스차지 바 신호(/BLDIS)를 출력한다.
마지막으로, 액티브 신호(ACT)가 하이로 인에이블 되고, 비트 라인 디스차지 인에이블 신호(BLDIS_E) 및 임의의 신호(SIGNAL_A)가 모두 로우로 디스에이블되면, 액티브 구간(리드 및 라이트 구간)으로서 제 1 및 제 2 논리 연산부(210,220)가 모두 하이를 출력하여, 상기 반전부(240)는 하이로 디스에이블된 비트 라인 디스차지 바 신호(/BLDIS)를 출력한다.
이와 같이, 액티브 신호(ACT)의 인에이블 이전, 사전 비트 라인 디스차지 동작을 통해, 비트 라인(BL)의 레벨을 제 1 레벨(L1)만큼 사전 디스차지 시킨후, 정식 비트 라인 디스차지 구간동안은 잔류하는 제 2 레벨(L2)만큼만 디스차지시키면 되므로, 비트 라인 디스차지 시간을 감소시키더라도, 디스차지 오류 없이 비트 라인 디스차지를 수행할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 특정한 라인의 데이터를 리드 및 라이트 하기 전에 해당 라인의 전하를 디스차지(소거)시키고자 할 때, 정식 디스차지 구동전, 사전 디스차지 구동을 수행하도록 한다. 정식 디스차지 구동시, 보다 작은 량의 전하를 디스차지시킬 수 있어, 디스차지 시간을 단축할 수 있다. 이에 따라, 충분한 액티브 시간을 확보할 수 있으며, 나아가, 디스차지 오류로 인한 데이터 리드 및 라이트 페일을 줄일 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 예를 들어, 가변 저항을 포함하는 상변화 메모리 장치를 예를 들어 설명하였지만, 여기에 한정되지 않고, 신호 전달 라인의 디스차지를 요하는 모든 반도체 집적 회로에 모두 적용될 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
BLD : 비트 라인 디스차지 블록 200 : 디스차지 콘트롤부

Claims (17)

  1. 복수 개의 메모리 셀이 연결된 비트 라인;
    상기 비트 라인과 전기적으로 연결되며, 비트 라인 디스차지 신호에 응답하여 상기 비트 라인을 디스차지시키는 비트 라인 디스차지 블록; 및
    상기 비트 라인 디스차지 신호를 생성하며, 상기 메모리 셀들이 액티브 구동하기 이전, 상기 비트 라인이 사전 디스차지가 수행되도록 상기 비트 라인 디스차지 블록을 제어하는 디스차지 콘트롤부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 디스차지 콘트롤부는,
    액티브 모드 신호, 비트 라인 디스차지 인에이블 신호 및 임의의 신호를 입력받아, 상기 액티브 모드 신호가 디스에이블되더라도 상기 임의의 신호가 인에이블되면, 상기 비트 라인 디스차지 블록을 구동시키는 상기 비트 라인 디스차지 신호를 생성하도록 구성된 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 디스차지 콘트롤부는,
    상기 액티브 모드 신호 및 상기 비트 라인 디스차지 인에이블 신호가 동시에 인에이블되도록 구성된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 디스차지 콘트롤부는,
    액티브 모드 신호 및 비트 라인 디스차지 인에이블 신호를 입력받아 상기 액티브 모드 신호 및 비트 라인 디스차지 인에이블 신호가 모두 하이일때 로우 신호를 출력하는 제 1 논리 회로부;
    액티브 모드 바 신호 및 임의의 신호를 입력받아, 상기 액티브 모드 바 신호 및 임의의 신호가 모두 하이일때 로우 신호를 출력하는 제 2 논리 회로부; 및
    상기 제 1 논리 회로부 및 제 2 논리 회로부의 출력 신호를 입력받는 제 3 논리 회로부를 포함하는 반도체 메모리 장치.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 임의의 신호의 인에이블 구간에 의해 상기 비트 라인의 사전 디스차지 구간이 결정되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 비트 라인 디스차지 블록은,
    상기 비트 라인 및 비트 라인 디스차지 신호 라인과 전기적으로 상기 연결되는 더미 스위칭 소자를 포함하는 반도체 메모리 장치.
  7. 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 복수의 비트 라인, 및 상기 워드 라인과 비트 라인의 교차점 부근에 위치하며 상기 워드 라인 및 상기 비트 라인을 선택적으로 도통시키도록 구성된 복수의 메모리 셀을 포함하는 셀 어레이 영역;
    상기 각각의 비트 라인과 연결되는 더미 셀들로 구성되고 비트 라인 디스차지 신호에 응답하여 상기 비트 라인들을 디스차지시키는 비트 라인 디스차지 블록; 및
    상기 비트 라인 디스차지 신호를 제공하며, 상기 셀 어레이 영역에 인에이블된 액티브 모드 신호가 인가되기 이전, 상기 비트 라인을 일정량 만큼 사전 디스차지시키도록 추가의 인에이블된 비트 라인 디스차지 신호를 제공하는 디스차지 콘트롤부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 디스차지 콘트롤부는,
    상기 액티브 모드 신호, 비트 라인 디스차지 인에이블 신호 및 임의의 신호를 입력받아, 상기 액티브 모드 신호가 디스에이블되더라도 상기 임의의 신호가 인에이블되면, 상기 비트 라인 디스차지 블록을 구동시키도록 구성된 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 디스차지 콘트롤부는,
    상기 액티브 모드 신호 및 상기 비트 라인 디스차지 인에이블 신호가 동시에 인에이블되도록 구성된 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 디스차지 콘트롤부는,
    상기 액티브 모드 신호 및 비트 라인 디스차지 인에이블 신호를 입력받아 상기 액티브 모드 신호 및 비트 라인 디스차지 인에이블 신호가 모두 하이일 때 로우 신호를 출력하는 제 1 논리 회로부;
    액티브 모드 바 신호 및 임의의 신호를 입력받아, 상기 액티브 모드 바 신호 및 임의의 신호가 모두 하이일때 로우 신호를 출력하는 제 2 논리 회로부; 및
    상기 제 1 논리 회로부 및 제 2 논리 회로부의 출력 신호를 입력받는 제 3 논리 회로부를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 임의의 신호의 인에이블 구간에 의해 상기 비트 라인의 사전 디스차지 구간이 결정되는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 비트 라인 디스차지 블록은,
    상기 비트 라인 및 비트 라인 디스차지 신호 라인과 전기적으로 상기 연결되는 더미 스위칭 소자를 포함하는 반도체 메모리 장치.
  13. 신호 전달 라인;
    상기 신호 전달 라인에 연결되며, 디스차지 신호에 응답하여 상기 신호 전달 라인의 데이터를 디스차지시키는 디스차지 블록; 및
    상기 디스차지 블록과 전기적으로 연결되며, 정식 디스차지 타이밍 및 정식 디스 타이밍 이전 사전 디스차지 타이밍에 각각 인에이블된 상기 디스차지 신호를 제공하도록 구성되는 콘트롤 블록을 포함하는 반도체 집적 회로.
  14. 제 13 항에 있어서,
    상기 정식 디스차지 타이밍은 액티브 모드 신호에 응답하여 결정되는 반도체 집적 회로.
  15. 제 14 항에 있어서,
    상기 사전 디스차지 타이밍은 상기 액티브 모드 신호 이전에 소정의 인에이블 구간을 갖는 임의의 신호에 의해 결정되는 반도체 집적 회로.
  16. 제 15 항에 있어서,
    상기 콘트롤 블록은,
    상기 액티브 모드 신호 및 디스차지 인에이블 신호를 입력받아 상기 액티브 모드 신호 및 상기 디스차지 인에이블 신호가 모두 하이일 때 로우 신호를 출력하는 제 1 논리 회로부;
    액티브 모드 바 신호 및 상기 임의의 신호를 입력받아, 상기 액티브 모드 바 신호 및 상기 임의의 신호가 모두 하이일 때 로우 신호를 출력하는 제 2 논리 회로부; 및
    상기 제 1 논리 회로부 및 제 2 논리 회로부의 출력 신호를 입력받는 제 3 논리 회로부를 포함하는 반도체 집적 회로.
  17. 액티브 모드 신호가 인에이블되기 이전, 제 1 시간에 해당하는 인에이블 구간을 갖는 임의의 신호에 의해 비트 라인을 상기 제 1 시간만큼 사전 디스차지시키는 단계; 및
    상기 액티브 모드 신호가 인에이블된 후, 상기 액티브 신호에 응답하여 상기 비트 라인을 제 2 시간만큼 정식 디스차지시키는 단계를 포함하는 반도체 메모리 장치의 구동방법.
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