CN101789262B - 可变电阻存储装置 - Google Patents

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Abstract

本发明提供了一种可变电阻存储装置，其包括：第一公共线；第二公共线；多个存储单元，每个均通过将电阻根据所施加的电压而改变的存储元件以及存取晶体管串联连接在第二公共线和第一公共线之间而形成；公共线传输晶体管，连接在第一公共线和预定电压的供给节点之间；以及驱动电路，控制第二公共线的电压、预定电压、以及公共线传输晶体管的控制节点的电压并且驱动存储单元。通过本发明，可以提供一种能够在抑制驱动电路的尺寸的同时执行使高速操作成为可能的操作的可变电阻存储装置。

Description

可变电阻存储装置
相关申请的交叉参考
本申请包含涉及于2009年1月22日向日本专利局提交的日本优先权专利申请JP 2009-012385中所公开的主题，其全部内容结合于此作为参考。
技术领域
本发明涉及一种可变电阻存储装置，其中各个存储单元通过将电阻根据所施加的电压而改变的存储元件以及存取晶体管串联而形成。
背景技术
已知一种对于各个存储单元都具有存储元件的可变电阻存储装置，其中，所述存储元件的电阻根据导电离子向绝缘层的注入或者导电离子从绝缘层的去除而变化(例如，参见K.Aratani等人的“ANovel Resistance Memory with High Scalability and NanosecondSwitching”，Technical Digest IEDM 2007，pp.783～786(非专利文献1))。
该存储元件具有导电离子的供给层和绝缘膜形成在两个电极之间的层叠结构。
通过在第一和第二有源矩阵可驱动公共线之间串联存储元件和存取晶体管来形成存储单元。因为存储单元具有一个晶体管(T)和一个(可变)电阻器(R)，所以将这种存储单元称为1T1R型存储单元。
将具有该1T1R型存储单元的存储装置称为ReRAM。
ReRAM能够利用具有纳秒[ns]级的短持续时间的脉冲来执行写入和擦除操作，其中，电阻的大小与数据的写入和擦除相关联。因此，ReRAM作为能够以与随机存取存储器(RAM)一样高的速度执行操作的非易失性存储器(NVM)而引起了关注。
然而，为了用ReRAM代替现有FG(浮栅)NAND NVM(闪存)，存在应该克服的几个障碍。障碍之一为存储单元的写入和擦除特性与重写次数具有相关性。
因此，应用于存储单元的最佳操作条件根据重写次数而改变。换句话说，如果诸如重写频率的使用条件不同，则用于存储单元的必要并且足够的重写电流和电压应力(voltage stress)也不同。因为重写电流和电压应力增加了泄漏并且改变(减少)了可重写次数，所以不希望过大的重写电流和电压应力。
换句话说，这种类型的非易失性存储装置在时刻供给必要的并且足够的重写电流和电压应力的条件下，既可以保证重写次数的上限，又可以维持数据存储特征。
已知一种驱动方法，其中，为了执行必要并且足够的驱动，在一次重写期间施加给存储单元的初始电流或者初始电压设置为相当低，在脉冲施加之后执行验证读出操作(下文中，称作验证操作)。在该驱动方法中，通常，根据验证读出的结果(验证结果)来确定接下来应该施加的电流值或者电压值。
然而，在该驱动方法中，每当执行写入或者擦除时，需要执行验证操作。这阻碍了高速操作。
已经提出了用于在包括验证操作的驱动方法中改善高速性能的各种装置(JP-A-2008-10035、JP-A-2000-76878、以及JP-A-2002-319289(专利文献1～3)和K.Aratani等人的“A NovelResistance Memory with High Scalability and Nanosecond Switching”，Technical Digest IEDM 2007，pp.783～786以及K.Tsunoda等人的“Low Power and High Speed Switching of Ti-doped NiO ReRAMunder the Unipolar Voltage Source of less than 3V”，2007 IEEE，pp.267～270(非专利文献1和2))。
专利文献1和非专利文献2记载或者表示通过控制存取晶体管的栅极电压和存取晶体管的漏极电压来控制施加给1T1R型存储单元的电压(或者电流)。在专利文献1和非专利文献2中，即使存储单元与重写次数具有相关性，栅极电压和漏极电压的控制也能够在保证写入和擦除特性的同时使高速操作成为可能。
在MONOS闪存中，还已知一种用于控制晶体管的栅极电压和漏极电压的技术(例如，参见专利文献2和3)。
在相变存储器中，还已知一种用于控制漏极电压(位线电压)的技术(例如，参见JP-A-155700(专利文献4))。在该技术中，公开了用于设置多个位线驱动器并且切换这些位线驱动器的构造。
发明内容
然而，专利文献1和非专利文献2没有描述具体操作、具体方法以及具体的控制电路。
例如，如在专利文献2中对于NAND闪存的应用中所描述的那样，当在专利文献1和非专利文献2中控制存取晶体管的栅极电压时，可将字线驱动器连接至每条字线。
然而，如果将一个字线驱动器连接至对于每个单元行公共连接存取晶体管的一条字线，则使整个控制电路的构造变复杂。为了驱动具有较大负荷的字线，有必要增大驱动能力。控制电路的电路尺寸较大。即使将驱动能力增大至某种程度，用于判定具有较大负荷的字线的电位改变的待命时间也需要被估计大至某种程度。这阻碍了高速操作。
当在专利文献1和非专利文献2中控制存取晶体管的漏极电压(位线电压)时，可以采用用于使用两条位线切换多个位线驱动器(称为写入放大电路)的构造。例如，在专利文献4中在对相变存储器的应用中记载了该构造。
然而，如果切换多个位线驱动器以设置用于一条位线的不同电压，则因为晶体管的特性波动等，所以在设置的电压中出现误差。
具体地，在ReRAM中，由于电阻根据所施加的电压逐渐改变，所以相对于位线的设置电压的波动所获得的电阻大小灵敏地波动。因此，在ReRAM中采用切换多个位线驱动器以设置不同电压的这种方法不是非常优选的。
在该方法中，因为驱动器本身进行切换，所以位线电压的稳定花费时间。预期该方法对于速度提高也是不利的。
而且，当同时控制多条位线从而以字为单位或者以页为单位读出存储数据的时候，在专利文献4中所记载的控制电路的电路尺寸增大。
因此，期望提供一种能够在抑制驱动电路的尺寸的同时执行使高速操作成为可能的操作的可变电阻存储装置。
根据本发明实施方式的一种可变电阻存储装置，包括：第一公共线；第二公共线；以及多个存储单元，每一个均通过将电阻根据所施加的电压而改变的存储元件以及存取晶体管串联连接在第一公共线和第二公共线之间而形成。此外，该可变电阻存储装置包括：公共线传输晶体管，连接在第一公共线和预定电压的供给节点之间；以及驱动电路，控制第二公共线的电压、预定电压、以及公共线传输晶体管的控制节点的电压并且驱动存储单元。
通过以上所说明的构造，存储单元的电阻根据施加给第一公共线和第二公共线的电压的方向而改变。通过驱动电路来执行该电压控制。将公共线传输晶体管连接在第一公共线和预定电压的供给节点之间。通过驱动电路来控制公共线传输晶体管的控制节点的电压。
在该配置中，即使当第一公共线的负荷较大的时候，公共线传输晶体管经由与第一公共线不同的公共线传输晶体管的控制线来驱动第一公共线的电压或者电流。通过经由公共线传输晶体管的控制线的驱动来充分地执行施加给存储单元的电压和电流驱动。
根据本发明的实施方式，可以提供一种能够在抑制驱动电路的尺寸的同时执行使高速操作成为可能的操作的可变电阻存储装置。
附图说明
图1A和图1B是对于第一实施方式～第五实施方式和修改例公用的存储单元的等效电路图；
图2是相邻两个存储单元部的装置截面结构示图；
图3A和图3B是可变单元电阻器(存储元件)的截面和操作的示图；
图4是单元电阻器与写入电流的相关性的曲线图；
图5是在根据本发明的第一实施方式的驱动电路的设置期间的存储单元连接的示图；
图6是在根据第一实施方式的驱动电路的重置期间的存储单元连接的示图；
图7是在根据本发明的第二实施方式的驱动电路的设置期间的存储单元连接的示图；
图8是在根据第二实施方式的驱动电路的重置期间的存储单元连接的示图；
图9是在根据本发明的第三实施方式的驱动电路的设置期间的存储单元连接的示图；
图10是在根据第三实施方式的驱动电路的重置期间的存储单元连接的示图；
图11是在根据本发明的第四实施方式的驱动电路的设置期间的存储单元连接的示图；
图12是在根据第四实施方式的驱动电路的重置期间的存储单元连接的示图；
图13是根据本发明的第五实施方式的IC芯片的框图；
图14是X选择器的电路图；
图15是Y选择器的电路图；
图16是两个WL驱动单元的电路图；
图17是CSW驱动单元的电路图；
图18是读出放大器的第一示图；
图19是读出放大器的第二示图(修改例)；
图20是与第一实施方式相对应的VBLD驱动器的电路图；
图21是与第二实施方式相对应的VBLD驱动器的电路图；
图22是与第三实施方式相对应的VBLD驱动器的电路图；
图23是与第四实施方式相对应的VBLD驱动器的电路图；
图24是包括与第一实施方式相对应的写入和擦除驱动器的构造的电路图；
图25是包括板驱动器的构造的电路图；
图26是用于说明写入操作的电路图；
图27A～图27M是写入操作的时序图；
图28是用于说明擦除操作的电路图；
图29A～图29M是擦除操作的时序图；
图30是根据第一修改例的BL驱动器的配置示图；
图31是根据第二修改例的BL驱动器的配置示图；
图32是用于说明比较例的示图；
图33是用于说明本发明的应用的效果的示图；以及
图34是根据第三修改例的WL驱动单元的电路图。
具体实施方式
下文中，将参照附图说明本发明的实施方式。将以如下所述的顺序来说明实施方式。
1.第一实施方式：在源极的接地状态下驱动N型(公共线传输晶体管)PT(图5和图6)
2.第二实施方式：在漏极的Vdd连接状态下驱动N型PT(图7和图8)
3.第三实施方式：在漏极的接地状态下驱动P型PT(图9和图10)
4.第四实施方式：在源极的Vdd连接状态下驱动P型PT(图11和图12)
5.第五实施方式：具体IC构造和控制实例(图13～图29)
6.第一修改例：BL驱动器配置实例1(图30)
7.第二修改例：BL驱动器配置实例2(图31)
8.第三修改例：WL驱动器配置实例(图34)
1.第一实施方式
存储单元构造
在图1A和图1B中示出了本发明的多个实施方式公用的存储单元的等效电路。在图1A中示出了写入电流的方向。在图1B中示出了擦除电流的方向。然而，存储单元构造本身对于这两幅图是公用的。
图1A和图1B所述的存储单元MC包括作为“存储元件”的一个可变单元电阻器Rcell和一个存取晶体管AT。
可变单元电阻器Rcell的一端连接至板线PL而其另一端连接至存取晶体管AT的源极。存取单元晶体管AT的漏极连接至位线BL并且将其栅极连接至作为“存取线”的字线WL。
位线BL对应于在权利要求中的“第一公共线”的实例而板线PL对应于在权利要求中的“第二公共线”的实例。在图1A和图1B中，位线BL和板线PL彼此垂直。然而，可以将位线BL和板线PL配置为彼此平行。
在图2中示出了与相邻两个存储单元MC相对应的部分的装置结构。图2为示意性截面图并且没有阴影线。在图2中没有特别指出的空白部分填充有绝缘膜或者构成其他组件的一部分。
在图2所示的存储单元MC中，在半导体基板100中形成其存取晶体管AT。
更具体地，在半导体基板100中形成用作存取晶体管AT的源极S和漏极D的两个杂质区域。在杂质区域之间的基板区域上经由栅极绝缘膜形成由多晶硅等所制成的栅电极。栅电极构成了字线WL1和WL2。
漏极D被两个存储单元MC公用，并且连接至通过第一配线层(1M)所形成的位线BL。
在源极S上重复地堆叠插头104和接合焊盘(landing pads)105(通过配线层所形成的)。插头104和接合焊盘105上形成可变单元电阻器Rcell。可变单元电阻器Rcell可以在多层配线结构的任何一层中形成。然而，在图中，在约第四层～第五层中形成可变单元电阻器Rcell。
各个可变单元电阻器Rcell均具有在下电极101和用作板线PL的上电极之间包括绝缘体膜102和导体膜103的膜结构。在图2中所示的截面为在图1A中所示的存储单元和没有示出的另一存储单元连接至相同的位线BL的部分的示意性截面图。在这种情况下，在行方向上对板线PL进行配线并且将板线PL公共连接至行方向上的存储单元对。
如稍后所说明的，多条板线PL可以在存储单元阵列的边缘或者外部上短路，或者可以对各条板线PL独立地进行电压控制。
绝缘体膜102的材料的实例包括诸如SiN、SiO2以及Gd2O3的绝缘体。
导体膜103的材料的实例包括：金属膜、合金膜(例如，CuTe合金膜)、以及包括选自Cu、Ag以及Zn的至少一种金属元素的金属化合物膜。可以使用除Cu、Ag以及Zn外的金属元素，只要所述金属元素具有容易电离的特性。将导体膜103形成为“导电离子供给层”。
在图3A和图3B中示出了可变单元电阻器Rcell的放大图以及电流方向和所施加的电压值的实例。
在图3A和图3B中，作为实例，绝缘体膜102由SiO2形成并且导体膜103由CuTe合金类合金化合物形成(Cu-Te类)。
在图3A中，绝缘体膜102侧设置为阴极侧且导体膜103侧设置为阳极侧而将电压施加给下电极101和上电极(板线PL)。例如，位线BL为接地的0[V]并且将+3[V]施加给板线PL。
然后，在导体膜103中所包含的Cu、Ag或者Zn会具有被电离并且吸引至阴极侧的特性。将金属导电离子注入绝缘体膜102。因此，绝缘体膜102的绝缘性能下降。绝缘体膜102根据绝缘性能的下降会具有导电性能。结果，在图3A中所示的方向上的写入电流Iw流动。将这种操作称作写入(操作)或者设置(操作)。
反之，在图3B中，绝缘体膜102侧设置为阳极侧且导体膜103侧设置为阴极侧而将电压施加给下电极101和上电极(板线PL)。例如，板线PL为接地的0[V]并且将+1.7[V]施加给位线BL。
然后，注入绝缘体膜102的导电离子返回至导体膜103并且绝缘体膜102重置为写入以前的高电阻状态。将这种操作称作擦除(操作)或者重置(操作)。在重置中，在图3B所示的方向上的擦除电流Ie流动。
通常，“设置”意味着“将导电离子充分地注入绝缘体膜”，而“重置”意味着“从绝缘体膜充分地去除导电离子”。
另一方面，可任意地定义哪个状态(设置或者重置)是数据写入状态或者是数据擦除状态。
在以下说明中，绝缘体膜102的绝缘性能下降并且整个可变单元电阻器Rcell的电阻下降至足够大小的状态与数据的“写入”(设置)相关。反之，绝缘体膜102的绝缘性能重置为初始状态并且整个可变单元电阻器Rcell的电阻上升至足够大小的状态与数据的“擦除”(重置)相关。因此，绝缘体膜102对应于在权利要求中的“电阻变化层”的实例。
在图1A和图1B中所示的可变单元电阻器Rcell的电路符号的箭头在方向上与在设置期间(在写入期间)的电流的方向相同。
如图4所示，整个可变单元电阻器Rcell的电阻(下文中，单元电阻Rc)的值根据写入电流Iw的值而改变。由于该改变具有一定的线性度，所以通过控制写入电流Iw使得可以进行多值存储(三值以上存储)。
通过重复进行设置和重置来实现用于在高电阻状态和低电阻状态之间不可逆地改变可变单元电阻器Rcell的电阻的二值存储器。而且，由于即使停止施加电压也存储数据，所以二值存储器用作非易失性存储器。
实际上，在设置期间，绝缘体膜102的电阻根据在绝缘体膜102中的金属离子的量而改变。因此，可以把绝缘体膜102视作存储并且保持数据的“存储层”。
通过使用可变单元电阻器Rcell构造存储单元并且设置大量存储单元，可以构造可变电阻存储器的存储单元阵列。可变电阻存储器包括存储单元阵列和用于其的驱动电路(外围电路)。
当对于具有在图1A和图1B～图3A和图3B中所示的构造的可变单元电阻器Rcell多次重复写入和擦除时，写入之后处于低电阻状态的电阻可以改变为低于假定水平。
在本实施方式中，为了补偿在数据重写中所伴随的电阻的这种非预想的改变，提出了可以细微地调节施加给存储单元的偏压的位线驱动电路的构造。
位线驱动电路
在图5和图6中示出了根据第一实施方式的位线驱动电路以及存储单元MC。
在图5和图6中所示的驱动电路包括：一个晶体管(下文中，指公共线传输晶体管PT)；以及公共线传输晶体管PT的驱动栅极电压VBLD的控制电路(下文中，VBLD驱动器5)。驱动电路包括BL驱动器10A和板驱动器12。
将公共线传输晶体管PT的漏极连接至位线BL并且将其源极连接至BL驱动器10A。
BL驱动器10A不是驱动作为许多微小电压的位线电压的驱动器，而是具有简单切换诸如电源电压Vdd和接地电压GND的高电平和低电平的两电源开关作用的驱动器。在这点上，BL驱动器10A在电路尺寸和作用这两点上与在专利文献4中所述的位线驱动器不同。
另一方面，将板驱动器12连接至板线PL。
与BL驱动器10A一样，板驱动器12具有切换诸如电源电压Vdd和接地电压GND的高电平和低电平的两电源开关的作用。
然而，板驱动器12以与BL驱动器10A控制位线BL的电压的相位相反的相位来控制板线PL的电压。
根据BL驱动器10A和板驱动器12的这种操作，可以在写入期间和擦除期间向存储单元MC供给方向相反的电流。
板驱动器12和BL驱动器10A对应于在权利要求中的“驱动电压电路”的具体实例。VBLD驱动器5对应于在权利要求中的“栅极驱动电路”的具体实例。
VBLD驱动器5大致包括：在本实施方式中的写入期间所使用的电流控制的栅极控制电路5A、在本实施方式中的擦除期间所使用的电压控制的栅极控制电路5B、以及切换两个栅极控制电路的输出的两个开关SwA和SwB。
将开关SwA的一端连接至电流控制的栅极控制电路5A的输出端，并且将开关SwB的一端连接至电压控制的栅极控制电路5B的输出端。
将开关SwA的另一端和SwB的另一端都连接至公共线传输晶体管PT的栅极。
在写入期间接通开关SwA，而在擦除期间断开开关SwA。在写入期间断开开关SwB，而在擦除期间接通开关SwB。
将电流控制的栅极控制电路5A和电压控制的栅极控制电路5B被配置为用作位线BL的电流镜像驱动电路，其中，公共线传输晶体管PT向该位线BL供给驱动电流。
更具体地，电流控制的栅极控制电路5A包括写入基准电流Iwrt的生成电路(下文中，基准电流生成单元51)，在该基准电流生成单元51中，开关和电流源的多个串联连接电路相互并联地连接至正电源。基准电流生成单元51在多个电流源中生成不同的基准电流值。控制多个开关以输出具有基准电流值的基准电流Iwrt之一。通过未示出的控制单元来执行开关的控制。
将NMOS晶体管52的漏极连接至输出通过基准电流生成电路51所选择的基准电流Iwrt的节点。NMOS晶体管52的源极接地。NMOS晶体管52的栅极和漏极被公共连接。
将NMOS晶体管52的漏极连接至用作驱动器的运算放大器OP1的非反转输入端“+”。运算放大器OP1的反转输入端“-”和输出端短路。可以经由开关SwA将运算放大器OP1的输出电压(写入控制电压VGW)施加给公共线传输晶体管PT的栅极。
运算放大器OP1控制施加给公共线传输晶体管PT的栅极的写入控制电压VGW，以使与由基准电流生成单元51所选择的基准电流Iwrt基本上相同的水平的电流流向位线BL作为写入电流Iw。
电压控制的栅极控制电路5B包括基准电压生成单元53，其中，多个开关分别连接至用于擦除基准电压VE1～VE4的输入通路。自未示出的控制电路或者电源生成电路施加擦除基准电压VE 1～VE4。
在基准电压生成单元53中，控制多个开关以输出在擦除基准电压VE1～VE4(下文中，称作擦除基准电压VE)中的任一基准电压。通过未示出的控制单元来执行开关的控制。
将NMOS晶体管55的源极连接至施加由基准电压生成单元53所选择的基准电压的节点。供给擦除基准电流Iers的电流源54连接在NMOS晶体管55的漏极和正电源电压之间。NMOS晶体管55的漏极和栅极被公共连接。
将NMOS晶体管55的漏极连接至用作驱动器的运算放大器OP2的非反转输入端“+”。运算放大器OP2的反转输入端“-”和输出端短路。运算放大器OP2的输出电压为通过将NMOS晶体管55的阈值电压Vtn和擦除基准电压VE相加所获得的电压。该擦除控制电压(VE+Vtn)可经由开关SwB施加给公共线传输晶体管PT的栅极。
不论擦除基准电流Iers的大小如何，运算放大器OP2均输出通过把NMOS晶体管55的阈值电压Vtn和由基准电压生成单元53所选择的擦除基准电压VE相加所获得的擦除控制电压(VE+Vtn)。
在图5和图6中，参考标记“Icell”表示在图1A和图1B以及图3A和图3B中所示的写入电流Iw或者擦除电流Ie。下文中，将该电流称作“单元电流”。参考标记“Vm”表示在单元电流Icell流过时位线BL的电压。下文中，将该电压称作“位线操作电压”。
位线的驱动操作
以下以这种顺序说明在图5中所示的写入操作和在图6中所示的擦除操作。
如图5所示，在写入期间，板驱动器12将板线PL连接至例如正电源电压的高电平电压。BL驱动器10A将公共线传输晶体管PT的源极连接至例如接地电压的低电平电压。
当激活字线WL时，单元电流Icell(写入电流Iw)在图5所示的方向上流动。单元电流Icell取决于从电流控制的栅极控制电路5A经由处于ON状态的开关SwA所施加的写入控制电压VGM的电平。单元电流Icell改变为写入基准电流Iwrt的镜像电流(具有基本上相同大小的电流)。这时，公共线传输晶体管PT执行漏极跟随器操作，以使可以供给预定的电流值。
如图6所示，在擦除期间，板驱动器12将板线PL连接至例如接地电压的低电平电压。BL驱动器10A将公共线传输晶体管PT的源极连接至例如正电源电压的高电平电压。
如图6所示，当激活字线WL时，单元电流Icell(擦除电流Ie)以与写入期间的方向相反的方向流动。单元电流Icell取决于从电压控制的栅极控制电路5B经由处于ON状态的开关SwB所施加的擦除控制电压(VE+Vtn)的电平。
NMOS晶体管55和公共线传输晶体管PT为在同一IC中的彼此邻近的两个NMOS晶体管。因此，通常，NMOS晶体管的阈值电压基本上相等。在这种情况下，控制位线操作电压Vm以与将公共线传输晶体管PT的阈值电压消除的擦除基准电压VE基本相等。
这时，公共线传输晶体管PT执行源极跟随器操作，以使可以将期望的电压值设置在位线BL中。
当期望在写入期间改变单元电流Icell(写入电流Iw)的值时，未示出的控制电路转换基准电流生成单元51的开关以选择供给期望电流值的电流源。当期望在擦除期间改变位线操作电压Vm时，未示出的控制电路转换基准电压生成单元53的开关以改变输入擦除基准电压VE。
当以这种方法微细地控制位线BL的电流和电压时，可以通过在图5和图6中所示的包括一个反相器的WL驱动单元4A来驱动字线WL。WL驱动单元4A对应于在权利要求中的“存取控制电路”的实例。
WL驱动单元4A仅需要执行用于诸如正电源电压和接地电压的高电平和低电平的二值电压驱动。因此，WL驱动单元4A仅需要具有简单构造。因为将字线WL连接大量晶体管的栅极，所以字线WL具有大配线负荷(主配线电容)。因此，当对字线WL的大配线电容进行充电和放电时，这种二值电压驱动有助于在时间和能耗方面的节约。
根据第一实施方式，可以实现以下所说明的优点。
在写入期间，由于公共线传输晶体管PT执行漏极跟随器操作，所以控制存储单元施加电流。在擦除期间，由于公共线传输晶体管PT执行源极跟随器操作，所以控制存储单元施加电压。因此，易于设置期望电流和电压并且可以进行高精度驱动。
根据公共线传输晶体管PT的栅极电压(驱动栅极电压VBLD)来控制施加给存储单元的电流和电压的大小。换句话说，根据写入基准电流Iwrt和擦除基准电压VE的切换来控制驱动栅极电压VBLD。
这时，分别生成写入基准电流Iwrt和擦除基准电压VE的电流控制的栅极控制电路5A和电压控制的栅极控制电路5B的配线负荷减小至明显小于位线BL本身的配线负荷。因此，可以高速切换写入基准电流Iwrt和擦除基准电压VE。
驱动栅极电压VBLD根据驱动器(运算放大器OP1和OP2)的输出来控制。因此，位线BL为输出的负载的公共线传输晶体管PT可以高速地切换输出。
在本实施方式中，没有微细地控制电源电压线本身的电压电平。
通常，由于电源电压线减小阻抗，所以配线负荷增加。因此，难以执行高速电压转换。
在该系统中，根据公共线传输晶体管PT的栅极电压的高速控制来控制位线BL的电压。在该系统中，可以采用这样的构造，其在不改变字线WL的驱动电压(电源电压)的值的情况下，用于使存取晶体管AT通过其栅极电压控制执行开关操作以切换是否施加电源电压。
因此，高速操作在位线BL驱动和字线WL驱动这两者中都是可能的。
而且，由于存取晶体管AT仅用作开关，所以可以将WL驱动单元4A简化为反相器构造。
2.第二实施方式
在图7和图8中示出了根据本发明的第二实施方式的位线驱动电路以及存储单元MC。图7对应于写入时间，而图8对应于擦除时间。
当图7与图5进行比较时，BL驱动器10A和板驱动器12之间的电压关系为相反的，因此，单元电流Icell的方向也是相反的。类似地，当图8与图6进行比较时，BL驱动器10A和板驱动器12之间的电压关系为相反的，因此，单元电流Icell的方向也是相反的。
根据以上所述的改变，在图7中的写入期间，开关SwB接通而开关SwA断开。电压控制的栅极控制电路5B有助于驱动栅极电压VBLD的生成。
反之，在图8中的擦除期间，开关SwA接通而开关SwB断开。电流控制的栅极控制电路5A有助于驱动栅极电压VBLD的生成。
关于名称的改变，在图7和图8中，在基准电流生成单元51中的电流源供给擦除基准电流Iers，而电流源54供给写入基准电流Iwrt。运算放大器OP1输出擦除控制电压VGE，而运算放大器OP2输出写入控制电压(VW+Vtn)。
如上所说明的，在第二实施方式中，公共线传输晶体管PT的漏极跟随器操作和源极跟随器操作与设置(写入)和重置(擦除)之间的对应关系与在第一实施方式中的相反。
换句话说，在本实施方式中，在写入期间执行源极跟随器操作并且在擦除期间执行漏极跟随器操作。
其他组件和操作以及所获得的优点与在第一实施方式中相同。
3.第三实施方式
在图9和图10中示出了根据本发明的第三实施方式的位线驱动电路以及存储单元MC。图9对应于写入时间，而图10对应于擦除时间。
当图9与图5进行比较并且图10与图6进行比较时，公共线传输晶体管PT从NMOS型改变至PMOS型。对于PMOS驱动还改变VBLD驱动器5的构造。
更具体地，NMOS晶体管52和55分别改变为PMOS晶体管56和57。在基准电流生成单元51中的电流源的方向改变为从晶体管(PMOS晶体管56)引出擦除基准电流Iers的方向。类似地，电流源54的方向改变为从晶体管(PMOS晶体管57)引出写入基准电流Iwrt的方向。
在图9中的写入期间，开关SwB接通而开关SwA断开。电压控制的栅极控制电路5B有助于驱动栅极电压VBLD的生成。
反之，在图10中的擦除期间，开关SwA接通而开关SwB断开。电流控制的栅极控制电路5A有助于驱动栅极电压VBLD的生成。
关于名称的改变，在图9和图10中，在基准电流生成单元51中的电流源供给擦除基准电流Iers，而电流源54供给写入基准电流Iwrt。运算放大器OP1输出擦除控制电压VGE，而运算放大器OP2输出写入控制电压(VW+Vtp)。参考标记“Vtp”表示PMOS晶体管的阈值电压。
在第三实施方式中，公共线传输晶体管PT改变为PMOS型，在源极跟随器操作中执行设置(写入)并且在漏极跟随器操作中执行重置(擦除)。这与第一实施方式不同。
其他组件和操作以及所获得的优点与在第一实施方式中相同。
4.第四实施方式
在图11和图12中示出了根据本发明的第四实施方式的位线驱动电路以及存储单元MC。图11对应于写入时间，而图12对应于擦除时间。
当图11与图9进行比较时，BL驱动器10A和板驱动器12之间的电压关系是相反的，因此，单元电流Icell的方向也是相反的。类似地，当图12与图10进行比较时，BL驱动器10A和板驱动器12之间的电压关系是相反的，因此，单元电流Icell的方向也是相反的。
根据以上所说明的改变，在图11中的写入期间，开关SwA接通，而开关SwB断开。电流控制的栅极控制电路5A有助于驱动栅极电压VBLD的生成。
反之，在图12中的擦除期间，开关SwB接通，而开关SwA断开。电压控制的栅极控制电路5B有助于驱动栅极电压VBLD的生成。
关于名称的改变，在图11和图12中，在基准电流生成单元51中的电流源供给写入基准电流Iwrt，而电流源54供给擦除基准电流Iers。运算放大器OP1输出写入控制电压VGE，而运算放大器OP2输出擦除控制电压(VE+Vtp)。
在第四实施方式中，公共线传输晶体管PT改变为PMOS型。然而，在漏极跟随器操作中执行设置(写入)并且在源极跟随器操作中执行重置(擦除)。这与第一实施方式相同。
其他组件和操作以及所获得的优点与在第一实施方式中相同。
5.第五实施方式
本发明的第五实施方式示出了存储装置的更详细的IC芯片构造。在本实施方式中，将更详细地说明第一实施方式。此后，将说明第二～第四实施方式的修改例。
IC芯片构造
在图13中示出了根据第五实施方式的IC芯片的框图。
在图中所示的半导体存储器包括存储单元阵列1和存储单元阵列1的外围电路，在该存储单元阵列1中，以矩阵形式配置在图1A和图1B～图3A和图3B中所示的存储单元MC，即，以行方向配置(N+1)个存储单元MC并且以列方向配置(M+1)个存储单元MC。“N”和“M”为相对较大的自然数。其具体值可任意设置。
在存储单元阵列1中，在列方向上以预定间隔配置(N+1)条字线WL<0>～WL<N>，通常，(N+1)条字线WL<0>～WL<N>公共地连接分别在以行方向所配置的(N+1)个存储单元MC中的存取晶体管AT的栅极。在行方向上以预定间隔配置(M+1)条位线BL<0>～BL<M>，通常，(M+1)条位线BL<0>～BL<M>公共地连接分别在以列方向所配置的(M+1)个存储单元MC中的存取晶体管AT的漏极。
在列方向上以预定间隔配置(N+1)条板线PL，通常，(N+1)条板线PL在行方向上公共地连接可变单元电阻器Rcell的存取晶体管AT的相反侧上的节点。(N+1)条板线PL一端是公用的并且被引出至存储单元阵列1的外部。
板线PL可以被配置为在列方向上为长。板线PL的数量可以为(M+1)。
如图13所示，外围电路包括：X(地址)解码器(X解码器)2、还用作Y(地址)解码器的预解码器3、WL驱动器4、VBLD驱动器5以及CSW驱动器6。此外，外围电路包括：读出放大器(sense amp)7、列开关8、I/O缓冲器(输入/输出缓冲器)9、写入和擦除驱动器10、控制电路11以及板驱动器12。
通过X选择器20作为基本单位来构造X解码器2。X解码器2是对从预解码器3所输入的X地址信号进行解码并且将基于解码结果所选择的X选择信号X_SEL发送至WL驱动器4的电路。稍后将说明X选择器20的细节。
预解码器3将输入地址信号(地址)划分为X地址信号和Y地址信号。预解码器3将X地址信号发送至X解码器2。预解码器3通过Y解码单位对Y地址信号进行解码。
通过Y选择器30作为基本单位来构造预解码器3的Y解码单元。预解码器3是对输入的Y地址信号进行解码并且将基于解码结果所选择的Y选择信号Y_SEL发送至CSW驱动器6的电路。稍后将说明Y选择器30的细节。
WL驱动器4包括用于每条字线WL的(N+1)个WL驱动单元4A。将在(N+1)条字线WL<0>～WL<N>中的相应的一条字线连接至各个WL驱动单元4A的输出端。根据从X解码器2所输入的X选择信号X_SEL来选择WL驱动单元4A之一。WL驱动单元4A是当选择的时候将预定电压施加给连接至其输出端的字线WL的电路。稍后将说明WL驱动单元4A的细节。
通过CSW驱动单元6A作为基本单位来构造CSW驱动器6。CSW驱动器6为根据输入Y选择信号Y_SEL而生成Y开关信号YSW(当必要时为其反转信号)作为用于控制列开关8的信号的电路。稍后将说明CSW驱动单元6A的细节。
列开关8为一组仅包括NMOS晶体管的开关。可选地，列开关8为将NMOS晶体管和PMOS晶体管在它们的源极和漏极彼此连接的一组传输栅(TG)。对每条位线BL连接开关。总共形成(M+1)个开关。
将列开关8的一条输出线称为“公共位线CBL”。
将读出放大器7以及写入和擦除驱动器10连接至公共位线CBL。稍后将说明读出放大器7和写入和擦除驱动器10的构造实例。读出放大器7和写入和擦除驱动器10连接至I/O缓冲器9。可以将来自外部的数据通过I/O缓冲器9以及写入和擦除驱动器10写入读出放大器7以及写入和擦除驱动器10中。可以将通过读出放大器7所读出的数据经由I/O缓冲器9排出至外部。
VBLD驱动器5为在第一～第四实施方式中所示出的电路。稍后将说明更实际的电路实例。
控制电路11接收写入信号WRT、擦除信号ERS、以及数据读出信号RD的输入并且基于这三个信号进行操作。
控制电路11具有以下所说明的四个功能。
(1)用于控制读出放大器7的读出控制功能
(2)用于在写入期间控制板驱动器12以及写入和擦除驱动器10的写入控制功能
(3)用于在写入期间和读出期间控制WL驱动器4的字线控制功能
(4)用于在写入期间和读出期间经由CSW驱动器6控制列开关8的列开关控制功能
在图13中仅示出了通过控制电路11所输出的各种控制信号的参考标记。稍后说明控制信号的细节。
在图中没有示出从电源电压生成各种电压的电路、时钟信号的生成控制电路等。
控制系统电路
以下说明了作为X解码器2的基本构造的X选择器20和作为预解码器3的Y解码功能的基本构造的Y选择器30。然后，将说明作为WL驱动器4的基本配置的WL驱动单元4A和作为CSW驱动器6的基本配置的CSW驱动单元6A。
在图14中示出了X选择器20的电路实例。
在图14中所示的X选择器20包括：在第一级中的四个反相器INV0～INV3、在中间级的四个NAND电路NAND0～NAND3、以及连接至后级的四个反相器INV4～INV7。
X选择器20是接收X地址位X0和X1的输入并且根据X地址位X0和X1的解码结果激活(例如，至高电平)X选择信号X_SEL0～X_SEL3中的任何一个的电路。
图14为二位解码器的实例。如果根据输入至其的X地址信号的位数扩展或者多级展开图13所示的构造，则即使当输入不是二位输入时，也可实现X解码器2的应用。
在图15中示出了Y选择器30的电路实例。
在图15中所示的Y选择器30包括：在第一级中的四个反相器INV8～INV11、在中间级的四个NAND电路NAND4～NAND7、以及连接至后级的四个反相器INV12～INV15。
Y选择器30为接收Y地址位Y0和Y1的输入并且根据Y地址位Y0和Y1的解码结果激活(例如，至高电平)Y选择信号Y_SEL0～Y_SEL3中的任何一个的电路。
图15为二位解码器的实例。如果根据输入至其的Y地址信号的位数扩展或者多级展开图15所示的构造，则即使当输入不是二位输入时，也可实现预解码器3的应用。
图16为两个WL驱动单元4A的电路图。
以单元数(N+1)在WL驱动器4中在列方向上设置在图中所示的WL驱动单元4A(参见图13)。
(N+1)个WL驱动单元4A根据由在图14中所示的X选择器20等所选择(激活)的一个X选择信号X_SEL0或者X_SEL1而进行操作。WL驱动单元4A激活与X选择信号X_SEL0或者X_SEL1相对应的一条字线WL<0>或者WL<1>。
在图16中所示的每个WL驱动单元4A均包括NAND电路NAND8和反相器INV16。
将WL选择使能信号WLEN输入NAND电路NAND8的一个输入端，将X选择信号X_SEL0或者X_SEL1输入另一输入端，并且将NAND电路NAND8的输出端连接至反相器INV16的输入端。使连接至反相器INV16的输出端的字线WL<0>或者WL<1>激活或者失效(失活)。
在图17中示出了CSW驱动单元6A的电路实例。
在图中所示的CSW驱动单元6A包括NAND电路NAND12和连接至NAND电路NAND12的输出端的反相器INV21。
将Y开关使能信号YSWEN输入NAND电路NAND12的一个输入端，并且将由在图15中所示的Y选择器30所选择(激活)的一个Y选择信号Y_SEL0或者Y_SEL1输入另一输入端。当Y选择信号Y_SEL0或者Y_SEL1和Y开关使能信号YSWEN均为激活(为高电平)时，NAND电路NAND12的输出为低电平。因此，连接至反相器INV21的输出端的列选择线CSW<0>或者CSW<1>转变为激活电平(在该实例中，高电平)。
将列选择线CSW<0>、CSW<1>等表示为在图13中的“CSW<M:0>”并且将其输入列开关8。
通过在图13中所示的控制电路11来生成在图16中所示的WL选择使能信号WLEN和在图17中所示的Y开关使能信号YSWEN，并且分别将它们供给至行解码器4和CSW驱动器6。
控制电路11接收写入信号WRT、擦除信号ERS以及数据读出信号RD的输入，并且除了WL选择使能信号WLEN和Y开关使能信号YSWEN外，还生成各种控制信号。
读出放大器
在图18中示出了读出放大器7的第一构造实例。
在图18所示的读出放大器7中，将供给基准电流IRef的电流源71和NMOS晶体管72和73串联在正电源电压和公共位线CBL之间。
读出放大器7包括：读出在电流源71和NMOS晶体管72之间的连接节点的电位的读出单元74；以及控制NMOS晶体管72的栅极电压的运算放大器75。
在运算放大器75中，将钳位电压VClamp(未示出的电容器的存储电压等)输入至非反转输入端“+”。可变地存储钳位电压VClamp。运算放大器75的反转输入端“-”连接至NMOS晶体管72的源极，并且其输出端连接至NMOS晶体管72的栅极，从而，运算放大器75形成电压跟随器型负反馈放大器。
在图18中，将通过参考标记“VPLATE”所表示的板电压施加给连接至存储单元MC的板线PL。如图13所示，通过板驱动器12生成板电压VPLATE并且同时将其施加给所有的板线PL。
在图18所示的电路中，将基准电压Vss(例如，接地电压)施加给板线PL作为板电压VPLATE。
在图18所示的电路的读出操作中，将电流从读出放大器7供给至存储单元MC。在该操作中，与擦除电流Ie方向相同的电流流至存储单元MC。因此，需要通过施加弱到不足以擦除存储单元MC中的数据的电压来执行读出操作。
通过控制公共位线CBL的电位(SABL电位)来确定向存储单元MC所施加的电压。
如图18所示，NMOS晶体管72和运算放大器75形成电压读出器型负反馈电路并且将SABL电位限制为Vclamp电位。当将存储单元电阻表示为Rcell时，单元读出电流取决于“Vclamp/Rcell”。
这时，电流源71进行操作以将基准电流IRef从读出放大器7供给至存储单元MC。然而，仅有取决于Vclamp/Rcell的单元读出电流流向存储单元MC。因此，在单元读出电流和基准电流IRef之间出现不平衡。该不平衡导致NMOS晶体管72的漏极电位(读出节点电位SA1OUT)变化。通过诸如反相器的读出单元74来放大NMOS晶体管72的漏极电位变化。将放大的电位变化(信号)经由图13中所示的I/O缓冲器9输出至外部。下文中，将该放大的读出电位称作SA输出信号SAOUT。
可以如图19所示，改变在图18中所示的读出放大器7及其操作。
如图19所示，将板电压VPLATE设置为正电源电压，例如，将电源电压Vdd和电流源71连接在读出节点和基准电压(例如，接地电压)之间。将NMOS晶体管72改变为PMOS构造，并且运算放大器75的输入端的连接与在图18中所示的相反。
因此，与写入电流Iw的方向相同的读出单元电流流向存储单元MC。然而，单元施加电压需要弱到足以防止写入，从而使得所存储的数据不被重写(盖写)。
即使以这种偏压施加方向，也可以获得与存储单元MC的单元电阻Rc相对应的读出数据。
VBLD驱动器
在图20中示出了与第一实施方式相对应的VBLD驱动电路的更具体的实例。在图21～图23中示出了与第二～第四实施方式相对应的VBLD驱动电路的更具体的实例。
在图20～图23中，通过相同的参考数字和标记来表示与在图5～图12中所示的相同的组件。
如果说明了在图20～图23中所示的一个电路，则可以从第一～第四实施方式的描述来容易地估计其他电路的构造和操作。以下说明了与第一实施方式相对应的图20中所示的构造和操作，作为代表性的构造和操作。
在图20中所示的VBLD驱动器5采用基准电流生成单元51和基准电压生成单元53以四级来切换写入基准电流Iwrt和擦除基准电压VE的系统。然而，不限制控制级的数量，并且可以任意采用除四级以外的数量。
在基准电流生成单元51中，通过基于由在图13中所示的控制电路11所生成并且施加的选择信号/Iwsel1～/Iwsel4转换四个PMOS开关来确定写入基准电流Iwrt。具体地，将分别与四个PMOS开关相对应的四个电流源设置为供给写入基准电流Iwrt1～Iwrt4。基于选择信号/Iwsel1～/Iwsel4接通一个PMOS开关。因此，选择流过接通的PMOS开关的基准电流作为写入基准电流Iwrt。
基准电流生成单元51向NMOS晶体管52供给取决于写入基准电流Iwrt的偏置电流值，通过驱动器(运算放大器OP1)缓冲在NMOS晶体管52的漏极(和栅极)中所生成的电压，并且生成写入控制电压VGM。
在基准电压生成单元53中，通过基于由在图13中所示的控制电路11所生成并且施加的选择信号Vesel1～Vesel4和其反信号(/Vesel1～Vesel4)转换四个TG开关，来确定擦除基准电流Iers。具体地，经由基于选择信号Vesel1～Vesel4和其反转信号(/Vesel1～Vesel4)所接通的TG开关而输入四个输入电压(擦除基准电压VE1～VE4)之一。因此，选择擦除基准电压VE并且将其施加给NMOS晶体管55的源极。
基准电压生成单元53向NMOS晶体管55供给取决于由电流源54所生成的擦除基准电流Iers的偏置电流值。当通过驱动器(运算放大器OP2)缓冲此时在NMOS晶体管55的源极(和栅极)中所生成的电压时，生成擦除控制电压(VE+Vtn)。
将驱动器(运算放大器OP1)的输出输入至TG开关(SwA)。根据从在图13中所示的控制电路11所施加的写入使能信号WE和其通过反相器的反转信号来控制TG开关(SwA)。
将驱动器(运算放大器OP2)的输出输入至TG开关(SwB)。根据从在图13中所示的控制电路11所供给的擦除使能信号ERSE和其通过反相器的反转信号来控制TG开关(SwB)。
选择TG开关(SwA)和(SwB)之一或者不选择这两个TG开关。在TG开关(SwA)和(SwB)的输出合并的节点中生成驱动栅极电压VBLD。
在该电路构造中，通过诸如基准电流生成单元51和NMOS晶体管52或者电流源54、NMOS晶体管55以及基准电压生成单元53的具有小负荷的电路来形成为了生成驱动栅极电压VBLD改变电流或者电压的电流通路。由于通过根据控制信号、供给的电流和施加的电压切换来生成沿着具有小负荷的电流通路所设置的节点的电位，所以节点电位的切换迅速。
另一方面，当将公共线传输晶体管PT连接至位线BL并且同时驱动大量公共线传输晶体管PT的时候，公共线传输晶体管PT的栅极线具有相对较大的负荷。
在该电路构造中，当驱动具有相对较大负荷的公共线传输晶体管PT的栅极线时，在经过一次缓冲以被赋予强驱动能力以后，输出了沿着具有小负荷的电流通路的节点电位。因此，公共线传输晶体管PT的控制也是迅速的。
写入和擦除驱动器
在图24中示出了与第一实施方式相对应的写入和擦除驱动器10的构造。
为了对应于第一实施方式，公共线传输晶体管PT具有NMOS构造并且其源极接地。将板线PL的板电压VPLATE维持在诸如Vdd的正电源电压。
写入和擦除驱动器10大致包括BL驱动器10A和VBLD连接控制单元10B。
VBLD连接控制单元10B是这样的电路，其仅在写入和擦除期间将驱动栅极电压VBLD连接至公共线传输晶体管PT的栅极，而此外，例如在读出期间，使位线BL浮置。
具体地，VBLD连接控制单元10B包括：NOR电路NOR1、反相器INV17、传输栅电路TG1以及NMOS晶体管N1中的各一个。
传输栅电路TG1和NMOS晶体管N1串联在驱动栅极电压VBLD的输入节点和接地电位之间。将传输栅电路TG1和NMOS晶体管N1的连接中点连接至公共线传输晶体管PT的栅极。下文中，将公共线传输晶体管PT的栅极电压称作“控制MOS栅极电压VWEG”。
将写入使能信号WE和擦除使能信号ERSE从在图13中所示的控制电路11输入至二输入NOR电路NOR1。将NOR电路NOR1的输出连接至传输栅电路TG1的PMOS侧并且经由反相器INV17输入至传输栅电路TG1的NMOS侧并输入至NMOS晶体管N1的栅极。
在具有这种构造的VBLD连接控制单元10B中，将写入使能信号WE或者擦除使能信号ERSE改变为“H”。然后，由于将控制MOS栅极电压VWEG连接至驱动栅极电压VBLG，所以激活通过公共线传输晶体管PT的BL驱动。
另一方面，除在写入期间和擦除期间之外，通过处于ON状态的NMOS晶体管N1将控制MOS栅极电压VWEG连接至基准电压Vss。断开公共线传输晶体管PT并且使位线BL浮置。
BL驱动器10A是这样的电路，其执行根据写入脉冲和擦除脉冲的施加将公共线传输晶体管PT的源极在高电平和低电平之间切换的控制。关于该切换控制，可以参照图5和图6。
BL驱动器10A包括公共线传输晶体管PT的源极和接地电位(低电平)之间的NMOS晶体管NW，并且包括公共线传输晶体管PT的源极和电源电压Vdd(高电平)之间的PMOS晶体管PE。
BL驱动器10A包括差动(differentially)控制这一对两个晶体管的电路。该电路包括两个反相器INV18和INV19和两个NAND电路NAND9和NAND10。
将输入数据DIN和写入使能信号WE输入至二输入NAND电路NAND9。NAND电路NAND9的输出经由反相器INV18控制NMOS晶体管NW的栅极。因此，当输入数据DIN的逻辑在写入使能信号WE为“H”的激活期间中为“H”时，NMOS晶体管NW导通。当NMOS晶体管NW导通时，将接地电压经由公共线传输晶体管PT传输至公共位线CBL。
另一方面，将输入数据DIN输入至二输入NAND电路NAND10的一个输入端并且将擦除使能信号ERSE输入另一输入端。NAND电路NAND10的输出连接至PMOS晶体管PE的栅极。因此，当输入数据DIN的逻辑在擦除使能信号ERSE为“H”的激活期间中为“L”时，PMOS晶体管PE导通。当PMOS晶体管PE导通时，将电源电压Vdd经由处于ON状态的公共线传输晶体管PT传输至公共位线CBL。
尽管在图中没有具体示出，但是在计算输入数据DIN与从在图13中所示的控制电路11所输出的驱动使能信号DRVE的NAND以后(通过NAND和INV的串联电路的逻辑控制)，将输入数据DIN输入在图24中所示的写入和擦除驱动器10。
当输入数据DIN的逻辑和写入和擦除逻辑之间的对应关系不同的时候，即，当“DIN＝L”为写入而“DIN＝H”为擦除的时候，可以根据这种不同来改变反相器INV19的连接位置。
在NMOS晶体管NW将公共位线CBL连接至接地电压的期间中，通过驱动栅极电压VBLD来控制公共线传输晶体管PT的栅极偏压并且限制此时单元电流Icell的大小。这在PMOS晶体管PE将公共位线CBL连接至电源电压Vdd的期间中也是同样的。
PL驱动器构造
在图25中示出了板驱动器12的配置构造。在图25所示的实例中，板驱动器12使板线PL在写入期间以“VPLATE＝Vdd”运行，而在擦除期间和在读出期间以“VPLATE＝Vss”运行。
在图25中所示的板驱动器12包括在两级中的反相器INV21和INV22。在图25中，示出了仅在后级中的反相器INV22的具体电路构造。
当写入使能信号WE为“H”时，该电路以“VPLATE＝Vdd”将所有的板线PL上拉至电源电压Vdd。当写入使能信号WE为“L”时，即，在擦除期间和在读出期间，该电路将所有的板线PL下拉至“VPLATE＝Vss”。
写入操作
在根据第一实施方式的操作方法中，参照图26和图27说明了写入操作实例。
图26为连接了在图19、图20以及图24中所示的电路的示图。图27A～图27M为写入操作波形图(时序图)。
将在图27A中所示的读出使能信号RDE提供给在图19和图26中所示的NMOS晶体管73的栅极。仅当读出使能信号RDE激活(“H”)的时候，NMOS晶体管73导通。
在图27J中所示的预充电信号PRE为用于激活在图13中未具体示出的预充电电路的信号。预充电信号PRE的激活电平为“H”。
在图27A～图27M中的其他信号、电压以及电流已得以说明。
在图27A～图27M中所示的时间T0以前的期间中，在字线WL、列选择线CSW等中的全部选择信号(WLEN和YSWEN)为处于基准电压Vss电平并且是失活的(参见图13)。
由于写入使能信号WE为“L”，所以板电压VPLATE为在图25中所示的电路中的“VPLATE＝Vss”(图27D)。
由于预充电信号PRE为“H”，所以公共位线CBL的电位也为“VPLATE＝Vss”(图27J)。
由于写入使能信号WE为“L”，所以公共线传输晶体管PT的栅极电压(控制MOS栅极电压VWEG)在Vss电平是失活的(图27H)。
在时间T0时，为了写入，写入使能信号WE改变为“H”(图27C)。
然后，将板电压VPLATE上拉至电源电压Vdd(图27D和图27J)。
同时，打开列选择线CSW(图27E)。由于预充电信号PRE此时处于激活电平，所以通过公共位线CBL对位线BL的电位预充电为板电压VPLATE。
因为当稍后打开字线WL时，瞬时电流流动，所以执行预充电以防止由位线BL的非计划中的电位波动所导致的故障(误操作)。
当在时间T0“WE＝H”时，根据在图26中所示的VBLD连接控制单元10B的操作将驱动栅极电压VBLD连接至写入控制电压VGE。写入控制电压VGE取决于由基准电流生成单元51所选择的写入基准电流Iwrt1～Iwrt4中的任何一个。
在图27A～图27M中，写入操作在选择了写入基准电流Iwrt1的状态下开始(在图27I中，表示为“1”)。通过在图27H中的参考标记“VBLD1”表示此时的驱动栅极电压VBLD的值。在图27H中，控制MOS栅极电压VWEG改变为高于在时间T0时的基准电压Vss的“VBLD1”电平。由于此时字线WL的电位为接地电位(＝0V)(图27G)，所以单元电流Icell没有流动(图27L)。由于此时输入数据DIN失活(＝0V)(图27M)，所以也没有执行读出。
在时间T1时，预充电信号PRE转变为“L”以断开预充电(图27F)。因此，位线BL和公共位线CBL的电位浮置。
在时间T1时，基本上同时地，字线WL的电位上升(图27G)。由于此时没有开始写入，所以预充电为板电压VPLATE的位线BL的电位没有从浮置改变(图27D和图27K)。因此，单元电流Icell没有流动(图27L)。
由于输入数据DIN为“L”(＝0V)，所以即使将数据输入位线BL，单元电流Icell也没有流动。
在时间T2时，将输入数据DIN激活为“H”(图27M)。然后，在图26中所示的BL驱动器10A中，由于NMOS晶体管NW导通，所以形成电流通路并且与可变单元电阻Rcell相对应的单元电流Icell(写入电流Iw)流至存储单元MC(图27L)。此时的单元电流值被限制为与控制MOS栅极电压VWEG的电平(VBLD1)相对应的值。在图27L中，通过参考标记“Iwrite1”表示这个值。
在时间T3时，当将输入数据DIN改变为“L”时，写入电流Iw的施加结束。
在时间T3时，将预充电信号PRE激活以再次执行预充电操作(图27F)。因此，位线BL和公共位线CBL的电位转变为等于高电平的板电压VPLATE的电平(图27J和图27K)。
随后，在时间T4时，结束预充电并将读出使能信号RDE激活至“H”。因此，在图26中所示的NMOS晶体管73导通并且开始验证读出。此时，位线BL电位根据在图26中所示的NMOS晶体管72和运算放大器75的作用而被限制于钳位电压VClamp。预先将钳位电压VClamp设置为用于将施加给存储单元MC的电流应力限制为弱到不足以使写入和擦除扰动的电流应力的值。
这时，单元电流也被限制为如图27L所示的“(Vdd-VClamp)/Rcell”。
将限制的单元电流转换成为在图26中所示的读出节点电位SA1OUT。通过读出单元74放大该电位并且将其读出。在时间T5时，当将读出使能信号RDE重置为失活时(图27A)，完成第一验证读出操作。
在图27A～图27M中，将在验证读出(verify readout)期间的电流方向设置为与在存储单元中的写入方向相同(在可变单元电阻器Rcell的电路标记中包括的箭头方向)。
另一方面，也可以进行用于将板电压VPLATE降低为“L”并且供给擦除方向(与在电路标记中包括的箭头相反的方向)的电流的验证读出。
在这种情况下，在图26中，可以通过用在图18中所示的构造代替与图19相对应的读出放大器7的构造来处理在电路构造方面的验证读出。
可以实现基于SA输出信号SAOUT的验证读出成功(失败或者成功)的判定，作为在IC内的CPU中或者写入和擦除驱动器10中的功能。
当响应于判定的结果施加附加写入脉冲时，再次施加脉冲。以下将说明在这种情况下的操作。
当验证读出失败时，增强接下来的附加写入脉冲电流并且再次执行写入操作和验证读出操作。
在图27A～27M中的时间T5～T10中，基本上重复在时间T0～T5中的操作。然而，在预充电在时间T6结束之前的时间点处，将选择信号/Iwsel1～/Iwsel4切换至/Iwsel2的激活状态。然后，写入控制电压VGW电位改变并且，如图27H所示，控制MOS栅极电压VWEG的值从“VBLD1”转变为更大的“VBLD2”。
因此，在以时间T7开始的第二写入操作中，单元电流Icell(写入电流Iw)的值从“Iwrite1”切换至更大的“Iwrite2”。
结果，通过大的写入脉冲电流来执行写入，并且，在下文中，以与第一次相同的方式执行验证操作。
将说明当验证读出成功时所执行的操作。
当验证读出成功时，写入使能信号WE根据未示出的判定电路的控制改变为“L”(在图27A～图27M中的时间TE)。因此，板电压VPLATE也降至“L”。同时，字线WL和列选择线CSW的电位下降。预充电信号PRE处于激活电平“H”。因此，公共位线CBL进行预充电。根据“WE＝L”，控制MOS栅极电压VWEG在Vss电平失活。
为了根据验证读出的结果控制写入脉冲的施加次数和脉冲的峰值，将以上所说明的操作重复必要的次数。
擦除操作
以下参照图28和图29说明在根据第一实施方式的操作方法中的擦除操作的实例。
图28为连接了在图18、图20以及图24中所示的电路的示图。图29A～图29M为擦除操作波形图(时序图)。
在图29A～图29M中，通过相同的参考标记来表示与在图27A～图27M中所示的相同的信号、电压以及电流并且省略其多余的说明。
在图29A～图29M中所示的时间T0以前的期间中，在字线WL、列选择线CSW等中的全部选择信号(WLEN和YSWEN)在基准电压Vss电平是失活的(参见图13)。
由于写入使能信号WE为“L”，所以板电压VPLATE为在图25中所示的电路中的“VPLATE＝Vss”(图29D)。
由于预充电信号PRE为“H”，所以公共位线CBL的电位也为“VPLATE＝Vss”(图29J)。
由于写入使能信号WE为“L”，所以公共线传输晶体管PT的栅极电压(控制MOS栅极电压VWEG)在Vss电平失活(图29H)。
在时间T0时，为了擦除，擦除使能信号ERSE改变为“H”(图29C)。
由于此时写入使能信号WE为“L”，所以板电压VPLATE维持在基准电压Vss(图29D和图29J)。
同时，打开列选择线CSW(图29E)。由于预充电信号PRE此时为激活电平，所以通过公共位线CBL将位线BL的电位固定至板电压VPLATE的低电平电位。
因为当稍后打开字线WL时，瞬时电流流动，所以执行以上所说明的预充电(固定至低电平)以防止由位线BL的非计划中的电位波动所导致的故障(误操作)。
当在时间T0“ERSE＝H”时，根据在图28中所示的VBLD连接控制单元10B的操作将驱动栅极电压VBLD连接至擦除控制电压(VE+Vtn)。作为擦除基准电压VE，选择由基准电压生成单元53所选择的擦除基准电压VE1～VE4中的任何一个。
在图29A～图29M中，擦除操作在选择了擦除基准电压VE1的状态下开始(在图29I中，表示为“1”)。通过在图29H中的参考标记“VBLD1”表示此时的驱动栅极电压VBLD的值。在图29H中，控制MOS栅极电压VWEG改变为高于在时间T0时的基准电压Vss的“VBLD1”电平。由于此时字线WL的电位为接地电位(＝0V)(图29G)，所以单元电流Icell没有流动(图29L)。由于此时使输入数据DIN失活(＝Vdd)(图29M)，所以也没有执行读出。
在时间T1时，预充电信号PRE转变为“L”以断开预充电(图29F)。因此，位线BL和公共位线CBL的电位浮置。
在时间T1时，基本上同时地，字线WL的电位上升(图29G)。由于此时没有开始擦除，所以预充电为板电压VPLATE的位线BL的电位没有从浮置“L”状态改变(图29D和图29K)。因此，单元电流Icell没有流动(图29L)。
由于输入数据DIN为“H”(＝Vdd)，所以即使将数据输入位线BL，单元电路Icell也没有流动。
在时间T2时，将输入数据DIN激活为“L”(图29M)。然后，在图28中所示的BL驱动器10A中，由于PMOS晶体管PE导通，所以形成电流通路并且与可变单元电阻Rcell相对应的单元电流Icell(擦除电流Ie)流至存储单元MC(图29L)。此时实际施加给位线BL的电压值被限制为与控制MOS栅极电压VWEG的电平(VBLD1)相对应的值。在图29L中，通过参考标记“VE1”表示这个值。
在时间T3时，当将输入数据DIN改变为“H”时，擦除基准电压VE的施加结束。
在时间T3时，激活预充电信号PRE以再次执行预充电操作(图29F)。因此，位线BL和公共位线CBL的电位转变为等于高电平的板电压VPLATE的电平(图29J和图29K)。
随后，在时间T4处，结束预充电并且将读出使能信号RDE激活至“H”。因此，在图28中所示的NMOS晶体管73导通并且开始验证读出。此时，位线BL电位根据在图28中所示的NMOS晶体管72和运算放大器75的作用被限制为钳位电压VClamp。预先将钳位电压VClamp设置为用于将施加给存储单元MC的电流应力限制为弱到不足以使写入和擦除扰动的电流应力的值。
此时，单元电流也被限制为如图29L所示的“(Vdd-VClamp)/Rcell”。
将限制的单元电流转换成为在图26中所示的读出节点电位SA1OUT。通过读出单元74放大该电位并且将其读出。在时间T5时，当将读出使能信号RDE重置为失活(图29A)时，完成第一验证读出操作。
在图29A～图29M中，将在验证读出期间的电流方向设置为与在存储单元中的擦除方向相同。
另一方面，也可以进行用于将板电压VPLATE提高为“H”并且供给写入方向的电流的验证读出。
在这种情况下，在图28中，可以通过用在图19中所示的构造代替与图18相对应的读出放大器7的构造来处理在电路构造方面的验证读出。
可以实现基于SA输出信号SAOUT的验证读出成功(失败或者成功)的判定，作为在IC内的CPU中或者写入和擦除驱动器10中的功能。
当响应于判定的结果施加附加擦除脉冲时，再次施加脉冲。以下将说明在这种情况下的操作。
当验证读出失败时，增强接下来的附加擦除脉冲电流并且再次执行写入操作和确认读出操作。
在图29A～29M中的时间T5～T10中，基本上重复在时间T0～T5中的操作。然而，在预充电在时间T6结束之前的时间点处，将选择信号/Iwsel1～/Iwsel4切换至/Iwsel2的激活状态。然后，擦除基准电压VE改变，并且，如图29H所示，控制MOS栅极电压VWEG的值从“VBLD1”转变为更大的“VBLD2”。
因此，在以时间T7开始的第二擦除操作中，用于供给单元电流Icell(擦除电流Ie)的位线BL(公共位线CBL)的电位值从“VE1”切换至更大的“VE2”。
结果，通过大的擦除脉冲电流来执行擦除，并且，在下文中，以与第一次相同的方式来执行验证操作。
将说明当验证读出成功时所执行的操作。
当验证读出成功时，擦除使能信号ERSE根据未示出的判定电路的控制改变为“L”(在图29A～图29M中的时间TE)。因此，字线WL和列选择线CSW的电位下降。预充电信号PRE处于激活电平“H”。因此，公共位线CBL被预充电至“L”(更准确地说，放电)。根据“ERSE＝L”，控制MOS栅极电压VWEG在Vss电平失活。
为了根据验证读出的结果控制擦除脉冲的世间爱次数和脉冲的峰值，将以上所说明的操作重复必要的次数。
第一～第五实施方式的各种修改例都是可能的。
6.第一修改例
第一修改例涉及BL驱动器配置。可以将第一修改例应用于全部第一～第五实施方式。作为实例，说明了将第一修改例应用于第一实施方式。
图30为根据第一修改例的BL驱动器配置的示图。在图30中示出了通过上存储单元块和下存储单元块(存储子阵列MSA)来共享VBLD驱动器5的实例。VBLD驱动器5本身的构造与在根据第一实施方式的图5和图6中所示的相同。
将VBLD驱动器5的输出输入至与上存储子阵列MSA1相对应的VBLD连接控制单元10B并且输入与下存储子阵列MSA2相对应的VBLD连接控制单元10B。将BL驱动器10A连接至每条位线BL。
BL驱动器10A和VBLD连接控制单元10B的构造可以为如图30所示的简单构造。然而，可以根据如图24等所示的各种控制信号来控制BL驱动器10A和VBLD连接控制单元10B。
当不同的两个存储子阵列MSA执行独立的验证读出判定时，写入和擦除驱动器10可能无法同时输出不同的驱动栅极电压VBLD。
在这种情况下，根据选择信号/BLIDE和/BLIUE来选择上存储子阵列MSA1和下存储子阵列MSA2是合理的。在这种情况下，公共线传输晶体管PT可以进行操作以执行在图13中所示的列开关8的部分功能(子阵列选择)并且基于驱动栅极电压VBLD电压对施加给存储单元MC的电流和电压的大小执行控制。
不仅在第一修改例中而且在第一～第五实施方式和第二修改例以及第三修改例中，都可以使用公共线传输晶体管PT以及列开关8。
7.第二修改例
在第二修改例中，说明了VBLD驱动器5的配置的另一实例。可以将第二修改例应用于全部第一～第五实施方式。
图31示出了根据第二修改例的BL驱动器配置。
将存储单元阵列1(图7)划分成为存储子阵列MSA。在该实例中，将存储单元阵列1划分成为16(4×4)个存储子阵列MSA。
在列方向(在图31中的上下方向)上彼此邻近的两个存储子阵列MSA之间，以两级平行地配置读出放大器7(表示为S.A)的阵列(SA线7L)和BL驱动器10A(例如，参见图24)的线(BLDR线10AL)。对于每对SA线7L和BLDR线10AL配置VBLD驱动器5和VBLD连接控制单元10B(例如，参见图24)。沿着在存储单元阵列1的列方向上的一边来配置一组VBLD驱动器5和VBLD连接控制单元10B对，作为VBLDR列5C。
在该驱动器配置中，可以通过分散地配置BL驱动器而将驱动栅极电压VBLD负荷分散并且执行高速操作。可以通过将VBLD驱动器等配置在存储单元阵列1的外部上来提高存储单元阵列1的布局密度。存储单元阵列1的布局密度的提高有助于配线负荷的减小。因此，可以预期进一步提高操作速度。
本发明的应用效果
以下与比较例进行比较来说明第一～第五实施方式和第一修改例以及第二修改例的效果。
图32为用于说明比较例的示图。图33为用于说明应用了本发明的实例的示图。
在图32中，参考标记5X表示控制存储单元MC的位线BL的电源电压本身的驱动器。将该驱动器称作BL电源驱动器5X。BL电源驱动器5X为以电源电压的幅值直接对位线BL进行充电和放电的驱动器。应该注意，在这点上，BL电源驱动器5X与根据控制MOS栅极电压的实施方式的VBLD驱动器5不同。
在图32所示的实例中，连接所有位线BL和BL电源线。然而，实际上，预定数量的位线BL作为一个单位被驱动。可以同时驱动所有的位线BL。
在任何情况下，都需要控制位线BL的电位，所述位线BL的电位包括选择的位线BL的位线负荷与未选择位线BL的开关MOS晶体管的结电容。位线BL本身的负荷较大，并且此外，当并行驱动从而实现高传输率的位线的数量增加时，改变BL电源线的电位时的延迟(用于逻辑改变的待命时间)增大。结果，难以实现高速操作。
在图32中所示的构造还包括用于与BL电源驱动分别地或者重复地(多余地)控制字线WL的电源电压的构造。换句话说，图32为包括仅BL电源驱动的应用、仅WL电源驱动的应用、以及BL电源驱动和WL电源驱动这两者的应用的综合的示图。
在该构造中，设置了微细地控制WL驱动器4的电源电压的WL电源驱动器4Y。可以根据通过WL电源驱动器4Y的控制来控制重写施加电流的值。在这种情况下，需要控制字线电位，所述字线电位包括通过行解码器所选择的字线WL的负荷与未选择的字线WL的MOS晶体管的结电容。字线WL本身的负荷较大，并且此外，改变WL电源线的电位时的延迟(用于逻辑确定的待命时间)增大。结果，难以实现高速操作。
如与以上所说明的比较例相反地，在本实施方式和修改例中，为每条位线BL设置了公共线传输晶体管PT，并且VBLD驱动器5控制公共线传输晶体管PT的栅极电压。
在这种控制中，使用用于基准电压Vss、电源电压Vdd等的固定电源线作为具有较大负荷的BL电源和WL电源。电压控制或者电流控制VBLD驱动器5中的低阻抗内部配线。经由通过电源电压Vdd所驱动的驱动器来控制公共线传输晶体管PT的栅极电压。与位线BL和字线WL的负荷相比较，公共线传输晶体管PT的栅极负荷小到可以忽略。即使在与同时驱动大量公共线传输晶体管PT的第二修改例2(图31)相同的情况下，也通过驱动器(运算放大器OP1和OP2)的输出来驱动公共线传输晶体管PT的栅极。因此，即使在与第二修改例(图31)相同的情况下，也可以根据应该同时控制的公共线传输晶体管PT的数量来调节驱动器能力。因此，即使同时驱动在数量上与例如在存储单元阵列1的行方向上的存储单元的数量相同的大量公共线传输晶体管PT，也可以进行高速操作。
以下还说明了WL驱动的修改例。
8.第三修改例
为了增加在写入期间和擦除期间的电流，还可以为了减小存取晶体管AT的ON电阻而采用将WL电源电压提升至等于或者大于电源电压Vdd的构造。
为了减少由于在单元电流读出期间未选择的存储单元的泄漏所导致的误差，还可以采用用于将WL电源电压逐步降低至低于基准电压Vss(例如，接地电压)的构造。
在图34中示出了可以代替图16中的所示的构造的WL驱动单元4A的示图。
在图34中所示的WL驱动单元4A包括第一增压单元4B，该增压单元可以将具有电源电压幅值Vdd～Vss的电源电压转换成为具有幅值Vpp(＞Vdd)～Vss的第一增压电源电压。WL驱动单元4A包括第二增压单元4C，该增压单元可以将在第一级中的增压电源电压转换成为具有更大幅值VPP～VNWL(＜Vss)的第二增压电源电压。
还可以选择应仅通过第二增压单元4C输出电源电压VPP～VNWL还是应通过第一增压单元4B和第二增压单元4C这两者输出原始电源电压Vdd～Vss。可以根据是否激活了反相器INV30和INV31(其用于通过设置在各级中的增压单元来输出电源电压)来控制选择。
为了支持VBLD驱动器5的位线BL驱动，具有在图34中所示的构造的WL驱动单元4A也是有用的。具体地，尽管在图34中所示的WL驱动单元4A直接驱动具有大负荷的字线WL，但是也可以在其控制步骤中将负荷减小至电源电压的电平，并可以将该驱动与通过VBLD驱动器5进行的驱动栅极电压VBLD的驱动一起使用。
本领域的普通技术人员应当理解，根据设计要求和其他因素，可以进行各种变形、组合、子组合以及改变，只要它们在所附权利要求书的范围内或其等同范围内。

Claims (8)

1.一种可变电阻存储装置，包括：
第一公共线；
第二公共线；
多个存储单元，每一个均通过将电阻根据所施加的电压而改变的存储元件以及存取晶体管串联连接在所述第二公共线和所述第一公共线之间而形成；
公共线传输晶体管，连接在所述第一公共线和预定电压的供给节点之间；以及
驱动电路，控制所述第二公共线的电压、所述预定电压、以及所述公共线传输晶体管的控制节点的电压，并且驱动所述存储单元，
其中，所述驱动电路包括：
栅极驱动电路，用于所述公共线传输晶体管，当所述存储单元的单元电阻减小的时候，所述栅极驱动电路电流驱动所述第一公共线，而当所述存储单元的单元电阻增大的时候，所述栅极驱动电路电压驱动所述第一公共线；以及
驱动电压电路，当所述栅极驱动电路电流驱动N型的所述公共线传输晶体管的时候，所述驱动电压电路控制所述预定电压为低于所述第二公共线的电压的值，而当所述栅极驱动电路电压驱动所述N型的所述公共线传输晶体管的时候，控制所述预定电压为高于所述第二公共线的电压的值；当所述栅极驱动电路电流驱动P型的所述公共线传输晶体管的时候，所述驱动电压电路控制所述预定电压为高于所述第二公共线的电压的值，而当所述栅极驱动电路电压驱动所述P型的所述公共线传输晶体管的时候，控制所述预定电压为低于所述第二公共线的电压的值。
2.根据权利要求1所述的可变电阻存储装置，其中，所述驱动电路包括驱动电压电路，对于所述多个存储单元中的每一个，当所述存储元件从高电阻状态和低电阻状态中的一种状态转变为另一种状态时以及当所述存储元件从这两种电阻状态的所述另一种状态转变为所述一种状态时，所述驱动电压电路执行控制以反转所述预定电压的极性，其中，对于所述预定电压，将所述第二公共线的电压设置作为基准。
3.根据权利要求1所述的可变电阻存储装置，其中，
所述存储单元包括：在两个电极之间的导电离子供给层；以及电阻变化层，其设置为与所述导电离子供给层接触，并且根据在所述两个电极之间的施加电压，从所述导电离子供给层向所述电阻变化层注入导电离子或者注入的导电离子从所述电阻变化层返回至所述导电离子供给层。
4.根据权利要求1所述的可变电阻存储装置，其中，对于所述多个存储元件中的每一个，当所述存储元件从高电阻状态和低电阻状态中的一种状态转变为另一种状态的时候以及当所述存储元件从这两种电阻状态的所述另一种状态转变为所述一种状态的时候，所述驱动电路根据每次施加在所述公共线传输晶体管导通的时间内持续的脉冲时所执行的验证读出的结果，来控制所述脉冲的施加次数。
5.根据权利要求1所述的可变电阻存储装置，其中，
设置了用于控制所述存取晶体管的控制电压的多条存取线，以及
二值电压驱动的存取控制电路连接至所述多条存取线，所述存取控制电路控制在存取目标存储单元中的所述存取晶体管的导通和截止。
6.根据权利要求1所述的可变电阻存储装置，其中，
存储单元阵列通过排列多列所述存储单元阵列的列构造部来形成，在所述存储单元阵列的列构造部中，对于每条所述第一公共线连接所述多个存储单元和所述公共线传输晶体管，以及
所述第二公共线公共连接至多个所述列构造部。
7.根据权利要求6所述的可变电阻存储装置，其中，
所述列构造部在与所述存储单元的配置方向相同的方向上成对地配置，以及
一个所述公共线传输晶体管公共连接至一对所述列构造部。
8.根据权利要求1所述的可变电阻存储装置，其中，所述公共线传输晶体管还用作连接所述第一公共线和用于数据写入、擦除以及读出的驱动器的列开关。
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