WO2016192046A1 - 一种信号处理电路 - Google Patents

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曾志刚
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Abstract

一种电路（100），其包括的阻变存储器（102）的第一端（108）为电路（100）的第一端，阻变存储器的第二端（116）分别连接到第一开关器件（104）的第一端（118）与第二开关器件（106）的第一端（120），其中，阻变存储器（102）的阈值电压为U；第一开关器件（104）的第二端（112）为电路的第二端；第二开关器件（106）的第二端为电路的第三端（110）；第一开关器件（104）还包括第一控制端（114），第二开关器件（106）还包括第二控制端（122），第一控制端（114）和所述第二控制端（122）用于在导通第一开关器件（104）时断开第二开关器件（106），或者在断开第一开关器件（104）时导通第二开关器件（106），实现了灵活控制阻变存储器（102）的工作状态。

Description

一种信号处理电路 技术领域
本发明涉及计算机领域，尤其涉及一种信号处理电路。
背景技术
计算系统中，常需要使用阻值可变的电路或者器件用于存储数据，而这类电路或者器件的组合往往可以构成存储数据的存储模块。
现有技术中，一些阻值可变的电路采用了阻变存储器来保证电路中存储器的阻值不会随着电路的掉电而变化，但这些电路往往不能灵活控制阻变存储器的工作状态。
发明内容
本发明实施例提供的一种电路以及信号处理电路，可以灵活控制阻变存储器的工作状态。
本发明实施例的第一方面提供了一种电路，包括：阻变存储器、第一开关器件和第二开关器件；所述阻变存储器的第一端为所述电路的第一端，所述阻变存储器的第二端分别连接到所述第一开关器件的第一端与所述第二开关器件的第一端，其中，所述阻变存储器的阈值电压为U；所述第一开关器件的第二端为所述电路的第二端；所述第二开关器件的第二端为所述电路的第三端；所述第一开关器件还包括第一控制端，所述第二开关器件还包括第二控制端，所述第一控制端和所述第二控制端用于分别接收控制信号，所述控制信号用于在导通所述第一开关器件时断开所述第二开关器件，或者在断开所述第一开关器件时导通所述第二开关器件；所述电路的第一端的输入电位为U1，所述电路的第二端的输入电位为U2，所述电路的第三端的输入电位为U3，其中，︱U1-U3︱>U，︱U1-U2︱<U。
结合第一方面，在第一方面的第一种实现方式中，当所述第一开关器件导 通且所述第二开关器件断开时，所述阻变存储器的阻值不发生变化；或者，当所述第一开关器件断开且所述第二开关器件导通时，所述阻变存储器的阻值发生变化。
结合第一方面，在第一方面的第二种实现方式中U3＝﹣U1，U2＝0伏特。
结合第一方面或第一方面的第一种或第二种实现方式，在在第一方面的第三种实现方式中，所述第一开关器件为P沟道金属氧化物半导体PMOS，所述第二开关器件为N沟道金属氧化物半导体NMOS，所述PMOS的栅极为所述第一控制端，所述NMOS的栅极为所述第二控制端；所述PMOS的栅极与所述NMOS的栅极接收相同的控制信号，所述相同的控制信号为相同的电压信号；所述电压信号为低电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；所述电压信号为高电位时，所述第二开关器件的第一端与所述第二开关器件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
结合第一方面或第一方面的第一种或第二种实现方式，在第一方面的第四种实现方式中，所述第一开关器件为NMOS，所述第二开关器件为PMOS，所述NMOS的栅极为所述第一控制端，所述PMOS的栅极为所述第二控制端；所述NMOS的栅极与所述PMOS的栅极接收相同的控制信号，所述相同的控制信号为相同的电压信号；所述电压信号为高电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；所述电压信号为低电位时，所述第二开关器件的第一端与所述第二开关器件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
结合第一方面或第一方面的第一种或第二种实现方式，在第一方面的第五种实现方式中，所述第一开关器件第一传输门，所述第二开关器件为第二传输门，所述第一传输门的正控制端为所述第一控制端，所述第二传输门的负控制端为所述第一控制端；所述第一传输门的正控制端与所述第二传输门的负控制端接收相同的控制信号，所述相同的控制信号为相同的电压信号；所述电压信 号为高电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；所述电压信号为低电位时，所述第二开关器件的第一端与所述第二开关器件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
结合第一方面或第一方面的第一种或第二种实现方式，在第一方面的第六种实现方式中，所述第一开关器件为第一传输门，所述第二开关器件为第二传输门，所述第一传输门的负控制端为所述第一控制端，所述第二传输门的正控制端为所述第二控制端；所述第一传输门的负控制端与所述第二传输门的正控制端接收相同的控制信号，所述相同的控制信号为相同的电压信号；所述电压信号为低电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；所述电压信号为高电位时，所述第二开关器件的第一端与所述第二开关器件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
本发明实施例的第二方面提供了一种信号处理电路，包括处理模块和至少一个电路组；每个电路组包括N个本发明实施例第一方面或第一方面的任一实现方式所述的电路，N为大于零的自然数；所述每个电路组中的每个电路的第二端相连构成所述每个电路组的输出端；所述每个电路组中的每个电路的第一控制端相连构成所述每个电路组的第一控制端，所述每个电路组中的每个电路的第二控制端相连构成所述每个电路组的第二控制端；所述每个电路组的输出端、所述每个电路组的第一控制端和所述每个电路组的第二控制端分别与所述处理模块相连；所述处理模块，用于通过所述每个电路组的第一控制端导通所述每个电路组的每个电路的第一端与所述每个电路组的每个电路的第二端，或通过所述每个电路组的第二控制端导通所述每个电路组的每个电路的第一端与所述每个电路组的每个电路的第三端。
本发明实施例的第三方面提供了一种信号分析方法，通过如本发明实施例的第二方面所述的信号处理电路进行信号分析，所述信号处理电路包括两个所述电路组；所述方法包括：导通每个电路组的每个电路的第一端与所述每个电路组的每个电路的第三端；通过所述两个所述电路组分别接收两组输入信号，其中，每组输入信号包括N对差分信号，第一组输入信号的每对差分信号的其中一个电位通过第一个电路组中的每个电路的第一端输入，第一组输入信号的每对差分信号的另一个电位通过第一个电路组中的每个电路的第三端输入，第二组输入信号的每对差分信号的其中一个电位通过第二个电路组中的每个电路的第一端输入，第二组输入信号的每对差分信号的另一个电位通过第二个电路组中的每个电路的第三端输入；导通每个电路组的每个电路的第一端与所述每个电路组的每个电路的第二端；通过所述两个所述电路组接收第三组输入信号，其中，所述第三组输入信号的电位通过第一个电路组中的每个电路的第一端输入，所述第三组输入信号的电位通过第二个电路组中的每个电路的第一端输入；通过所述第一个电路组的输出端获取所述第三组输入信号通过所述第一个电路组的电流；通过所述第二个电路组的输出端获取所述第三组输入信号通过所述第二个电路组的电流；根据获取到的所述第三组输入信号通过所述第一个电路组的电流与所述第三组输入信号通过所述第二个电路组的电流，确定所述第三组输入信号与所述第一组输入信号匹配或所述第三组输入信号与所述第二组输入信号匹配。
结合第三方面，在第三方面的第一种实现方式中，所述每个电路组的每个电路的阻变存储器的第一端为正向输入端；所述根据获取到的所述第三组输入信号通过所述第一个电路组的电流与所述第三组输入信号通过所述第二个电路组的电流，确定所述第三组输入信号与所述第一组输入信号匹配或所述第三组输入信号与所述第二组输入信号匹配具体包括：确定所述第三组输入信号通过所述第一个电路组的电流大于所述第三组输入信号通过所述第二个电路组的电流，则所述第三组输入信号与所述第一组输入信号匹配；或确定所述第三组输入信号通过所述第二个电路组的电流大于所述第三组输入信号通过所述第一个电路组的电流，则所述第三组输入信号与所述第二组输入信号匹配。
结合第三方面，在第三方面的第二种实现方式中，所述每个电路组的每个电路的阻变存储器的第一端为反向输入端；所述根据获取到的所述第三组输入信号通过所述第一个电路组的电流与所述第三组输入信号通过所述第二个电路组的电流，确定所述第三组输入信号与所述第一组输入信号匹配或所述第三组输入信号与所述第二组输入信号匹配具体包括：确定所述第三组输入信号通过所述第一个电路组的电流大于所述第三组输入信号通过所述第二个电路组的电流，则所述第三组输入信号与所述第二组输入信号匹配；或确定所述第三组输入信号通过所述第二个电路组的电流大于所述第三组输入信号通过所述第一个电路组的电流，则所述第三组输入信号与所述第一组输入信号匹配。
通过以上提供的实施例，本发明实施例提供的电路，通过两个开关器件以及一个阻变存储器即可完成电路的工作状态的灵活切换，使电路能够进入阻值变化状态，或阻值不变输出电流的状态，电路结构简单。同时，多个该电路与处理模块组合后，能够通过处理模块集中管理多个前述电路，组合后的实现的信号处理电路可以用于存储并处理多组输入信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作以简单地介绍，显而易见的，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明设备实施例一所应用的电路的组成结构示意图；
图2为本发明设备实施例一所应用的再一电路的组成结构示意图；
图3为本发明设备实施例一所应用的又一电路的组成结构示意图；
图4为本发明设备实施例一所应用的又一电路的组成结构示意图；
图5为本发明设备实施例一所应用的又一电路的组成结构示意图；
图6为本发明设备实施例一所应用的又一电路的组成结构示意图；
图7为本发明设备实施例一所应用的又一电路的组成结构示意图；
图8为本发明设备实施例一所应用的又一电路的组成结构示意图；
图9为本发明设备实施例一所应用的又一电路的组成结构示意图；
图10为本发明设备实施例二所应用的信号处理电路的组成结构示意图；
图11为本发明方法实施例所应用的再一信号处理电路的组成结构示意图；
图12为本发明设备实施例三所应用的又一信号处理电路的组成结构示意图；
图13为本发明方法实施例所应用的信号分析方法的流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
贯穿本说明书，阻变存储器(英文全称：Resistive Random Access Memory，英文缩写：RRAM)是一种能够根据该器件的两端的电位差的方向的变化，使其电阻在高阻值和低阻值间发生相应变化的器件，该器件具有电阻阻值的非易失性，即只有在流过该器件的两端的电压超过一定阈值且维持一定时间的情况下，阻值才会改变。需要说明的是，忆阻器(英文全称：Memory Resistor，或Memristor)也可以认为是阻变存储器的一种，本申请文件中的阻变存储器指代任意拥有上述功能的器件，也包括忆阻器。如图1所示，一般阻变存储器有两端，第一端即第一端108，第二端即端口116，如果第一端与第二端之间的电位差在一定时间内大于阻变存储器的阈值电压，则阻变存储器呈现低阻值，而与之对应的如果第二端与第一端的电位差在一定时间内大于阻变存储器的阈值电压，则阻变存储器呈现高阻值，一般将此种情况下的第一端称为阻变存储器的正向输入端，第二端称为反向输入端。一般而言，阻变存储器在呈现低阻值和呈现高阻值时的两个阈值电压并不完全相等但数值接近，本说明书中为了方便描述将二者简化为相等并且统称为阈值电压，且阻变存储器的阻值改变时，需要加在阻变存储器的两端的电压维持一定时间，对于运用到实际计算系统的阻变存储器而言，也即加在阻变存储器的两端的电压需要维持一定数目的计算系统的时钟周期，以上为阻变存储器的物理特性，在实施例中不再赘述。
贯穿本说明书，传输门(英文全称：Transmission Gate，英文缩写：TG)，又称为互补金属氧化物半导体(英文全称：Complementary Metal Oxide Semiconductor，英文缩写：CMOS)传输门，如图4所示，一般传输门共有四端，其中两端为输入端和输出端，输入端和输出端也可以互换，还有两端分别为正控制端和负控制端，本说明书中一般仅标识出各实施例中涉及的三端，正控制端输入高电位时，传输门的输入端和输出端之间导通，负控制端输入低电位时，传输门的输入端和输出端之间导通。
贯穿本说明书，一对差分信号指代一对大小相等，极性相反的信号，例如﹢5伏特和﹣5伏特为一对差分信号。同时，本说明书中的高电位指该电位加在N沟道金属氧化物半导体(英文全称：N Mental Oxide Semiconductor，英文缩写：NMOS)的栅极或传输门的正控制端时能够使得NMOS或传输门导通，例如，一个NMOS的源极接地时，假设该NMOS的栅极和源极之间的电位差大于﹢5时，该NMOS的源极和漏极导通，则对于该NMOS高电位指的大于﹢5的电位；同理，本说明书中的低电位指该电位加在P沟道金属氧化物半导体(英文全称：Positive Mental Oxide Semiconductor，英文缩写：PMOS)的栅极或传输门的负控制端时能够使得PMOS或传输门导通，例如，一个PMOS的源极接地时，假设该PMOS的栅极和源极之间的电位差小于﹣5时，该PMOS的源极和漏极导通，则对于该PMOS低电位指的小于﹣5的电位。
设备实施例一
本设备实施例一提供一种阻值可变的电路100，其组成结构示意图如图1所示，包括阻变存储器102，第一开关器件104，第二开关器件106。
其中，阻变存储器102的两端分别为第一端108和端口116，第一端108为电路100的第一端，端口116分别与第一开关器件104的端口118以及第二开关器件106的端口120相连。
第一开关器件104还包括第二端112和控制端114，控制端114用于接收控制信号，该控制信号用于控制第一开关器件的导通或断开，即第二端112与端口118之间的导通或断开。
第二开关器件106还包括第三端110和控制端122，第三端110为电路100的第三端，控制端122用于接收控制信号，该控制信号用于能够控制第二开关 器件的导通或断开，即第三端110与端口120之间的导通或断开。
控制端114接收的控制信号与控制端122接收的控制信号用于控制第一开关器件104导通且第二开关器件106断开，或者控制第一开关器件104断开且第二开关器件106导通。
控制端114接收的控制信号与控制端122接收的控制信号可以为相同的电位信号或不同的电位信号。
具体的，第一开关器件104导通，即第二端112与端口118之间导通时，第二开关器件106断开，即第三端110与端口120之间断开；第二开关器件106导通时，第一开关器件104断开。以保证电路100可以在第一工作状态和第二工作状态之间切换，不会出现两种工作状态同时触发的情况，其中第一工作状态即第一开关器件导通，第二开关器件断开，阻变存储器102的两端加载第一端108以及第二端112输入的信号，阻变存储器102的阻值不变化；第二工作状态即第二开关器件导通，第一开关器件断开，阻变存储器102的两端加载第一端108以及第三端110输入的信号，并根据第一端108以及第三端110输入的电位改变阻变存储器102的阻值。
第一端108的输入电位为U1，第二端112的输入电位为U2，第三端110的输入电位为U3，其中，︱U1-U3︱>U，︱U1-U2︱<U，U为阻变存储器102的阈值电压。即第一端108的输入电位与第二端112之间的电压小于阻变存储器102的阈值电压，以保证当电路100处于第一工作状态时，阻变存储器102的阻值不变化，且第一端108与第三端110之间的电压大于阻变存储器102的阈值电压，以保证当电路100处于第二工作状态时，第一端108与第三端110加载在阻变存储器102两端的电压，能够使得阻变存储器102的阻值变化。
可选的，U3＝﹣U1，即第一端108和第三端110输入的为一对差分信号，U2＝0伏特。
以下，详细阐述电路100可能存在的多种构成方式：
应当说明的是，以下构成方式中，各种构成方式中的第二端112还用于当电路100处于第一工作状态时输出电流，一般实际中第二端112接一固定电位，常见的第二端112的电位为0伏特。
构成方式1：如图2，控制端114接收的控制信号与控制端122接收的控制 信号为相同的电压信号，控制端114与控制端122可以合并为同一控制端接收同一控制信号；第一开关器件104为PMOS，第二开关器件106为NMOS，PMOS的栅极为控制端114，NMOS的栅极为控制端122。
当该控制信号为低电位时，由于PMOS的特性为栅极与源极之间的电压小于一定阈值(假设该阈值为Upgs)时PMOS导通，因此第一开关器件104导通，电路100处于第一工作状态；当该控制信号为高电位时，由于NMOS的特性为栅极与源极之间的电压大于一定阈值(假设该阈值为Ungs)时NMOS导通，因此第二开关器件106导通，电路100处于第二工作状态。
需要说明的是，实际中，虽然NMOS与PMOS的栅极均接控制端，其电位由控制端的输入信号决定，但NMOS和PMOS的源极和漏极的连接方法的变化还是会改变电路100的第一端108、第三端110、控制端114、控制端122输入电位的要求。假设，第一端108的输入电位为Vin1，第三端110的输入电位为Vin2，则Vin1与Vin2为大小相等极性相反，控制端114与控制端122的低电平时的输入电位为Vcl，高电平时的输入电位为Vch，第二端112的电位为Vout。
当控制端114与控制端122输入低电平Vcl时，需要保证PMOS导通，NMOS断开，当控制端114与控制端122输入高电平Vch时，需要保证NMOS导通，PMOS断开，若端口118为源极，需要满足：
Vcl+|Vin1|<Upgs  (1)
Vch-|Vin1|>Upgs  (2)
若第二端112为源极，需要满足：
Vcl+|Vout|<Upgs  (3)
Vch-|Vout|>Upgs  (4)
如果Vout为0，实际中无论PMOS的源极和漏极如何接，PMOS的各个输入端以及控制端的电位满足公式(1)与公式(2)即可。
同时，对于NMOS，需要满足：
Vch-|Vin1|>Ungs  (5)
Vcl+|Vin1|<Ungs  (6)
以上，在构成方式1中，无论NMOS与PMOS的源极与漏极如何连接，均需保证在各种输入条件下，两个开关器件同一时间只能有一个为导通状态，其他构成方式的各个输入端与控制端之间电位的关系参考构成方式1中的详细分 析，本说明书中不再重复阐述。
构成方式2：如图3，控制端114接收的控制信号与控制端122接收的控制信号为相同的电压信号，控制端114与控制端122可以合并为同一控制端接收同一控制信号；第一开关器件104为NMOS，第二开关器件106为PMOS，NMOS的栅极为控制端114，PMOS的栅极为控制端122。
当该控制信号为高电位时，第一开关器件104导通，电路100处于第一工作状态；当该控制信号为低电位时，第二开关器件106导通，电路100处于第二工作状态。
构成方式3：如图4，控制端114接收的控制信号与控制端122接收的控制信号为相同的电压信号，控制端114与控制端122可以合并为同一控制端接收同一控制信号；第一开关器件104、第二开关器件106均为传输门，第一开关器件104的正控制端为控制端114，第二开关器件106的负控制端为控制端122。
当该控制信号为高电位时，第一开关器件104导通，电路100处于第一工作状态；当该控制信号为低电位时，第二开关器件106导通，电路100处于第二工作状态。
构成方式4：如图5，控制端114接收的控制信号与控制端122接收的控制信号为相同的电压信号，控制端114与控制端122可以合并为同一控制端接收同一控制信号；第一开关器件104、第二开关器件106均为传输门，第一开关器件104的负控制端为控制端114，第二开关器件106的正控制端为控制端122。
当该控制信号为低电位时，第一开关器件104导通，电路100处于第一工作状态；当该控制信号为高电位时，第二开关器件106导通，电路100处于第二工作状态。
构成方式5：如图6，控制端114接收的控制信号与控制端122接收的控制信号为不同控制信号；第一开关器件104、第二开关器件106均为PMOS，第一开关器件104的栅极为控制端114，第二开关器件106的栅极为控制端122。
当控制端114接收的控制信号为低电位且控制端122接收的控制信号为高电位时，第一开关器件104导通，电路100处于第一工作状态；当控制端114接收的控制信号为高电位且控制端122接收的控制信号为低电位时，第二开关器件106导通，电路100处于第二工作状态。
构成方式6：如图7，控制端114接收的控制信号与控制端122接收的控制 信号为不同控制信号；第一开关器件104、第二开关器件106均为NMOS，第一开关器件104的栅极为控制端114，第二开关器件106的栅极为控制端122。
当控制端114接收的控制信号为高电位且控制端122接收的控制信号为低电位时，第一开关器件104导通，电路100处于第一工作状态；当控制端114接收的控制信号为低电位且控制端122接收的控制信号为高电位时，第二开关器件106导通，电路100处于第二工作状态。
构成方式7：如图8，控制端114接收的控制信号与控制端122接收的控制信号为不同控制信号；第一开关器件104、第二开关器件106均为传输门，第一开关器件104的正控制端为控制端114，第二开关器件106的正控制端为控制端122。
当控制端114接收的控制信号为高电位且控制端122接收的控制信号为低电位时，第一开关器件104导通，电路100处于第一工作状态；当控制端114接收的控制信号为低电位且控制端122接收的控制信号为高电位时，第二开关器件106导通，电路100处于第二工作状态。
构成方式8：如图9，控制端114接收的控制信号与控制端122接收的控制信号为不同控制信号；第一开关器件104、第二开关器件106均为传输门，第一开关器件104的负控制端为控制端114，第二开关器件106的负控制端为控制端122。
当控制端114接收的控制信号为低电位且控制端122接收的控制信号为高电位时，第一开关器件104导通，电路100处于第一工作状态；当控制端114接收的控制信号为高电位且控制端122接收的控制信号为低电位时，第二开关器件106导通，电路100处于第二工作状态。
其余构成方式：前述构成方式1至4中电路100的控制端114与控制端122接收的控制信号相同，因此实际中这两个控制端可以合并。同时，构成方式5至8中电路100的控制端114与控制端122接收的控制信号极性相反，因此控制端114与控制端122可以分开接收控制信号，或者在控制端114或控制端122安装一反相器，则控制端114和控制端122在构成方式5至8的电路100中也可以接收相同控制信号，安装了反相器的控制端向开关器件传输的信号与未安装反相器的控制端向开关器件传输的信号相反，该设计可以运用于构成方式5至8任一之中。
本设备实施例中，阻变存储器的一端接电路的第一端，另一端通过第一开关器件接电路的第二端，同时通过第二开关器件接电路的第三端，使得通过对第一开关器件和第二开关器件的控制，实现了阻变存储器进入阻值可变的状态，或进入阻值不变，阻值可变的电路输出电流的状态，两种状态之间切换灵活且电路结构设计简单。
设备实施例二
本设备实施例二提供一种信号处理电路200，其组成结构示意图如图10所示，包括处理模块208，电路202，电路204，电路206，电路202、电路204和电路206构成一个电路组。电路202、电路204和电路206均为设备实施例一中任一构成方式中所述的电路100。需要说明的是，实际中的一个电路组包括至少一个设备实施例一中任一构成方式中所述的电路100，图10中的省略号代表着未标出的多个如电路202所示的部分，同时，实际中的信号处理电路200可以包括至少一个电路组，其中每一个电路组的构成相同。
电路202、电路204、电路206的第二端相连，即端口2023、端口2043、端口2063相连，构成电路组的输出端，并连接到处理模块208的端口2083。
电路202、电路204、电路206的第一控制端相连，即端口2024、端口2044、端口2064相连，构成电路组的第一控制端，并连接到处理模块208的端口2082。
电路202、电路204、电路206的第二控制端相连，即端口2025、端口2045、端口2065相连，构成电路组的第二控制端，并连接到处理模块208的端口2081。
电路202、电路204、电路206的第一端和第三端为电路200的输入端。
可选的，如果电路202、电路204、电路206的第一控制端接收的控制信号和第二控制端接收的控制信号相同，即电路202、电路204、电路206采用设备实施例一中构成方式1至4或其他构成方式中所述的任一方案，则前述端口2024、端口2044、端口2064、端口2025、端口2045、端口2065可以全部相连并连接到处理模块208。
处理模块208用于通过端口2081控制电路202、电路204、电路206的第二开关器件导通或者断开，还用于通过端口2082控制电路202、电路204、电路206的第一开关器件导通或者断开。处理模块208控制电路202、电路204、电路206的第一开关器件导通时，还控制电路202、电路204、电路206的第二 开关器件断开；处理模块208控制电路202、电路204、电路206的第二开关器件导通时，还控制电路202、电路204、电路206的第一开关器件断开。
本设备实施例中，通过组合多个设备实施例一中的电路100和处理模块，使得处理模块通过对第一开关器件和第二开关器件的控制，实现了将一个电路组中包括的各个电路的阻变存储器进入阻值可变的状态，或进入阻值不变并阻值可变的电路输出电流的状态，两种状态之间切换灵活且电路结构设计简单。
方法实施例
本方法实施例提供一种信号分析方法，其流程示意图如图13。通过设备实施例二中所述的信号处理电路200进行信号分析，该信号处理电路200包括两个电路组，其组成结构示意图如图11所示，其中电路202、电路204、电路206构成第一个电路组，电路210、电路212、电路214构成第二个电路组。
步骤402，导通每个电路组的每个电路的第一端与每个电路组的每个电路的第三端。
具体的，处理模块208通过端口2081控制电路202、电路204、电路206，通过端口2084控制电路210、电路212、电路214的第二开关器件导通。
步骤404，通过两个电路组分别接收两组输入信号，其中，每组输入信号包括N对差分信号，第一组输入信号的每对差分信号的其中一个电位通过第一个电路组中的每个电路的第一端输入，第一组输入信号的每对差分信号的另一个电位通过第一个电路组中的每个电路的第三端输入，第二组输入信号的每对差分信号的其中一个电位通过第二个电路组中的每个电路的第一端输入，第二组输入信号的每对差分信号的另一个电位通过第二个电路组中的每个电路的第三端输入。
具体的，第一组输入信号包括的差分信号对数与第一个电路组包括的电路100的个数相同，第二组输入信号包括的差分信号对数与第二个电路组包括的电路100的个数相同，以图11为例，第一组输入信号和第二组输入信号均包括三对差分信号。第一个电路组的每一个电路的第一端输入一对差分信号的一个电位信号，该电路的第三端输入该对差分信号的另一个电位信号。例如，如阻变存储器的阈值电压为8V，第一组输入信号包括三对差分信号：+5V、-5V，+5V、 -5V和-5V、+5V，分别输入端口2021、端口2022、端口2041、端口2042、端口2061和端口2062；第二组输入信号包括三对差分信号：+5V、-5V，-5V、+5V和+5V、-5V，分别输入端口2101、端口2102、端口2121、端口2122、端口2141和端口2142。此时，第一个电路组中的每个电路中的阻变存储器的阻值根据输入的差分信号改变。
步骤406，导通每个电路组的每个电路的第一端与每个电路组的每个电路的第二端。
具体的，处理模块208通过端口2082和端口2085导通第一个电路组和第二个电路组中每个电路的第一端和第二端。以第一电路为例，即端口2021和端口2023导通，端口2041和端口2043导通、端口2061和端口2063导通。
步骤408，通过两个电路组接收第三组输入信号，其中，第三组输入信号的电位通过第一个电路组中的每个电路的第一端输入，第三组输入信号的电位通过第二个电路组中的每个电路的第一端输入。
具体的，第三组输入信号包括的信号数与第一个电路组包括的电路100的个数相同，以图11为例，第三组输入信号为+5V、+5V、-5V，分别通过端口2021、、端口2041、端口2061输入第一个电路组，并过端口2101、端口2121、端口2141、输入第二个电路组。
步骤410，通过第一个电路组的输出端获取第三组输入信号通过第一个电路组的电流。
具体的，由于此时第一个电路组的每个电路的第一端与第二端导通，因此第三组输入信号通过第一个电路组的每个电路的第一端输入后，处理模块208通过第一个电路组的输出端获取第三组输入信号通过第一个电路组的电流。
步骤412，通过所述第二个电路组的输出端获取所述第三组输入信号通过所述第二个电路组的电流。
具体的，由于此时第二个电路组的每个电路的第一端与第二端导通，因此第三组输入信号通过第二个电路组的每个电路的第一端输入后，处理模块208通过第二个电路组的输出端获取第三组输入信号通过第一个电路组的电流。
步骤414，根据获取到的第三组输入信号通过第一个电路组的电流与第三组 输入信号通过第二个电路组的电流，确定第三组输入信号与第一组输入信号匹配或第三组输入信号与第二组输入信号匹配。
可选的，每个电路组中每个电路的阻变存储器的第一端为正向输入端。即端口2012、端口2014、端口2061、端口2101、端口2121、端口2141均为对应电路中阻变存储器的正向输入端。步骤414具体包括：确定第三组输入信号通过第一个电路组的电流比第三组输入信号通过第二个电路组的电流大，则第三组输入信号与第一组信号匹配；或确定第三组输入信号通过第二个电路组的电流比第三组输入信号通过第一个电路组的电流大，则第三组输入信号与第二组信号匹配。
承接上例，步骤404中第一个电路组、第二个电路组的每个电路的第一端和第三端导通时，各个电路100的阻变存储器的正向输入端均为第一组输入信号的输入端的情况下，电路202、电路204、电路206的阻变存储器分别为低阻值、低阻值、高阻值；电路210、电路212、电路214的阻变存储器分别为低阻值、高阻值、低阻值，假设阻变存储器的高阻值为100欧姆，低阻值为1欧姆。
步骤406、步骤406之后，第三组输入信号包括三个信号：+5V、+5V、-5V，分别通过端口2021、端口2041、端口2061输入第一个电路组，并过端口2101、端口2121、端口2141、输入第二个电路组。则端口2023、端口2043、端口2063输出的电流分别为5A，5A，-0.05A，端口2083输入处理模块208的电流为9.95A，端口2103、端口2123、端口2143输出的电流分别为5A，0.05A，-5A，端口2083输入处理模块208的电流为0.05A，则第三组输入信号通过第一个电路组的电流比第三组输入信号通过第二个电路组的电流大，因此第三组输入信号与第一组输入信号匹配。当信号处理电路200中包括两个以上的电路组的情况下，输入第三组输入信号后，确认输出端输出的电流最大的电路组，则该电路组之前第一端和第三端导通时输入的输入信号与第三组输入信号最为匹配。
可选的，每个电路组中每个电路的阻变存储器的第一端为反向输入端。即端口2012、端口2014、端口2061、端口2101、端口2121、端口2141均为对应电路中阻变存储器的反向输入端。步骤414具体包括：确定第三组输入信号通过第一个电路组的电流比第三组输入信号通过第二个电路组的电流大，则第三组输 入信号与第二组信号匹配；或确定第三组输入信号通过第二个电路组的电流比第三组输入信号通过第一个电路组的电流大，则第三组输入信号与第一组信号匹配。
与前例相对的，如果各个电路的阻变存储器的反向输入端均为第一组输入信号的输入端的情况下，不难得知，电路202、电路204、电路206的阻变存储器分别为高阻值、高阻值、低阻值；电路210、电路212、电路214的阻变存储器分别为高阻值、低阻值、高阻值。第三组输入信号输入第一个电路组和第二个电路组后，端口2023、端口2043、端口2063输出的电流分别为0.05A，0.05A，-5A，端口2083输入处理模块208的电流为-4.9A，端口2103、端口2123、端口2143输出的电流分别为0.05A，5A，-0.05A，端口2083输入处理模块208的电流为5A，则第三组输入信号通过第二个电路组的电流比第三组输入信号通过第一个电路组的电流大，因此第三组输入信号与第一组输入信号匹配。
本设备实施例中，信号处理电路通过处理模块的控制，实现了在通过输入信号改变阻变存储器的阻值来记录输入信号，和输入信号和历史输入信号的匹配之间的灵活切换，处于输入信号和历史输入信号的匹配的状态下，通过各个电路组输出端输出的电流大小，判断输入信号和哪一个电路组中记录的历史输入信号最为匹配。并且该电路切换灵活，构成简单，无须复杂逻辑或者反馈回路。
设备实施例三
如前述设备实施例二中所述的信号处理电路200可以实现对信号的匹配，本设备实施例是在设备实施例二的基础上，如图12，提出一种更优化的可以用于信号分类的信号处理电路300，并详细阐述使用该电路实现信号分类的过程，具体的理论分析此实施例中不再阐述。
信号处理电路300中的各个设备实施例一中任一构成方式中所述的电路100的第一控制端与第二控制端合并，此种情况下的电路100参考设备实施例一中所述的构成方式。同时，处理模块308还包括端口3085和端口3086，分别连接第一个电路组的控制端和第二个电路组的控制端。
假设各个设备实施例一中任一所述电路100的第一端均为阻变存储器的正向输入端，待分类的信号共有4组，分别为+5V、+5V、-5V，-5V、-5V、+5V，+5V、+5V、+5V和-5V、-5V、-5V，首先针对每一组信号的每一个电位信号， 为其生成一个反相的信号，以使得每一组信号包括3对差分信号，则4组信号分别为(+5V、-5V)、(+5V、-5V)、(-5V、+5V)，(-5V、+5V)、(-5V、+5V)、(+5V、-5V)，(+5V、-5V)、(+5V、-5V)、(+5V、-5V)和(-5V、+5V)、(-5V、+5V)、(-5V、+5V)，以下阐述电路300在执行信号分类时的工作流程：
方案1：
步骤一，第一个电路组、第二个电路组的每个电路的第一端和第三端均导通，分别输入(+5V、-5V)、(+5V、-5V)、(-5V、+5V)和(-5V、+5V)、(-5V、+5V)、(+5V、-5V)两组信号，其中(+5V、-5V)、(+5V、-5V)、(-5V、+5V)属于第一类信号，(-5V、+5V)、(-5V、+5V)、(+5V、-5V)属于第二类信号。
步骤二，第一个电路组、第二个电路组的各个电路的第一端和第二端均导通将(+5V、-5V)、(+5V、-5V)、(+5V、-5V)同时输入第一个电路组和第二个电路组，处理模块308判断第一个电路组的输出电流高，表明(+5V、-5V)、(+5V、-5V)、(+5V、-5V)与(+5V、-5V)、(+5V、-5V)、(-5V、+5V)更为类似，则(+5V、-5V)、(+5V、-5V)、(+5V、-5V)属于第一类信号。
步骤三，第一个电路组、第二个电路组的各个电路的第一端和第二端均导通，将(-5V、+5V)、(-5V、+5V)、(-5V、+5V)同时输入第一个电路组和第二个电路组，处理模块308判断第二个电路组的输出电流高，表明(-5V、+5V)、(-5V、+5V)、(-5V、+5V)与(-5V、+5V)、(-5V、+5V)、(+5V、-5V)更为类似，则(-5V、+5V)、(-5V、+5V)、(-5V、+5V)属于第二类信号。
在方案1中，如果有更多待分类信号，则在步骤一之后重复步骤二，直至全部待分类信号均被分入了与第一类信号或第二类信号中。
方案2：
步骤一，同方案1的步骤一。
步骤二，执行方案1的步骤二之后，(+5V、-5V)、(+5V、-5V)、(+5V、-5V)属于第一类信号，则处理模块308的端口3085发出控制信号，指示第一个电路组的各个电路的第一端和第三端之间导通，则第一个电路组将会输入(+5V、-5V)、(+5V、-5V)、(+5V、-5V)信号，第一个电路组的各个电路的阻变存储器的阻值随该输入信号(+5V、-5V)、(+5V、-5V)、(+5V、-5V)变化。
步骤三，执行方案1的步骤三，第一个电路组、第二个电路组的各个电路的第一端和第二端均导通，将(-5V、+5V)、(-5V、+5V)、(-5V、+5V)同时 输入第一个电路组和第二个电路组，处理模块308判断第二个电路组的输出电流高，则(-5V、+5V)、(-5V、+5V)、(-5V、+5V)属于第二类信号，处理模块308的端口3086发出控制信号，指示第二个电路组的各个电路的第一端和第三端之间导通，则第二个电路组的各个电路的阻变存储器的阻值随该输入信号(-5V、+5V)、(-5V、+5V)、(-5V、+5V)变化。
在方案1中，如果有更多待分类信号，则在步骤一之后重复步骤二直至全部待分类信号均被分入了与第一类信号或第二类信号中。
与方案1相比，方案2中每次输入的信号分类完毕后，均更新其所属分类对应的电路组，以使得后续信号的分类是基于最新的信号完成的，具有更强的适应性。
本设备实施例在设备实施例二的基础上，通过处理模块对电路组的控制端口的控制信号的反馈，使得该信号处理电路在执行信号分类时，能够不断更新各个电路的阻变存储器的阻值，使得接下来的分类能够根据最新的输入信号的分类情况决定，对于输入信号具有更强的适应性。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。需要说明的是，设备实施例一中任一构成方式中所述的电路100也运用于设备实施例二和设备实施例三中，因此这三者之间的技术细节可以互相参考。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

  1. 一种电路，其特征在于，包括：阻变存储器、第一开关器件和第二开关器件；
    所述阻变存储器的第一端为所述电路的第一端，所述阻变存储器的第二端分别连接到所述第一开关器件的第一端与所述第二开关器件的第一端，其中，所述阻变存储器的阈值电压为U；
    所述第一开关器件的第二端为所述电路的第二端；
    所述第二开关器件的第二端为所述电路的第三端；
    所述第一开关器件还包括第一控制端，所述第二开关器件还包括第二控制端，所述第一控制端和所述第二控制端用于分别接收控制信号，所述控制信号用于在导通所述第一开关器件时断开所述第二开关器件，或者在断开所述第一开关器件时导通所述第二开关器件；
    所述电路的第一端的输入电位为U1，所述电路的第二端的输入电位为U2，所述电路的第三端的输入电位为U3，其中，︱U1-U3︱>U，︱U1-U2︱<U。
  2. 如权利要求1所述的电路，其特征在于，当所述第一开关器件导通且所述第二开关器件断开时，所述阻变存储器的阻值不发生变化；或者，当所述第一开关器件断开且所述第二开关器件导通时，所述阻变存储器的阻值发生变化。
  3. 如权利要求1所述的电路，其特征在于，U3＝﹣U1，U2＝0伏特。
  4. 如权利要求1至3任一所述的电路，其特征在于，所述第一开关器件为P沟道金属氧化物半导体PMOS，所述第二开关器件为N沟道金属氧化物半导体NMOS，所述PMOS的栅极为所述第一控制端，所述NMOS的栅极为所述第二控制端；
    所述PMOS的栅极与所述NMOS的栅极接收相同的控制信号，所述相同的控制信号为相同的电压信号；
    所述电压信号为低电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；
    所述电压信号为高电位时，所述第二开关器件的第一端与所述第二开关器 件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
  5. 如权利要求1至3任一所述的电路，其特征在于，所述第一开关器件为NMOS，所述第二开关器件为PMOS，所述NMOS的栅极为所述第一控制端，所述PMOS的栅极为所述第二控制端；
    所述NMOS的栅极与所述PMOS的栅极接收相同的控制信号，所述相同的控制信号为相同的电压信号；
    所述电压信号为高电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；
    所述电压信号为低电位时，所述第二开关器件的第一端与所述第二开关器件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
  6. 如权利要求1至3任一所述的电路，其特征在于，所述第一开关器件第一传输门，所述第二开关器件为第二传输门，所述第一传输门的正控制端为所述第一控制端，所述第二传输门的负控制端为所述第一控制端；
    所述第一传输门的正控制端与所述第二传输门的负控制端接收相同的控制信号，所述相同的控制信号为相同的电压信号；
    所述电压信号为高电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；
    所述电压信号为低电位时，所述第二开关器件的第一端与所述第二开关器件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
  7. 如权利要求1至3任一所述的电路，其特征在于，所述第一开关器件为第一传输门，所述第二开关器件为第二传输门，所述第一传输门的负控制端为所述第一控制端，所述第二传输门的正控制端为所述第二控制端；
    所述第一传输门的负控制端与所述第二传输门的正控制端接收相同的控制 信号，所述相同的控制信号为相同的电压信号；
    所述电压信号为低电位时，所述第一开关器件的第一端与所述第一开关器件的第二端之间导通，所述第二开关器件的第一端与所述第二开关器件的第二端之间断开；
    所述电压信号为高电位时，所述第二开关器件的第一端与所述第二开关器件的第二端之间导通，所述第一开关器件的第一端与所述第一开关器件的第二端之间断开。
  8. 一种信号处理电路，其特征在于，包括处理模块和至少一个电路组；
    每个电路组包括N个如权利要求1至7任一项所述的电路，N为大于零的自然数；
    所述每个电路组中的每个电路的第二端相连构成所述每个电路组的输出端；
    所述每个电路组中的每个电路的第一控制端相连构成所述每个电路组的第一控制端，所述每个电路组中的每个电路的第二控制端相连构成所述每个电路组的第二控制端；
    所述每个电路组的输出端、所述每个电路组的第一控制端和所述每个电路组的第二控制端分别与所述处理模块相连；
    所述处理模块，用于通过所述每个电路组的第一控制端导通所述每个电路组的每个电路的第一端与所述每个电路组的每个电路的第二端，或通过所述每个电路组的第二控制端导通所述每个电路组的每个电路的第一端与所述每个电路组的每个电路的第三端。
  9. 一种信号分析方法，其特征在于，通过如权利要求8所述的信号处理电路进行信号分析，所述信号处理电路包括两个所述电路组；
    所述方法包括：
    导通每个电路组的每个电路的第一端与所述每个电路组的每个电路的第三端；
    通过所述两个所述电路组分别接收两组输入信号，其中，每组输入信号包括N对差分信号，第一组输入信号的每对差分信号的其中一个电位通过第一个电路组中的每个电路的第一端输入，第一组输入信号的每对差分信号的另一个电位通过第一个电路组中的每个电路的第三端输入，第二组输入信号的每对差分信号的其中一个电位通过第二个电路组中的每个电路的第一端输入，第二组输入信号的每对差分信号的另一个电位通过第二个电路组中的每个电路的第三端输入；
    导通每个电路组的每个电路的第一端与所述每个电路组的每个电路的第二端；
    通过所述两个所述电路组接收第三组输入信号，其中，所述第三组输入信号的电位通过第一个电路组中的每个电路的第一端输入，所述第三组输入信号的电位通过第二个电路组中的每个电路的第一端输入；
    通过所述第一个电路组的输出端获取所述第三组输入信号通过所述第一个电路组的电流；
    通过所述第二个电路组的输出端获取所述第三组输入信号通过所述第二个电路组的电流；
    根据获取到的所述第三组输入信号通过所述第一个电路组的电流与所述第三组输入信号通过所述第二个电路组的电流，确定所述第三组输入信号与所述第一组输入信号匹配或所述第三组输入信号与所述第二组输入信号匹配。
  10. 如权利要求9所述的信号分析方法，其特征在于，所述每个电路组的每个电路的阻变存储器的第一端为正向输入端；
    所述根据获取到的所述第三组输入信号通过所述第一个电路组的电流与所述第三组输入信号通过所述第二个电路组的电流，确定所述第三组输入信号与所述第一组输入信号匹配或所述第三组输入信号与所述第二组输入信号匹配具体包括：
    确定所述第三组输入信号通过所述第一个电路组的电流大于所述第三组输入信号通过所述第二个电路组的电流，则所述第三组输入信号与所述第一组输入信号匹配；或
    确定所述第三组输入信号通过所述第二个电路组的电流大于所述第三组输入信号通过所述第一个电路组的电流，则所述第三组输入信号与所述第二组输入信号匹配。
  11. 如权利要求9所述的信号分析方法，其特征在于，所述每个电路组的每个电路的阻变存储器的第一端为反向输入端；
    所述根据获取到的所述第三组输入信号通过所述第一个电路组的电流与所述第三组输入信号通过所述第二个电路组的电流，确定所述第三组输入信号与所述第一组输入信号匹配或所述第三组输入信号与所述第二组输入信号匹配具体包括：
    确定所述第三组输入信号通过所述第一个电路组的电流大于所述第三组输入信号通过所述第二个电路组的电流，则所述第三组输入信号与所述第二组输入信号匹配；或
    确定所述第三组输入信号通过所述第二个电路组的电流大于所述第三组输入信号通过所述第一个电路组的电流，则所述第三组输入信号与所述第一组输入信号匹配。
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