WO2007132525A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

不揮発性半導体記憶装置及びその書き込み方法 Download PDF

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Definitions

  • Nonvolatile semiconductor memory device and writing method thereof are nonvolatile semiconductor memory devices and writing method thereof.
  • the present invention relates to a nonvolatile semiconductor memory device using a resistance memory element that stores a plurality of resistance states having different resistance values and a writing method thereof.
  • ReRAM Resistance Random Access Memory
  • ReRAM uses a resistance memory element that has a plurality of resistance states with different resistance values and changes its resistance state by applying an external force electrical stimulus. It is used as a memory device by associating it with the information “0” or “1.” ReRAM is the future because of its high potential, such as high speed, large capacity, and low power consumption. Sex is expected.
  • a resistance memory element is obtained by sandwiching a resistance memory material whose resistance state is changed by application of a voltage between a pair of electrodes.
  • a typical resistance memory material an oxide material containing a transition metal is known.
  • FIG. 11 shows electrical characteristics of the resistance memory element. As shown in Fig. 11, when a voltage is gradually applied to the resistive memory element in the high resistance state, the voltage exceeds a certain value (set voltage V).
  • the resistance value When set, the resistance value suddenly decreases, and the resistance memory element transitions to a low resistance state. This operation is generally called “set”. On the other hand, when a voltage is gradually applied to the resistance memory element in the low resistance state, the resistance value suddenly increases when the voltage exceeds a certain value (reset voltage V).
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-025914
  • Patent Document 1 1. G. Baek et al., "Highly scalable non-volatile resistive memory using simple Dinary oxide driven by asymmetric unipolar voltage pulses, Tech. Digest IE DM 2004, p. 587
  • the resistance memory element when the resistance memory element is set to a high resistance state force and a low resistance state, the resistance value is rapidly decreased due to a change in the resistance state from the high resistance state to the low resistance state, and the resistance memory element is An excessive current will flow. For this reason, it is indispensable to limit the current in the set operation in order to prevent destruction of the selection transistor, the resistance memory element, and the like.
  • An object of the present invention is to provide a structure of a nonvolatile semiconductor memory device and a writing method thereof that can easily realize current limitation during normal write operation and set operation.
  • a resistance storage element that stores a high resistance state and a low resistance state and switches between the high resistance state and the low resistance state by applying a voltage, and a drain terminal are provided.
  • a first transistor connected to one end of the resistance memory element and having a source terminal connected to a reference voltage; and a second transistor having a source terminal connected to the other end of the resistance memory element.
  • a method for writing to a nonvolatile semiconductor memory device comprising: applying a write voltage to the resistance memory element via the second transistor to switch the high resistance state force to the low resistance state;
  • the channel resistance of each of the transistors is sufficiently smaller than the resistance value when the resistance memory element is in the high resistance state and
  • the resistance memory element is set to be sufficiently larger than the resistance value when the resistance memory element is in the low resistance state.
  • a writing method for a nonvolatile semiconductor memory device characterized in that a driving voltage applied to the gate terminal of one transistor is controlled.
  • a resistance storage element that stores a high resistance state and a low resistance state and switches between the high resistance state and the low resistance state by applying a voltage, and a drain
  • a first transistor having a terminal connected to one end of the resistance memory element and a source terminal connected to a reference voltage; and a second transistor having a source terminal connected to the other end of the resistance memory element
  • a method for writing to a nonvolatile semiconductor memory device comprising: applying a write voltage to the resistance memory element via the second transistor to switch from the low resistance state to the high resistance state.
  • the voltage applied to the gate terminal of the transistor 2 is equal to or higher than the sum of the reset voltage of the resistance memory element and the threshold voltage of the second transistor, and the set voltage of the resistance memory element
  • the voltage applied to the resistance memory element is controlled to a value not less than the reset voltage and less than the set voltage by setting to a value less than the sum of the threshold voltage and the non-volatile semiconductor memory A device writing method is provided.
  • a resistance memory element that stores a high resistance state and a low resistance state, and switches between the high resistance state and the low resistance state by applying a voltage;
  • a first transistor having a drain terminal connected to one end of the resistance memory element, a source terminal connected to a reference voltage, and a second transistor having a source terminal connected to the other end of the resistance memory element
  • the channel resistance of the first transistor is sufficiently higher than the resistance value when the resistance memory element is in the high resistance state.
  • the voltage applied to the gate terminal of the first transistor is controlled so that the resistance memory element is sufficiently larger than the resistance value when the resistance memory element is in a low resistance state.
  • the voltage applied to the gate terminal of the second transistor when switching from the state to the high resistance state is equal to or greater than the sum of the reset voltage of the resistance memory element and the threshold voltage of the second transistor; By setting the set voltage to a value less than the sum of the set voltage and the threshold voltage, the voltage applied to the resistance memory element is set to be equal to or higher than the reset voltage and the set voltage.
  • a nonvolatile semiconductor memory device characterized by having a control circuit that controls to a value less than the pressure.
  • a resistance memory element that stores a high resistance state and a low resistance state, and switches between the high resistance state and the low resistance state by applying a voltage;
  • a first transistor having a drain terminal connected to one end of the resistance memory element, a source terminal connected to a reference voltage, and a second transistor having a source terminal connected to the other end of the resistance memory element And when switching the resistance memory element from the high resistance state to the low resistance state, the channel resistance of the first transistor is sufficiently higher than the resistance value when the resistance memory element is in the high resistance state.
  • a control circuit for controlling the voltage applied to the gate terminal of the first transistor so that the resistance value is sufficiently smaller than the resistance value when the resistance memory element is in the low resistance state. Volatile semi conductor memory device according to is provided.
  • a resistance memory element that stores a high resistance state and a low resistance state, and switches between the high resistance state and the low resistance state by applying a voltage;
  • a first transistor having a drain terminal connected to one end of the resistance memory element, a source terminal connected to a reference voltage, and a second transistor having a source terminal connected to the other end of the resistance memory element
  • the voltage applied to the gate terminal of the second transistor is the reset voltage of the resistance memory element and the second transistor.
  • the voltage applied to the resistance memory element is set to a value not less than the sum of the threshold voltage of the resistance memory element and less than the sum of the set voltage of the resistance memory element and the threshold voltage.
  • the non-volatile semiconductor memory equipment characterized in that a control circuit for controlling a value of less than the set voltage is provided.
  • a resistance memory element that stores a high resistance state and a low resistance state, and switches between the high resistance state and the low resistance state by applying a voltage
  • a first transistor having a drain terminal connected to one end of the resistance memory element and a source terminal connected to a reference voltage, and a plurality of memory cells arranged in a matrix
  • a plurality of signal lines that extend in the direction of A plurality of bit lines connected to the other end of the first magnetoresistive element of the memory cells arranged in the first direction, and a second direction intersecting the first direction
  • a plurality of word lines connected to the gate electrodes of the first transistors of the memory cells, the signal lines being arranged in parallel and extending in the second direction.
  • a plurality of transistors connected to each of the plurality of bit lines, the first magnetoresistive elements of the memory cells having source terminals arranged in the first direction via the bit lines.
  • a plurality of second transistors connected to the other end of the memory cell and the resistance memory element of an arbitrary memory cell among the plurality of memory cells when switching from the high resistance state to the low resistance state.
  • the first of the arbitrary memory cells The arbitrary resistance is set such that a channel resistance of the transistor is sufficiently smaller than a resistance value when the resistance memory element is in a high resistance state and sufficiently larger than a resistance value when the resistance memory element is in a low resistance state.
  • a non-volatile semiconductor memory device comprising: a control circuit that controls to a value less than the set voltage.
  • a resistance memory element that stores a high resistance state and a low resistance state and switches between the high resistance state and the low resistance state by application of a voltage
  • a drain terminal is one end of the resistance memory element
  • a nonvolatile semiconductor memory device having a first transistor whose source terminal is connected to the reference voltage and a second transistor whose source terminal is connected to the other end of the resistance memory element.
  • the voltage applied to the gate terminal of the second transistor is Is set to a value that is equal to or greater than the sum of the reset voltage of the second transistor and the threshold voltage of the second transistor and less than the sum of the set voltage of the resistance memory element and the threshold voltage.
  • the value is controlled to be less than the set voltage, the voltage applied to the resistance memory element immediately after the resistance memory element is switched to the high resistance state can be suppressed to less than the set voltage. This prevents the resistance memory element from being reset.
  • a column selector for selecting a bit line can be applied. Therefore, it is possible to achieve the above-described effects that cause a change in the basic configuration of the memory cell and a decrease in the degree of integration.
  • FIG. 1 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a writing method (set operation) of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a writing method (reset operation) of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing a writing method (set operation) of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a writing method (reset operation) of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 6 is a plan view showing a structure of a nonvolatile semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 7 is a schematic sectional view showing the structure of a nonvolatile semiconductor memory device according to a third embodiment of the invention.
  • FIG. 8 is a sectional view (No. 1) showing the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment of the invention.
  • FIG. 9 is a sectional view (No. 2) showing the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment of the invention.
  • FIG. 10 is a sectional view (No. 3) showing the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment of the invention.
  • FIG. 11 is a graph showing electrical characteristics of the resistance memory element.
  • the nonvolatile semiconductor memory device according to the first embodiment of the present invention, its writing method, and reading will be described with reference to FIGS.
  • FIG. 1 is a circuit diagram showing a structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIGS. 2 and 3 are circuit diagrams showing a writing method of the nonvolatile semiconductor memory device according to the embodiment.
  • the nonvolatile semiconductor memory device includes a memory cell composed of one selection transistor (first transistor) 12 and one resistance memory element 10. They are arranged in a matrix along the direction (vertical direction in the drawing). Each memory cell 10 is configured by connecting one terminal of the resistance memory element 14 to the drain terminal of the selection transistor 12.
  • the memory cells 10 arranged in the row direction have a word line WL that commonly connects the gate terminals of the selection transistors 12 included in these memory cells 10 and a ground line GND that commonly connects the source terminals of the selection transistors 12. And are provided.
  • the ground line GND is connected to the reference potential (V).
  • a word line WL and a ground line GND are provided for each row of the memory cells 10.
  • the plurality of word lines WL and ground line GND are represented as W L, WL, WL..., GND, GND.
  • the memory cells 10 arranged in the column direction are provided with a bit line BL that commonly connects the terminals of the resistance memory elements 14 on the side opposite to the side to which the selection transistor 12 is connected.
  • a bit line BL is provided for each column of the memory cells 10.
  • the plurality of bit lines BL are represented as BL, BL, and BL.
  • a column selector (second transistor) 16 made of an N-type transistor is provided at one end of each bit line BL.
  • the bit line BL is connected to the source terminal of the column selector 16.
  • the drain terminal of the column selector 16 is connected in common with the drain terminals of the other column selectors 16 and is connected to the power supply line (V) via the P-type transistor 18.
  • the drain terminal of the ram selector 16 is also connected to a current source 22 and a sense amplifier 24 via an N-type transistor 20.
  • a predetermined drive voltage is applied to the word line WL, and the selection transistor 12 is turned on. At this time, the drive voltage V applied to the word line WL is the same as that of the select transistor 12.
  • the resistance memory element 14 that is smaller is sufficiently larger than the resistance value R when the resistance memory element 14 is in the low resistance state.
  • V is set to V ⁇ v, where V is the power supply voltage.
  • OV is applied to the non-selected word lines WL, WL, etc., and the selection transistor 1
  • a predetermined drive voltage is applied to the gate terminal of the column selector 16 to turn on the column selector 16.
  • a drive voltage set th set th voltage V equal to or higher than the total voltage (V + V) of the set voltage V of the resistance memory element 14 and the threshold voltage V of the column selector 16 is applied to the gate terminal of the column selector 16.
  • the write circuit 26 is a drive circuit for applying a write voltage including the P-type transistor 18 shown in FIG.
  • the drive voltage V is, for example, the power supply voltage V equal to the threshold voltage V of the column selector 16.
  • the drive voltage V applied to the child is set to V + V because the power supply voltage V is low. It considers non-volatile semiconductor memory devices (eg V ⁇ 1.8V). Sand dd
  • write nors voltage output from the write circuit 26 is, for example, the power supply voltage V
  • d can be set.
  • the voltage V of the bit line BL is clamped to the power supply voltage V.
  • the resistance memory element 14 and the selection transistor 12 have the voltage V of the bit line BL.
  • the channel resistance R of the selection transistor 12 is such that the resistance memory element 14 has a high resistance state.
  • the bit line is controlled to be sufficiently smaller than the resistance value R during
  • the resistance memory element 14 is set to a high resistance state force and a low resistance state.
  • the channel resistance R of the selection transistor 12 during the set operation is controlled to be high.
  • the current flowing through the element 14 and the selection transistor 12 is the element resistance of the selection transistor 12. Therefore, it is limited. That is, the selection transistor 12 can be used as a current limiting element.
  • the set voltage V is 1.5 V
  • the reset voltage V is 0.5 V
  • the power supply voltage V is 1.8 V.
  • the gate voltage of the column selector 16 is boosted by the threshold voltage V.
  • the gate width of the column selector 16 is 3 ⁇ m, and the gate width of the selection transistor 12 is 0.36 ⁇ m.
  • a predetermined drive voltage is applied to the word line WL, and the selection transistor 12 is turned on.
  • the drive voltage V applied to the word line WL is the channel resistance of the select transistor 12.
  • the drive voltage V can be set to the power supply voltage V, for example. wear.
  • OV is applied to the non-selected word lines WL, WL, etc., and the selection transistor 1
  • a predetermined drive voltage is applied to the gate terminal of the column selector 16 to turn on the column selector 16.
  • the gate terminal of the column selector 16 is equal to or higher than the total voltage (V + V) of the reset voltage V of the resistance memory element 14 and the threshold voltage V of the column selector 16 and reset th reset t
  • the drive voltage V can be set to the power supply voltage V, for example.
  • the reset voltage V of the resistance memory element 14 is applied to the gate terminal of the column selector 16.
  • the voltage V of the bit line BL is V -V th sel 1 bl sel th
  • write nors voltage is, for example, the power supply voltage V
  • the resistance memory element 14 and the select transistor 12 have the voltage V (V
  • the channel resistance R of the selection transistor 12 is such that the resistance memory element 14 has a low resistance state.
  • Bit line B because it is controlled to be sufficiently smaller than the resistance value R during
  • the resistance memory element 14 is reset to the high resistance state as well as the low resistance state force. There is a concern that the voltage applied to the resistance memory element 14 increases immediately after the resistance memory element 14 is reset to the high resistance state.
  • the voltage V of the bit line BL is V -V
  • the resistance memory element 14 that does not exceed the set voltage V is not reset.
  • the voltage V of the bit line BL is clamped to V -V.
  • the channel resistance of the select transistor 12 may be increased by setting V low. This causes wl
  • the voltage divided by the selection transistor 12 can be increased and the voltage applied to the resistance memory element 14 can be controlled to be equal to or lower than the set voltage V. At this time, mark the word line WL.
  • the applied drive voltage V is such that the voltage applied to the resistance memory element 14 is V or more and less than V.
  • the set voltage V is 1.5 V
  • the reset voltage V is 0.5 V
  • the power supply voltage V is 1.8 V.
  • the gate width of the column selector 16 is 3 ⁇ , and the gate width of the selection transistor 12 is 0.36 ⁇ m.
  • the voltage at node 2 is 0.99 V
  • the voltage at node 1 is 0.
  • the column selector 16 connected to the vertical transistor 20 and the bit line BL is turned on to precharge the bit line BL.
  • a predetermined drive voltage (V) is applied to the word line WL, and the selection transistor 12 is turned on.
  • the read current supplied from the current source 22 flows through the N-type transistor 20, the column selector 16, the resistance memory element 14, and the selection transistor 12 to the ground line GND. Accordingly, the voltage V corresponding to the resistance state of the resistance memory element 14 is output to the bit line BL.
  • the sense amplifier 24 generates the voltage V of the bit line BL and the reference voltage V.
  • PRAM phase change memory
  • MRAM magnetic resistance memory
  • the memory cells of these memories are generally IT-1R cells consisting of a selection transistor (Tr) and a memory element (R), and the connection is such that the selection transistor is on the ground side and the memory element is on the bit line BL side. Yes.
  • This circuit is a so-called grounded source circuit, and the selection transistor works as a constant current source, so that current reading is easy.
  • the select transistor As a clamp transistor for clamping the voltage of the bit line BL during the write operation.
  • the use of the column selector 16 as a transistor for clamping the voltage of the bit line BL during the write operation is also effective in maintaining the degree of integration of the nonvolatile semiconductor memory device.
  • the set voltage V is applied to the resistance memory element 14 in the path composed of the write circuit 26—the column selector 16—the bit line BL—the selection transistor 12—the resistance memory element 14. Kora
  • the gate width of the column selector 16 In order to reduce the on-resistance of 6, it is preferable to increase the gate width of the column selector 16 to some extent. Since the column selector 16 is installed for each bit line BL, there is a margin on the layout, the gate width of the transistor can be easily increased, and the non-volatile semiconductor memory device can be integrated. The effect on the degree is small.
  • the current source 22 is provided as a read circuit, and the bit line BL for flowing the read current supplied from the current source 22 is selected by the column selector 16. Yes.
  • the column selector 16 can be used as a clamp transistor for clamping the voltage of the bit line BL during the write operation.
  • the clamp transistor for clamping the voltage of the bit line BL during the write operation is not necessarily the column selector 16.
  • a transistor for clamping the voltage of the bit line BL during the write operation may be provided separately for each bit line BL.
  • the resistance memory element, the selection transistor in which the drain terminal is connected to one end of the resistance memory element, the source terminal is connected to the reference voltage, and the source terminal is A nonvolatile semiconductor memory device having a clamp transistor connected to the other end of the resistance memory element is configured, and a write voltage is applied to the resistance memory element via the clamp transistor to change from a high resistance state to a low resistance state.
  • the resistance value of the selected transistor is sufficiently smaller than the resistance value when the resistance memory element is in the high resistance state and sufficiently larger than the resistance value when the resistance memory element is in the low resistance state.
  • the drive voltage applied to the gate terminal of the select transistor is controlled, most of the write voltage is selected immediately after the resistance memory element is switched to the low resistance state. Applied to the transistor can do. Thereby, the current flowing through the element can be limited.
  • the voltage applied to the gate terminal of the clamp transistor is the reset voltage of the resistance memory element.
  • the voltage applied to the resistance memory element is set to a value equal to or higher than the reset voltage and lower than the set voltage by setting the value above the sum of the threshold voltage of the clamp transistor and a value less than the total of the set voltage of the resistance memory element and the threshold voltage Since the voltage is controlled to a value, the voltage applied to the resistance memory element immediately after the resistance memory element is switched to the high resistance state can be suppressed to less than the set voltage. This prevents the resistance memory element from being reset again.
  • a column selector for selecting a bit line can be applied. Therefore, the above effects can be achieved without causing a change in the basic configuration of the memory cell and a reduction in the degree of integration.
  • FIGS. 1 A writing method of the nonvolatile semiconductor memory device according to the second embodiment of the present invention will be described with reference to FIGS.
  • the same components as those in the nonvolatile semiconductor memory device according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted or simplified.
  • 4 and 5 are circuit diagrams showing a writing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the writing method of the nonvolatile semiconductor memory device according to the present embodiment is basically the same as that of the first embodiment.
  • the writing method of the nonvolatile semiconductor memory device according to this embodiment is different from that of the first embodiment in that the writing voltage is a constant voltage and the driving voltage applied to the gate terminal of the selection transistor is a pulse voltage. It is.
  • a write voltage is applied from the write circuit 26.
  • Write voltage, resistance memory The voltage is higher than the set voltage V of element 14.
  • the write voltage can be set dd to the power supply voltage V, for example.
  • a predetermined drive voltage V is applied to the gate terminal of the column selector 16, and the column selector sel
  • a drive voltage set th set th that is equal to or higher than the total voltage (V + V) of the set voltage V of the resistance memory element 14 and the threshold voltage V of the column selector 16 is applied to the gate terminal of the column selector 16.
  • V + V the total voltage
  • V of the bit sel 1 and the line BL is clamped to V ⁇ V.
  • the drive voltage V can be set to, for example, a voltage (V + V) obtained by boosting the power supply voltage V by the threshold voltage V of the column selector 16 by sel dd th.
  • bit line BL voltage dd th 1 bit line BL voltage dd th 1
  • a predetermined drive voltage (pulse voltage) is applied to the word line WL to turn on the selection transistor 12.
  • the drive voltage V applied to the word line WL is the selected transistor wl
  • the channel resistance of the register 12 R 1S The resistance value R tr high when the resistance memory element 14 is in the high resistance state is sufficiently small relative to the resistance value R when the resistance memory element 14 is in the low resistance state. Set to be larger.
  • the drive voltage V is, for example, wl dd
  • V ⁇ v can be set.
  • OV is applied to unselected word lines WL, WL, etc., and the selection transistor 12 is turned off.
  • the resistance memory element 14 and the selection transistor 12 have the voltage V of the bit line BL.
  • the channel resistance R of the selection transistor 12 is such that the resistance memory element 14 has a high resistance tr
  • the bit line is high because it is controlled to be sufficiently smaller than the resistance value R during
  • the resistance memory element 14 is set to a high resistance state force and a low resistance state. [0083]
  • the channel resistance R of the selection transistor 12 during the set operation is controlled to be high.
  • the current flowing through the element 14 and the selection transistor 12 is limited by the element resistance of the selection transistor 12. That is, the selection transistor 12 can be used as a current limiting element.
  • a write voltage is applied from the write circuit 26.
  • the write voltage is a voltage equal to or higher than the reset voltage V of the resistance memory element 14.
  • the write voltage is the power supply voltage V
  • a predetermined drive voltage is applied to the gate terminal of the column selector 16 to turn on the column selector 16.
  • the gate terminal of the column selector 16 is equal to or higher than the total voltage (V + V) of the reset voltage V of the resistance memory element 14 and the threshold voltage V of the column selector 16 and reset th reset t
  • V -V V> v ⁇ v.
  • the drive voltage V can be set to the power supply voltage V, for example. In this case,
  • the voltage V of the transmission line BL is clamped to the power supply voltage V-V.
  • a predetermined drive voltage (pulse voltage) is applied to the word line WL, and the selection transistor 12 is turned on.
  • the drive voltage V applied to the word line WL depends on the selection transistor 12
  • the drive voltage V is set to the power supply voltage V
  • wl can be dd.
  • OV is applied to unselected word lines WL, WL, etc., and the selection transistor 12 is turned off.
  • the resistance memory element 14 and the selection transistor 12 have the voltage V (V
  • the channel resistance R of the selection transistor 12 is such that the resistance memory element 14 has a low resistance tr
  • the bit line B low is controlled so as to be sufficiently smaller than the resistance value R during
  • the resistance memory element 14 is reset to the high resistance state as well as the low resistance state force.
  • the voltage applied to the resistance memory element 14 increases immediately after the resistance memory element 14 is reset to the high resistance state.
  • the voltage V of the bit line BL is V -V
  • the resistance memory element 14 that does not exceed the set voltage V is not reset.
  • the column selector 16 is returned to the OFF state, application of the write voltage from the write circuit 26 is stopped, and the reset operation is completed.
  • the resistance memory element, the selection terminal in which the drain terminal is connected to one end of the resistance memory element, the source terminal is connected to the reference voltage, and the source terminal is A nonvolatile semiconductor memory device having a clamp transistor connected to the other end of the resistance memory element is configured, and a write voltage is applied to the resistance memory element via the clamp transistor to change from a high resistance state to a low resistance state.
  • the resistance value of the selected transistor is sufficiently smaller than the resistance value when the resistance memory element is in the high resistance state and sufficiently larger than the resistance value when the resistance memory element is in the low resistance state.
  • the drive voltage applied to the gate terminal of the select transistor is controlled, most of the write voltage is selected immediately after the resistance memory element is switched to the low resistance state. It can be applied to the transistor. Thereby, the current flowing through the element can be limited.
  • a write voltage when applied to the resistance memory element via the clamp transistor to switch from the low resistance state to the high resistance state, it is applied to the gate terminal of the clamp transistor.
  • the voltage applied to the resistance memory element by setting the voltage to a value that is greater than or equal to the sum of the reset voltage of the resistance memory element and the threshold voltage of the clamp transistor and less than the sum of the set voltage of the resistance memory element and the threshold voltage Is controlled to a value not less than the reset voltage and less than the set voltage, so that the voltage applied to the resistance memory element immediately after the resistance memory element switches to the high resistance state can be suppressed to less than the set voltage. This prevents the resistance memory element from being reset again.
  • a column selector for selecting a bit line can be applied. Therefore, the above effects can be achieved without causing a change in the basic configuration of the memory cell and a reduction in the degree of integration.
  • a nonvolatile semiconductor memory device and a method for manufacturing the same according to a third embodiment of the present invention will be described with reference to FIGS.
  • the same components as those of the nonvolatile semiconductor memory device according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • FIG. 6 is a plan view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. 7 is a schematic sectional view showing the structure of the nonvolatile semiconductor memory device according to the embodiment
  • FIGS. It is process sectional drawing which shows the manufacturing method of the non-volatile semiconductor memory device by form
  • FIG. Fig. 7 is a cross-sectional view taken along the line AA ⁇ in Fig. 6.
  • An element isolation film 32 that defines an element region is formed on the silicon substrate 30.
  • Each element region has a rectangular shape that is long in the X direction.
  • the plurality of active regions are arranged in a staggered pattern.
  • a plurality of lead lines WL extending in the Y direction are formed on the silicon substrate 30 on which the element isolation film 32 is formed.
  • Two word lines WL are extended in each element region.
  • Source / drain regions 36 and 38 are formed in the active regions on both sides of the word line WL. It is made.
  • two select transistors each having the gate electrode 34 also serving as the word line WL and the source Z drain regions 36 and 38 are formed in each element region.
  • the two select transistors formed in one element region share the source Z drain region 36.
  • an interlayer insulating film 40 is formed on the silicon substrate 30 on which the selection transistor 12 is formed.
  • a contact plug 46 connected to the source / drain region 36 and a contact plug 48 connected to the source Z drain region 38 are embedded.
  • ground line 50 electrically connected to the source / drain region 36 (source terminal) via the contact plug 46, and a source Z drain region 38 ( A relay wiring 52 electrically connected to the drain terminal) is formed. As shown in FIG. 7, the ground line 50 (GND) extends in the Y direction.
  • An interlayer insulating film 54 is formed on the interlayer insulating film 40 on which the ground line 50 and the relay wiring 52 are formed.
  • a contact plug 58 connected to the relay wiring 52 is embedded in the interlayer insulating film 54.
  • a resistance memory element 66 is formed on the interlayer insulating film 54 in which the contact plug 58 is embedded.
  • the resistance memory element 66 includes a lower electrode 60 electrically connected to the source Z drain region 38 via the contact plug 58, the relay wiring 52, and the contact plug 48, and a resistance memory material formed on the lower electrode 60.
  • an interlayer insulating film 68 is formed on the interlayer insulating film 54 on which the resistance memory element 66 is formed.
  • a contact plug 72 connected to the upper electrode 64 of the resistance memory element 66 is embedded in the interlayer insulating film 68! /.
  • a bit line 74 electrically connected to the upper electrode 64 of the resistance memory element 66 through the contact plug 72 is formed on the interlayer insulating film 68 in which the contact plug 72 is embedded. As shown in FIG. 7, the bit line 74 (BL) extends in the X direction.
  • the nonvolatile semiconductor memory device constituting the memory cell array shown in FIG. 1 is formed.
  • the method for manufacturing the nonvolatile semiconductor device according to the present embodiment will be explained with reference to FIGS.
  • an element isolation film 32 for defining an element region is formed by an inner part of the silicon substrate 30, for example, an STI (Shallow Trench Isolation) method.
  • a cell selection transistor having a gate electrode 34 and source Z drain regions 36 and 38 is formed on the element region of the silicon substrate 30 in the same manner as in a normal MOS transistor manufacturing method (FIG. a)).
  • contact holes 42 and 44 reaching the source Z drain regions 36 and 38 are formed in the interlayer insulating film 40 by photolithography and dry etching.
  • the conductive film is patterned by photolithography and dry etching.
  • a ground line 50 electrically connected to the source / drain region 36 and a relay wiring 52 electrically connected to the source Z drain region 38 through the contact plug 48 are formed (FIG. 8 (c)). .
  • the surface of the silicon oxide film is formed by, for example, the CMP method. Polishing is performed to form an interlayer insulating film 54 made of a silicon oxide film and having a flat surface.
  • relay wiring is formed on the interlayer insulating film 54 by photolithography and dry etching.
  • a contact hole 56 reaching 52 is formed.
  • a platinum film for example, is deposited on the interlayer insulating film 54 with the contact plugs 58 embedded by, for example, a sputtering method.
  • a TiO film is deposited on the platinum film by, for example, laser abrasion, zonore gel, sputtering, MOC VD, or the like to form a TiO film.
  • a platinum film is deposited on the TiO film by, eg, sputtering.
  • a laminated film made of a platinum film, a ZTiO film, and a Z-bratin film is patterned by photolithography and dry etching.
  • a lower electrode 60 made of a platinum film and electrically connected to the source / drain region 38 via the contact plug 58, the relay wiring 52 and the contact plug 48, and a TiO film formed on the lower electrode 60 is made.
  • a resistance memory element 66 having a resistance memory layer 62 and an upper electrode 64 made of a platinum film formed on the resistance memory layer 62 is formed (FIG. 9B).
  • the resistance memory material constituting the resistance memory layer 62 is, for example, NiO, YO, CeO, MgO, ZnO, ZrO, HfO, WO, NbO, TaO, CrO, MnO, AIO , VO, SiO, etc. can be applied.
  • These resistance memory materials may be used alone or in a laminated structure.
  • an electrode material constituting the lower electrode 60 and the upper electrode 64 besides platinum, for example, Ir, W, Ni-Au-Cu-Ag-Pd-Zn-Cr-Al, Mn-Ta Si ⁇ TaN, TiN, Ru, ITO, NiO, IrO, SrRuO, CoSi, WSi, NiSi ⁇ MoSi, TiSi, Al—Si ⁇ Al—C
  • the electrode material constituting the lower electrode 60 and the electrode material constituting the upper electrode 64 may be the same or different! /.
  • the surface of the silicon oxide film is polished, for example, by the CMP method.
  • an interlayer insulating film 68 made of a silicon oxide film and having a flat surface is formed.
  • resistance memory is stored in the interlayer insulating film 68 by photolithography and dry etching.
  • a contact hole 70 reaching the upper electrode 64 of the element 66 is formed.
  • the conductive film is patterned by photolithography and dry etching, and the upper portion of the resistance memory element 66 is interposed via the contact plug 72.
  • a bit line 74 electrically connected to the electrode 64 is formed (FIG. 10 (b)).
  • the transistor that clamps the bit line voltage is not limited to this, but uses a bit line selection column selector as the transistor that clamps the bit line voltage.
  • the transistor that clamps the voltage of the bit line another transistor provided between the write circuit and the bit line may be used, or newly provided between the write circuit and the bit line. Also good.
  • the resistance memory layer 62 of the force resistance memory element 66 using the resistance memory element 66 made of TiO is not limited to this.
  • resistance memory materials applicable to the present invention include TiO, NiO, YO, CeO, MgO, ZnO, ZrO, HfO, WO, NbO, TaO, CrO, MnO, AlO, VO, and SiO. Or Pr Ca MnO, La Ca MnO, SrTiO, YBa Cu O, LaNiO etc. l -x x 3 1 -x x 3 3 2 3 y
  • An oxide material containing a plurality of metals or semiconductor atoms can also be used. These resistance storage materials can be used alone or in a laminated structure.
  • the constituent material of the force electrode in which the upper electrode 60 and the lower electrode 64 are made of platinum is not limited to this.
  • electrode materials applicable to the present invention include Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, Si, TaN, TiN, Ru, ITO, NiO, IrO, SrRuO, CoSi, WSi, NiSi, MoSi, TiSi, Al — Examples include Si, Al—Cu, and Al—Si—Cu.
  • the structure of the nonvolatile semiconductor memory device according to the third embodiment is an example for realizing the circuit configuration shown in FIG. 1, and the structure of the nonvolatile semiconductor memory device is limited to this. It is not something.
  • the nonvolatile semiconductor memory device and the writing method thereof according to the present invention provide a current limit during a set operation and a reset during a reset operation without causing a change in the basic configuration of the memory cell or a decrease in the degree of integration. Prevention is easily realized. Therefore, the nonvolatile semiconductor memory device and the writing method thereof according to the present invention are extremely useful for improving the reliability of a highly integrated and high-performance nonvolatile semiconductor memory device.

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Abstract

　高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子１４と、ドレイン端子が抵抗記憶素子１４の一方の端部に接続され、ソース端子が基準電圧に接続されたトランジスタ１２と、ソース端子が抵抗記憶素子１４の他方の端部に接続されたトランジスタ１６とを有する不揮発性半導体記憶装置において、トランジスタ１６を介して抵抗記憶素子１４に書き込み電圧を印加して低抵抗状態から高抵抗状態に切り換える際に、トランジスタ１６のゲート端子に印加する電圧を、抵抗記憶素子１４のリセット電圧とトランジスタ１６の閾値電圧との合計以上、抵抗記憶素子１４のセット電圧と前記閾値電圧との合計未満の値に設定することにより、抵抗記憶素子１４に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御する。

Description

明 細 書
不揮発性半導体記憶装置及びその書き込み方法
技術分野
[0001] 本発明は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不 揮発性半導体記憶装置及びその書き込み方法に関する。
背景技術
[0002] 近年、新たなメモリ素子として、 ReRAM (Resistance Random Access Memory:抵 抗変化メモリ）と呼ばれる不揮発性半導体記憶装置が注目されて ヽる。 ReRAMは、 抵抗値が異なる複数の抵抗状態を有し、外部力 電気的刺激を与えることにより抵 抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態 とを例えば情報の" 0"ど' 1"とに対応づけることにより、メモリ素子として利用するもの である。 ReRAMは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さ から、その将来性が期待されている。
[0003] 抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の 電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属 を含む酸化物材料が知られて 、る。
[0004] 図 11に、抵抗記憶素子の電気特性を示す。図 11に示すように、高抵抗状態にある 抵抗記憶素子に電圧を徐々に印加していくと、電圧がある値 (セット電圧 V )を超え
set たところで急激に抵抗値が減少し、抵抗記憶素子は低抵抗状態に遷移する。この動 作を、一般に「セット」と呼ぶ。一方、低抵抗状態にある抵抗記憶素子に電圧を徐々 に印加していくと、電圧がある値 (リセット電圧 V )を超えたところで急激に抵抗値
reset
が増加し、抵抗記憶素子は高抵抗状態に遷移する。この動作を、一般に「リセット」と 呼ぶ。
[0005] これら動作により、抵抗記憶素子に単純に電圧を印加するだけで、抵抗記憶素子 の抵抗状態を制御することができる。データの読み出しは、リセットを起こさない程度 の電圧を印加したときに素子に流れる電流値を測定することにより可能である。 特許文献 1 :特開 2005— 025914号公報 特許文献 1 : 1. G. Baek et al., "Highly scalable non-volatile resistive memory using simple Dinary oxide driven by asymmetric unipolar voltage pulses , Tech. Digest IE DM 2004, p.587
発明の開示
発明が解決しょうとする課題
[0006] しカゝしながら、抵抗記憶素子に単純に電圧を印加して低抵抗状態から高抵抗状態 に抵抗状態をリセットする手法では、低抵抗状態から高抵抗状態への抵抗状態の変 化に伴う抵抗値の増大により、リセット直後の抵抗記憶素子には、リセット電圧を超え る過大な電圧が印加されてしまう。この電圧がセット電圧よりも高いと、抵抗記憶素子 は高抵抗状態力 再び低抵抗状態に遷移してしま 、、正常な書き込み動作を行うこ とができない。
[0007] また、抵抗記憶素子を高抵抗状態力も低抵抗状態にセットする場合には、高抵抗 状態から低抵抗状態への抵抗状態の変化に伴う抵抗値の急激な減少により、抵抗 記憶素子には過大な電流が流れてしまう。このため、セットの動作にあたっては、選 択トランジスタや抵抗記憶素子等の破壊を防止するために、電流制限を行うことが不 可欠である。
[0008] 本発明の目的は、正常な書き込み動作及びセット動作の際の電流制限を容易に実 現しうる不揮発性半導体記憶装置の構造及びその書き込み方法を提供することにあ る。
課題を解決するための手段
[0009] 本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によ つて前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子 が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続され た第 1のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部に接続された 第 2のトランジスタとを有する不揮発性半導体記憶装置の書き込み方法であって、前 記第 2のトランジスタを介して前記抵抗記憶素子に書き込み電圧を印加して前記高 抵抗状態力も前記低抵抗状態に切り換える際に、前記第 1のトランジスタのチャネル 抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ前 記抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、前記第
1のトランジスタのゲート端子に印加する駆動電圧を制御することを特徴とする不揮発 性半導体記憶装置の書き込み方法が提供される。
[0010] また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の 印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ド レイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧 に接続された第 1のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部に 接続された第 2のトランジスタとを有する不揮発性半導体記憶装置の書き込み方法 であって、前記第 2のトランジスタを介して前記抵抗記憶素子に書き込み電圧を印加 して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記第 2のトランジスタ のゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第 2のトラ ンジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧 との合計未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前 記リセット電圧以上、前記セット電圧未満の値に制御することを特徴とする不揮発性 半導体記憶装置の書き込み方法が提供される。
[0011] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電 圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と 、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電 圧に接続された第 1のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部 に接続された第 2のトランジスタと、前記抵抗記憶素子を前記高抵抗状態から前記低 抵抗状態に切り換える際に、前記第 1のトランジスタのチャネル抵抗が、前記抵抗記 憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ前記抵抗記憶素子が低 抵抗状態のときの抵抗値よりも十分に大きくなるように、前記第 1のトランジスタのゲー ト端子に印加する電圧を制御し、前記抵抗記憶素子を前記低抵抗状態から前記高 抵抗状態に切り換える際に、前記第 2のトランジスタのゲート端子に印加する電圧を、 前記抵抗記憶素子のリセット電圧と前記第 2のトランジスタの閾値電圧との合計以上 、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定すること により、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電 圧未満の値に制御する制御回路とを有することを特徴とする不揮発性半導体記憶装 置が提供される。
[0012] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電 圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と 、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電 圧に接続された第 1のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部 に接続された第 2のトランジスタと、前記抵抗記憶素子を前記高抵抗状態から前記低 抵抗状態に切り換える際に、前記第 1のトランジスタのチャネル抵抗が、前記抵抗記 憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ前記抵抗記憶素子が低 抵抗状態のときの抵抗値よりも十分に大きくなるように、前記第 1のトランジスタのゲー ト端子に印加する電圧を制御する制御回路とを有することを特徴とする不揮発性半 導体記憶装置が提供される。
[0013] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電 圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と 、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電 圧に接続された第 1のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部 に接続された第 2のトランジスタと、前記抵抗記憶素子を前記低抵抗状態から前記高 抵抗状態に切り換える際に、前記第 2のトランジスタのゲート端子に印加する電圧を、 前記抵抗記憶素子のリセット電圧と前記第 2のトランジスタの閾値電圧との合計以上 、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定すること により、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電 圧未満の値に制御する制御回路とを有することを特徴とする不揮発性半導体記憶装 置が提供される。
[0014] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電 圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と 、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電 圧に接続された第 1のトランジスタとをそれぞれ有し、マトリクス状に配置された複数 のメモリセルと、第 1の方向に延在して並行に配された複数の信号線であって、各信 号線が、前記第 1の方向に並ぶ前記メモリセルの前記第 1の磁気抵抗効果素子の他 方の端部に接続された複数のビット線と、前記第 1の方向と交差する第 2の方向に延 在して並行に配された複数の信号線であって、各信号線が、前記第 2の方向に並ぶ 前記メモリセルの前記第 1のトランジスタのゲート電極に接続された複数のワード線と 、複数の前記ビット線のそれぞれに接続された複数のトランジスタであって、ソース端 子が前記ビット線を介して前記第 1の方向に並ぶ前記メモリセルの前記第 1の磁気抵 抗効果素子の前記他方の端部に接続された複数の第 2のトランジスタと、複数の前 記メモリセルのうちの任意のメモリセルの前記抵抗記憶素子を前記高抵抗状態から 前記低抵抗状態に切り換える際に、前記任意のメモリセルの前記第 1のトランジスタ のチャネル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小 さく且つ前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるよう に、前記任意のメモリセルに対応する前記ワード線に印加する電圧を制御し、複数の 前記メモリセルのうちの任意のメモリセルの前記抵抗記憶素子を前記低抵抗状態か ら前記高抵抗状態に切り換える際に、前記任意のメモリセルに対応する前記ビット線 に接続された前記第 2のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶 素子のリセット電圧と前記第 2のトランジスタの閾値電圧との合計以上、前記抵抗記 憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、前記抵 抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に 制御する制御回路とを有することを特徴とする不揮発性半導体記憶装置。
発明の効果
本発明によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記 高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が抵抗 記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第 1のトラ ンジスタと、ソース端子が抵抗記憶素子の他方の端部に接続された第 2のトランジス タとを有する不揮発性半導体記憶装置を構成し、第 2のトランジスタを介して抵抗記 憶素子に書き込み電圧を印カロして高抵抗状態力も低抵抗状態に切り換える際に、第 1のトランジスタのチャネル抵抗が、抵抗記憶素子が高抵抗状態のときの抵抗値より も十分に小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくな るように、第 1のトランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗 記憶素子が低抵抗状態に切り換わった直後に書き込み電圧の殆どを第 1のトランジ スタに印加することができる。これにより、素子に流れる電流を制限することができる。
[0016] また、第 2のトランジスタを介して抵抗記憶素子に書き込み電圧を印加して低抵抗 状態から高抵抗状態に切り換える際に、第 2のトランジスタのゲート端子に印加する 電圧を、抵抗記憶素子のリセット電圧と第 2のトランジスタの閾値電圧との合計以上、 抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、 抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御す るので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加さ れる電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セッ 卜されるのを防止することがでさる。
[0017] また、上記第 2のトランジスタとしては、ビット線を選択するコラムセレクタを適用する ことができる。したがって、メモリセルの基本構成の変更や集積度の低下をもたらすこ となぐ上記効果を奏することができる。
図面の簡単な説明
[0018] [図 1]本発明の第 1実施形態による不揮発性半導体記憶装置の構造を示す回路図 である。
[図 2]本発明の第 1実施形態による不揮発性半導体記憶装置の書き込み方法 (セット 動作)を示す回路図である。
[図 3]本発明の第 1実施形態による不揮発性半導体記憶装置の書き込み方法 (リセッ ト動作)を示す回路図である。
[図 4]本発明の第 2実施形態による不揮発性半導体記憶装置の書き込み方法 (セット 動作)を示す回路図である。
[図 5]本発明の第 2実施形態による不揮発性半導体記憶装置の書き込み方法 (リセッ ト動作)を示す回路図である。
[図 6]本発明の第 3実施形態による不揮発性半導体記憶装置の構造を示す平面図 である。
[図 7]本発明の第 3実施形態による不揮発性半導体記憶装置の構造を示す概略断 面図である。
圆 8]本発明の第 3実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 1)である。
圆 9]本発明の第 3実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 2)である。
圆 10]本発明の第 3実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 3)である。
[図 11]抵抗記憶素子の電気特性を示すグラフである。
符号の説明
10· · ·メモリセル
12· "選択トランジスタ
14· ··抵抗記憶素子
16· · ·コラムセレクタ
18· ••P型トランジスタ
20· ••Ν型トランジスタ
22· "電流源
24· · ·センスアンプ
26· ··書き込み回路
30· "シリコン基板
32· 素子分離舞う
34· ··ゲート電極
36, 38…ソース Ζドレイン領域
40, 54, 68…層間絶縁膜
42, 44, 56, 70· ··コンタク卜ホール
46, 48, 58, 72· ··コンタクトプラグ
50· "グラウンド線
52· ··中継配線
60· ··下部電極 62…抵抗記憶層
64…上部電極
66· ··抵抗記憶素子
74…ビット線
発明を実施するための最良の形態
[0020] [第 1実施形態]
本発明の第 1実施形態による不揮発性半導体記憶装置並びにその書き込み方法 及び読み出しについて図 1乃至図 3を用いて説明する。
[0021] 図 1は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図 2及び 図 3は本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図で ある。
[0022] はじめに、本実施形態による不揮発性半導体記憶装置の回路構成について図 1を 用いて説明する。
[0023] 本実施形態による不揮発性半導体記憶装置は、 1つの選択トランジスタ (第 1のトラ ンジスタ） 12と 1つの抵抗記憶素子 14とからなるメモリセル 10力 行方向（図面横方 向）及び列方向（図面縦方向）に沿ってマトリクス状に配置されたものである。各メモリ セル 10は、選択トランジスタ 12のドレイン端子に、抵抗記憶素子 14の一方の端子を 接続して構成されている。
[0024] 行方向に並ぶメモリセル 10には、これらメモリセル 10に含まれる選択トランジスタ 1 2のゲート端子を共通接続するワード線 WLと、選択トランジスタ 12のソース端子を共 通接続するグラウンド線 GNDとが設けられている。グラウンド線 GNDは、基準電位（ V )に接続されている。ワード線 WL及びグランド線 GNDは、メモリセル 10の各行毎 に設けられている。図 1では、これら複数のワード線 WL及びグラウンド線 GNDを、 W L , WL , WL …ゝ GND , GND…と表している。
1 2 3 1 2
[0025] 列方向に並ぶメモリセル 10には、抵抗記憶素子 14の端子のうち選択トランジスタ 1 2が接続された側とは反対側の端子を共通接続するビット線 BLが設けられて 、る。ビ ット線 BLは、メモリセル 10の各列毎に設けられている。図 1では、これら複数のビット 線 BLを、 BL , BL , BLと表している。 [0026] 各ビット線 BLの一端には、 N型トランジスタよりなるコラムセレクタ (第 2のトランジスタ ) 16がそれぞれ設けられている。ビット線 BLには、コラムセレクタ 16のソース端子が 接続されている。コラムセレクタ 16のドレイン端子は、他のコラムセレクタ 16のドレイン 端子と共通接続され、 P型トランジスタ 18を介して電源線 (V )に接続されている。コ
dd
ラムセレクタ 16のドレイン端子は、また、 N型トランジスタ 20を介して電流源 22及びセ ンスアンプ 24に接続されて!、る。
[0027] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 2 及び図 3を用いて説明する。
[0028] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて図 2を用いて説明する。ここでは、図 1において、ワード線 WL及びビット線 BL に接続された右上のメモリセル 10に書き込みを行うものとする。
[0029] まず、ワード線 WLに所定の駆動電圧を印加し、選択トランジスタ 12をオン状態に する。このとき、ワード線 WLに印加する駆動電圧 V は、選択トランジスタ 12のチヤ
wl
ネル抵抗 R力 抵抗記憶素子 14が高抵抗状態のときの抵抗値 R に対して十分に
tr high
小さぐ抵抗記憶素子 14が低抵抗状態のときの抵抗値 R に対して十分に大きくな
low
るように、設定する。駆動電圧 V は、例えば、電源電圧を V として、 V <v に設
wl dd wl dd 定することができる。
[0030] また、非選択のワード線 WL , WL等には、例えば OVを印加し、選択トランジスタ 1
2 3
2をオフ状態にする。
[0031] 次いで、コラムセレクタ 16のゲート端子に所定の駆動電圧を印加し、コラムセレクタ 16をオン状態にする。コラムセレクタ 16のゲート端子には、抵抗記憶素子 14のセット 電圧 V とコラムセレクタ 16の閾値電圧 V との合計電圧 (V +V )以上の駆動電 set th set th 圧 V を印加する。これにより、書き込み回路 26とビット線 BLとが接続され、ビット線 sel
BLが選択される。なお、書き込み回路 26は、図 1に示す P型トランジスタ 18を含む 書き込み電圧印加用の駆動回路である。
[0032] なお、駆動電圧 V は、例えば、電源電圧 V をコラムセレクタ 16の閾値電圧 V 分
sel dd th だけ昇圧した電圧 (V +V )に設定することができる。コラムセレクタ 16のゲート端
dd th
子に印加する駆動電圧 V を V +V に設定しているのは、電源電圧 V が低い世 代 (例えば、 V ≤1. 8V)の不揮発性半導体記憶装置を考慮したものである。すな dd
わち、図 2に示す回路においてコラムセレクタ 16のゲート端子に印加する駆動電圧 V を V に設定した場合、ビット線 BLの電圧 Vが V -V となり、抵抗記憶素子 14 sel dd 1 bl dd th
にセット電圧 V 以上の電圧を印加できない場合が想定されるからである。コラムセレ
set
クタ 16のゲート端子に印加する駆動電圧 V を昇圧しなくても抵抗記憶素子 14にセ
sel
ット電圧 V 以上の電圧を印加できるような場合 (例えば、電源電圧 V 力 Vの、 5V
set dd
系のトランジスタで回路が構成されている場合）には、コラムセレクタ 16のゲート端子 に昇圧した電圧を必ずしも印加する必要はな!/ヽ。
[0033] 次いで、書き込み回路 26から、抵抗記憶素子 14のセット電圧 V 以上の書き込み
set
パルス電圧を出力する。このとき、コラムセレクタ 16のゲート端子には、抵抗記憶素子 14のセット電圧 V とコラムセレクタ 16の閾値電圧 V との合計電圧 (V +V )以上
set th set th の駆動電圧 V が印加されているため、ビット線 BLの電圧 V は V -V にクランプ
sel 1 bl sel th
される。
[0034] なお、書き込み回路 26から出力する書き込みノルス電圧は、例えば、電源電圧 V
d に設定することができる。この場合、駆動電圧 V を V +V に設定する上記の例で d sei αα th
は、ビット線 BLの電圧 Vは電源電圧 V にクランプされる。
1 bl dd
[0035] これにより、抵抗記憶素子 14及び選択トランジスタ 12には、ビット線 BLの電圧 V
1 bl 力 抵抗記憶素子 14の抵抗値及び選択トランジスタ 12のチャネル抵抗 R に応じた
tr
比率で分配されて印加される。
[0036] このとき、選択トランジスタ 12のチャネル抵抗 Rは、抵抗記憶素子 14が高抵抗状
tr
態のときの抵抗値 R に対して十分に小さくなるように制御されているため、ビット線
high
BLの電圧 Vの殆どが高抵抗状態の抵抗記憶素子 14に印加される。また、ビット線
1 bl
BLの電圧 V は抵抗記憶素子 14のセット電圧 V 以上の値に設定されているため、
1 bl set
抵抗記憶素子 14は高抵抗状態力も低抵抗状態にセットされる。
[0037] セット動作の際の選択トランジスタ 12のチャネル抵抗 Rを高めに制御しておくこと
tr
により、抵抗記憶素子 14が高抵抗状態力も低抵抗状態にセットした直後に、ビット線 BLの電圧 Vの電圧の殆どが選択トランジスタ 12に印加されることとなり、抵抗記憶
1 bl
素子 14及び選択トランジスタ 12を流れる電流は、選択トランジスタ 12の素子抵抗に よって制限される。すなわち、選択トランジスタ 12を、電流制限素子として用いること ができる。
[0038] この後、コラムセレクタ 16及び選択トランジスタ 14を順次オフ状態に戻し、セットの 動作を完了する。
[0039] 以上の書き込み方法を検証するため、 0. 18 μ mテクノロジを用いた不揮発性半導 体記憶装置に関して SPICEシミュレーションを行った。このシミュレーションでは、抵 抗記憶素子 14の高抵抗状態の抵抗値 R を 80k Ω、低抵抗状態の抵抗値 R を 4
high low
、セット電圧 V を 1. 5V、リセット電圧 V を 0. 5V、電源電圧 V を 1. 8Vとした
set reset dd
。また、コラムセレクタ 16のゲート端子には電源電圧 V を閾値電圧 V 分だけ昇圧し
dd th
た 2. 5Vを印加し、選択トランジスタ 12のゲート端子には電源電圧 V よりも低い 1. 0
dd
Vを印加した。また、コラムセレクタ 16のゲート幅を 3 μ m、選択トランジスタ 12のゲー 卜幅を 0. 36 μ mとした。
[0040] この結果、セット前の状態において、ノード 2の電圧は 1. 64V、ノード 1の電圧は 0.
08Vとなり、抵抗記憶素子 14にはセット電圧を上回る 1. 56Vが印加され、正常にセ ット動作が行われることが判った。
[0041] また、セット後の状態においては、ノード 2の電圧は 1. 56V、ノード 1の電圧は 1. 3
IVとなり、抵抗記憶素子 14にはリセット電圧よりも低い 0. 25Vが印加され、セットし た状態を維持できることが判った。
[0042] また、選択トランジスタ 12のゲート端子に 1. OVを印加したときのチャネル抵抗は約
21kQであり、セット後に抵抗記憶素子 14及び選択トランジスタ 12に流れる電流は 6
2. 5 Aに制限できることが判った。
[0043] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて図 3を用いて説明する。ここでは、図 1において、ワード線 WL及びビット線 BL に接続された右上のメモリセル 10に書き込みを行うものとする。
[0044] まず、ワード線 WLに所定の駆動電圧を印加し、選択トランジスタ 12をオン状態に する。ワード線 WLに印加する駆動電圧 V は、選択トランジスタ 12のチャネル抵抗
1 wl
R 力 抵抗記憶素子 14が低抵抗状態のときの抵抗値 R に対して十分に小さい値 tr low
になるように、設定する。駆動電圧 V は、例えば、電源電圧 V に設定することがで きる。
[0045] また、非選択のワード線 WL , WL等には、例えば OVを印加し、選択トランジスタ 1
2 3
2をオフ状態にする。
[0046] 次いで、コラムセレクタ 16のゲート端子に所定の駆動電圧を印加し、コラムセレクタ 16をオン状態にする。コラムセレクタ 16のゲート端子には、抵抗記憶素子 14のリセッ ト電圧 V とコラムセレクタ 16の閾値電圧 V との合計電圧 (V +V )以上であり reset th reset t
、且つ、抵抗記憶素子 14のセット電圧 V とコラムセレクタ 16の閾値電圧 V との合
set th
計電圧 (V +V )未満の駆動電圧 V (V +v >v ≥v +v )を印加する。
set th sel set th sel reset th
これにより、書き込み回路 26とビット線 B とが接続され、ビット線 B が選択される。
[0047] なお、駆動電圧 V は、例えば、電源電圧 V に設定することができる。
sei dd
[0048] 次いで、書き込み回路 26から、抵抗記憶素子 14のセット電圧 V とコラムセレクタ
reset
16の閾値電圧 V との合計電圧 (V +V )以上の書き込みパルス電圧を出力する
th reset th
。このとき、コラムセレクタ 16のゲート端子には、抵抗記憶素子 14のリセット電圧 V
reset とコラムセレクタ 16の閾値電圧 V との合計電圧 (V +V )以上であり、且つ、抵抗
th reset th
記憶素子 14のセット電圧 V とコラムセレクタ 16の閾値電圧 V との合計電圧 (V +
set th set
V )未満の駆動電圧 V が印加されているため、ビット線 BLの電圧 V は、 V -V th sel 1 bl sel th
(V >v ≥v )にクランプされる。
set bl reset
[0049] なお、書き込みノルス電圧は、例えば、電源電圧 V
ddに設定することができる。この 場合、駆動電圧 V を電源電圧 V に設定する上記の例では、ビット線 BLの電圧 V
sel dd 1 bl は、 V -v にクランプされる。
dd th
[0050] これにより、抵抗記憶素子 14及び選択トランジスタ 12には、ビット線 BLの電圧 V (
1 bl
V >V ≥V )力、抵抗記憶素子 14の抵抗値及び選択トランジスタ 12のチャネル set bl reset
抵抗 R に応じた比率で分配されて印加される。
tr
[0051] このとき、選択トランジスタ 12のチャネル抵抗 R は、抵抗記憶素子 14が低抵抗状
tr
態のときの抵抗値 R に対して十分に小さくなるように制御されているため、ビット線 B
low
Lの電圧 Vの殆どが低抵抗状態の抵抗記憶素子 14に印加される。また、ビット線 B
1 bl
Lの電圧 Vは抵抗記憶素子 14のリセット電圧 V 以上の値に設定されているため、
1 bl set
抵抗記憶素子 14は低抵抗状態力ゝら高抵抗状態にリセットされる。 [0052] 抵抗記憶素子 14が高抵抗状態にリセットされた直後、抵抗記憶素子 14に印加され る電圧が増加することが懸念される。しカゝしながら、ビット線 BLの電圧 Vは V -V
1 bl sel th
(V >V ≥V )にクランプされているため、抵抗記憶素子 14に印加される電圧が set bl reset
セット電圧 V を超えることはなぐ抵抗記憶素子 14が再セットされることはない。
set
[0053] なお、駆動電圧 V 及び書き込みパルス電圧を電源電圧 V に設定する上記の例
sel dd
では、ビット線 BLの電圧 V は V -V にクランプされることになるが、この電圧は通
1 bl dd th
常は抵抗記憶素子 14のセット電圧 v よりも低くなるため、再セットが生じるなどの問
set
題はない。ビット線 BLの電圧 V (=V -V )が抵抗記憶素子 14のセット電圧 V
1 bl dd th
よりも高くなる場合には、セット動作の場合と同様、
Figure imgf000015_0001
V を低く設定し、選択トランジスタ 12のチャネル抵抗を増加すればよい。これにより、 wl
選択トランジスタ 12に分圧される電圧を増やし、抵抗記憶素子 14に印加される電圧 がセット電圧 V 以下になるように制御することができる。このときにワード線 WLに印
set 1 加する駆動電圧 V は、抵抗記憶素子 14に印加される電圧が V 以上、 V 未満に
wl reset set なるように、適宜制御する。
[0054] この後、コラムセレクタ 16及び選択トランジスタ 12を順次オフ状態に戻し、リセットの 動作を完了する。
[0055] 以上の書き込み方法を検証するため、 0. 18 μ mテクノロジを用いた不揮発性半導 体記憶装置に関して SPICEシミュレーションを行った。このシミュレーションでは、抵 抗記憶素子 14の高抵抗状態の抵抗値 R を 80k Ω、低抵抗状態の抵抗値 R を 4
high low
、セット電圧 V を 1. 5V、リセット電圧 V を 0. 5V、電源電圧 V を 1. 8Vとした
set reset dd
。また、コラムセレクタ 16のゲート幅を 3 πι、選択トランジスタ 12のゲート幅を 0. 36 μ mとした。
[0056] この結果、リセット前の状態において、ノード 2の電圧は 0. 99V、ノード 1の電圧は 0
. 43Vとなり、抵抗記憶素子 14にはリセット電圧を上回る 0. 56Vが印加され、正常に リセット動作が行われることが判った。
[0057] また、リセット後の状態においては、ノード 2の電圧は 1. 08V、ノード 1の電圧は 0.
03Vとなり、抵抗記憶素子 14にはセット電圧よりも低い 1. 05Vが印加され、リセットし た状態を維持できることが判った。 [0058] 次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図 1を 用いて説明する。ここでは、図 1において、ワード線 WI^及びビット線 Β に接続され た右上のメモリセル 10に記憶された情報を読み出すものとする。
[0059] まず、 Ν型トランジスタ 20及びビット線 BLに接続されるコラムセレクタ 16をオンにし 、ビット線 BLをプリチャージする。
[0060] 次 、で、ワード線 WLに所定の駆動電圧 (V )を印加し、選択トランジスタ 12をォ
1 dd
ンにする。
[0061] これにより、電流源 22から供給される読み出し電流は、 N型トランジスタ 20、コラム セレクタ 16、抵抗記憶素子 14及び選択トランジスタ 12を介してグラウンド線 GNDに 向力つて流れる。これに伴い、ビット線 BLには、抵抗記憶素子 14の抵抗状態に応じ た電圧 V が出力される。
reaa
[0062] 次いで、センスアンプ 24により、ビット線 BLの電圧 V とリファレンス電圧 V とを
1 read rer 比較し、その大小関係に基づいて抵抗記憶素子 14が低抵抗状態であるのか高抵抗 状態であるのかを判定する。
[0063] こうして、メモリセル 10に記録された記憶情報の読み出しを行うことができる。
[0064] コラムセレクタ 16をソースフォロア動作させてビット線 BLの電位を所定の値にクラン プすることによりリセット動作の際の再書き込みを防止する本発明の上記方式は、読 み出し動作との整合性が優れており、読み出しも容易である。
[0065] 抵抗変化を利用した他のメモリとしては PRAM (相変化メモリ）や MRAM (磁気抵 抗メモリ）等がある。これらメモリのメモリセルは、選択トランジスタ (Tr)とメモリ素子 (R )とからなる IT— 1Rセルが一般的であり、その接続は選択トランジスタがグラウンド側 、メモリ素子がビット線 BL側になっている。この回路は、いわゆるソース接地回路であ り選択トランジスタは定電流源として働くため、電流読み出しが容易である。
[0066] 一方、仮に選択トランジスタとメモリ素子とを逆に接続した場合、読み出し電流を流 すことにより選択トランジスタのソース電位が上がり、ゲート一ソース間電圧 (V )が小 gs さくなつて素子抵抗が非常に大きくなるため、メモリ素子の抵抗変化を読み出しにくく なる。このため、選択トランジスタを書き込み動作の際にビット線 BLの電圧をクランプ するためのクランプトランジスタとして用いるのは好ましくない。 [0067] また、書き込み動作の際にビット線 BLの電圧をクランプするためのトランジスタとし てコラムセレクタ 16を用いることは、不揮発性半導体記憶装置の集積度を維持するう えでも有効である。ビット線 BLの電圧をクランプするためには、クランプトランジスタの ゲート幅をある程度大きくすることが好ましい。また、セット動作の際には、書き込み回 路 26—コラムセレクタ 16—ビット線 BL—選択トランジスタ 12—抵抗記憶素子 14から 構成される経路において、抵抗記憶素子 14にセット電圧 V が印加されるようにコラ
set
ムセレクタ 16のゲート電圧を閾値電圧 V 分の昇圧を行っている力 コラムセレクタ 1
th
6のオン抵抗を下げるためにも、コラムセレクタ 16のゲート幅をある程度大きくする方 が好ましい。コラムセレクタ 16は、ビット線 BL毎に設置されるものであるから、レイァゥ ト上の余裕があり、トランジスタのゲート幅を容易に大きくすることが可能であり、不揮 発性半導体記憶装置の集積度に与える影響も小さ 、。
[0068] 本実施形態による不揮発性半導体記憶装置の読み出し方法では、読み出し回路 として電流源 22を設け、この電流源 22から供給される読み出し電流を流すビット線 B Lをコラムセレクタ 16によって選択する構成としている。このため、書き込み動作の際 にビット線 BLの電圧をクランプするためのクランプトランジスタとして、コラムセレクタ 1 6を利用することができる。但し、書き込み動作の際にビット線 BLの電圧をクランプす るためのクランプトランジスタは、必ずしもコラムセレクタ 16である必要はない。書き込 み動作の際にビット線 BLの電圧をクランプするためのトランジスタを、別個独立して 各ビット線 BLに設けるようにしてもょ 、。
[0069] このように、本実施形態によれば、抵抗記憶素子と、ドレイン端子が抵抗記憶素子 の一方の端部に接続され、ソース端子が基準電圧に接続された選択トランジスタと、 ソース端子が抵抗記憶素子の他方の端部に接続されたクランプトランジスタとを有す る不揮発性半導体記憶装置を構成し、クランプトランジスタを介して抵抗記憶素子に 書き込み電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、選択トラン ジスタのチャネル抵抗力、抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に 小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように 、選択トランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗記憶素子 が低抵抗状態に切り換わった直後に書き込み電圧の殆どを選択トランジスタに印加 することができる。これにより、素子に流れる電流を制限することができる。
[0070] また、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して低抵抗 状態から高抵抗状態に切り換える際に、クランプトランジスタのゲート端子に印加する 電圧を、抵抗記憶素子のリセット電圧とクランプトランジスタの閾値電圧との合計以上 、抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより 、抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御 するので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加 される電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セ ッ卜されるのを防止することがでさる。
[0071] また、上記クランプトランジスタとしては、ビット線を選択するコラムセレクタを適用す ることができる。したがって、メモリセルの基本構成の変更や集積度の低下をもたらす ことなぐ上記効果を奏することができる。
[0072] [第 2実施形態]
本発明の第 2実施形態による不揮発性半導体記憶装置の書き込み方法について 図 4及び図 5を用いて説明する。なお、図 1に示す第 1実施形態による不揮発性半導 体記憶装置と同様の構成には同一の符号を付し説明を省略し或いは簡潔にする。
[0073] 図 4及び図 5は本実施形態による不揮発性半導体記憶装置の書き込み方法を示 す回路図である。
[0074] 本実施形態では、図 1に示す第 1実施形態による不揮発性半導体記憶装置の他の 書き込み方法について示す。なお、本実施形態による不揮発性半導体記憶装置の 書き込み方法は、基本的には第 1実施形態の場合と同様である。本実施形態による 不揮発性半導体記憶装置の書き込み方法が第 1実施形態の場合と異なる点は、書 き込み電圧を定電圧とし、選択トランジスタのゲート端子に印加する駆動電圧をパル ス電圧とする点である。
[0075] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて図 4を用いて説明する。ここでは、図 1において、ワード線 WL及びビット線 BL に接続された右上のメモリセル 10に書き込みを行うものとする。
[0076] まず、書き込み回路 26から書き込み電圧を印加する。書き込み電圧は、抵抗記憶 素子 14のセット電圧 V 以上の電圧とする。書き込み電圧は、例えば電源電圧 V に set dd 設定することができる。
[0077] 次いで、コラムセレクタ 16のゲート端子に所定の駆動電圧 V を印加し、コラムセレ sel
クタ 16をオン状態にする。コラムセレクタ 16のゲート端子には、抵抗記憶素子 14の セット電圧 V とコラムセレクタ 16の閾値電圧 V との合計電圧 (V +V )以上の駆 set th set th 動電圧 V を印加する。これにより、書き込み回路 26とビット線 BLとが接続され、ビッ sel 1 ト線 BLの電圧 V は V -V にクランプされる。
1 bl sel th
[0078] なお、駆動電圧 V は、例えば、電源電圧 V をコラムセレクタ 16の閾値電圧 V 分 sel dd th だけ昇圧した電圧 (V +V )に設定することができる。この場合、ビット線 BLの電圧 dd th 1
V は電源電圧 V にクランプされる。電源電圧 V を昇圧しなくても抵抗記憶素子 14 bl dd dd
にセット電圧 v 以上の電圧を印加できるような場合には、第 1実施形態の場合と同 set
様、コラムセレクタ 16のゲート端子に昇圧した電圧を必ずしも印加する必要はない。
[0079] 次 、で、ワード線 WLに所定の駆動電圧 (パルス電圧）を印加し、選択トランジスタ 12をオン状態にする。このとき、ワード線 WLに印加する駆動電圧 V は、選択トラン wl
ジスタ 12のチャネル抵抗 R 1S 抵抗記憶素子 14が高抵抗状態のときの抵抗値 R tr high に対して十分に小さぐ抵抗記憶素子 14が低抵抗状態のときの抵抗値 R に対して low 十分に大きくなるように、設定する。駆動電圧 V は、例えば、電源電圧を V として、 wl dd
V <v に設定することができる。
wl dd
[0080] また、非選択のワード線 WL , WL等には OVを印加し、選択トランジスタ 12をオフ
2 3
状態にする。
[0081] これにより、抵抗記憶素子 14及び選択トランジスタ 12には、ビット線 BLの電圧 V
1 bl 力 抵抗記憶素子 14の抵抗値及び選択トランジスタ 12のチャネル抵抗 R に応じた tr 比率で分配されて印加される。
[0082] このとき、選択トランジスタ 12のチャネル抵抗 Rは、抵抗記憶素子 14が高抵抗状 tr
態のときの抵抗値 R に対して十分に小さくなるように制御されているため、ビット線 high
BLの電圧 Vの殆どが高抵抗状態の抵抗記憶素子 14に印加される。また、ビット線
1 bl
BLの電圧 V は抵抗記憶素子 14のセット電圧 V 以上の値に設定されているため、
1 bl set
抵抗記憶素子 14は高抵抗状態力も低抵抗状態にセットされる。 [0083] セット動作の際の選択トランジスタ 12のチャネル抵抗 Rを高めに制御しておくこと
tr
により、抵抗記憶素子 14が高抵抗状態力も低抵抗状態にセットした直後に、ビット線 BLの電圧 Vの電圧の殆どが選択トランジスタ 12に印加されることとなり、抵抗記憶
1 bl
素子 14及び選択トランジスタ 12を流れる電流は、選択トランジスタ 12の素子抵抗に よって制限される。すなわち、選択トランジスタ 12を、電流制限素子として用いること ができる。
[0084] この後、コラムセレクタ 16をオフ状態に戻し、書き込み回路 26からの書き込み電圧 の印加を停止し、セットの動作を完了する。
[0085] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて図 5を用いて説明する。ここでは、図 1において、ワード線 WL及びビット線 BL に接続された右上のメモリセル 10に書き込みを行うものとする。
[0086] まず、書き込み回路 26から書き込み電圧を印加する。書き込み電圧は、抵抗記憶 素子 14のリセット電圧 V 以上の電圧とする。書き込み電圧は、例えば電源電圧 V
reset d dに設定することができる。
[0087] 次いで、コラムセレクタ 16のゲート端子に所定の駆動電圧を印加し、コラムセレクタ 16をオン状態にする。コラムセレクタ 16のゲート端子には、抵抗記憶素子 14のリセッ ト電圧 V とコラムセレクタ 16の閾値電圧 V との合計電圧 (V +V )以上であり reset th reset t
、且つ、抵抗記憶素子 14のセット電圧 V とコラムセレクタ 16の閾値電圧 V との合
set th 計電圧 (V +V )未満の駆動電圧 V (V +v >v ≥v +v )を印加する。
set th sel set th sel reset th
これにより、書き込み回路 26とビット線 BLとが接続され、ビット線 BLの電圧 Vは、
1 1 bl
V -V (V >v ≥v )にクランプされる。
sel th set bl reset
[0088] なお、駆動電圧 V は、例えば電源電圧 V に設定することができる。この場合、ビ
sei dd
ット線 BLの電圧 Vは電源電圧 V -V にクランプされる。
1 bl dd th
[0089] 次いで、ワード線 WLに所定の駆動電圧 (パルス電圧）を印加し、選択トランジスタ 12をオン状態にする。ワード線 WLに印加する駆動電圧 V は、選択トランジスタ 12
1 wl
のチャネル抵抗 R 1S 抵抗記憶素子 14が低抵抗状態のときの抵抗値 R に対して
tr low
十分に小さい値になるように、設定する。駆動電圧 V は、例えば電源電圧 V 設定
wl dd することができる。 [0090] また、非選択のワード線 WL , WL等には OVを印加し、選択トランジスタ 12をオフ
2 3
状態にする。
[0091] これにより、抵抗記憶素子 14及び選択トランジスタ 12には、ビット線 BLの電圧 V (
1 bl
V >V ≥V )力、抵抗記憶素子 14の抵抗値及び選択トランジスタ 12のチャネル set bl reset
抵抗 R に応じた比率で分配されて印加される。
tr
[0092] このとき、選択トランジスタ 12のチャネル抵抗 R は、抵抗記憶素子 14が低抵抗状 tr
態のときの抵抗値 R に対して十分に小さくなるように制御されているため、ビット線 B low
Lの電圧 Vの殆どが低抵抗状態の抵抗記憶素子 14に印加される。また、ビット線 B
1 bl
Lの電圧 Vは抵抗記憶素子 14のリセット電圧 V 以上の値に設定されているため、
1 bl set
抵抗記憶素子 14は低抵抗状態力ゝら高抵抗状態にリセットされる。
[0093] 抵抗記憶素子 14が高抵抗状態にリセットされた直後、抵抗記憶素子 14に印加され る電圧が増加することが懸念される。しカゝしながら、ビット線 BLの電圧 Vは V -V
1 bl sel th
(V >V ≥V )にクランプされているため、抵抗記憶素子 14に印加される電圧が set bl reset
セット電圧 V を超えることはなぐ抵抗記憶素子 14が再セットされることはない。
set
[0094] この後、コラムセレクタ 16をオフ状態に戻し、書き込み回路 26からの書き込み電圧 の印加を停止し、リセットの動作を完了する。
[0095] このように、本実施形態によれば、抵抗記憶素子と、ドレイン端子が抵抗記憶素子 の一方の端部に接続され、ソース端子が基準電圧に接続された選択トランジスタと、 ソース端子が抵抗記憶素子の他方の端部に接続されたクランプトランジスタとを有す る不揮発性半導体記憶装置を構成し、クランプトランジスタを介して抵抗記憶素子に 書き込み電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、選択トラン ジスタのチャネル抵抗力、抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に 小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように 、選択トランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗記憶素子 が低抵抗状態に切り換わった直後に書き込み電圧の殆どを選択トランジスタに印加 することができる。これにより、素子に流れる電流を制限することができる。
[0096] また、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して低抵抗 状態から高抵抗状態に切り換える際に、クランプトランジスタのゲート端子に印加する 電圧を、抵抗記憶素子のリセット電圧とクランプトランジスタの閾値電圧との合計以上 、抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより 、抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御 するので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加 される電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セ ッ卜されるのを防止することがでさる。
[0097] また、上記クランプトランジスタとしては、ビット線を選択するコラムセレクタを適用す ることができる。したがって、メモリセルの基本構成の変更や集積度の低下をもたらす ことなぐ上記効果を奏することができる。
[0098] [第 3実施形態]
本発明の第 3実施形態による不揮発性半導体記憶装置及びその製造方法につい て図 6乃至図 10を用いて説明する。なお、図 1に示す第 1実施形態による不揮発性 半導体記憶装置と同様の構成には同一の符号を付し説明を省略し或いは簡潔にす る。
[0099] 図 6は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図 7は本 実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図 8乃至図 10 は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である
[0100] 本実施形態では、図 1に示す回路構成を実現する不揮発性半導体記憶装置の具 体的な構造の一例及びその製造方法について説明する。
[0101] はじめに、本実施形態による不揮発性半導体記憶装置の構造について図 6及び図 7を用いて説明する。なお、図 7は図 6の A—A^ 線断面図である。
[0102] シリコン基板 30上には、素子領域を画定する素子分離膜 32が形成されている。そ れぞれの素子領域は、 X方向に長い矩形形状を有している。これら複数の活性領域 は、互いに千鳥格子状に配置されている。
[0103] 素子分離膜 32が形成されたシリコン基板 30上には、 Y方向に延在する複数のヮー ド線 WLが形成されている。ワード線 WLは、各素子領域に、それぞれ 2本ずつが延 在している。ワード線 WLの両側の活性領域には、ソース/ドレイン領域 36, 38が形 成されている。これにより、各素子領域には、ワード線 WLを兼ねるゲート電極 34とソ ース Zドレイン領域 36, 38とを有する選択トランジスタが、それぞれ 2つずつ形成さ れている。一の素子領域に形成された 2つの選択トランジスタは、ソース Zドレイン領 域 36を共用している。
[0104] 選択トランジスタ 12が形成されたシリコン基板 30上には、層間絶縁膜 40が形成さ れている。層間絶縁膜 40には、ソース/ドレイン領域 36に接続されたコンタクトブラ グ 46と、ソース Zドレイン領域 38に接続されたコンタクトプラグ 48とが埋め込まれてい る。
[0105] 層間絶縁膜 40上には、コンタクトプラグ 46を介してソース/ドレイン領域 36 (ソース 端子）に電気的に接続されたグラウンド線 50と、コンタクトプラグ 48を介してソース Z ドレイン領域 38 (ドレイン端子）に電気的に接続された中継配線 52とが形成されてい る。グラウンド線 50 (GND)は、図 7に示すように、 Y方向に延在して形成されている。
[0106] グラウンド線 50及び中継配線 52が形成された層間絶縁膜 40上には、層間絶縁膜 54が形成されている。層間絶縁膜 54には、中継配線 52に接続されたコンタクトブラ グ 58が埋め込まれている。
[0107] コンタクトプラグ 58が埋め込まれた層間絶縁膜 54上には、抵抗記憶素子 66が形成 されている。抵抗記憶素子 66は、コンタクトプラグ 58、中継配線 52及びコンタクトブラ グ 48を介してソース Zドレイン領域 38に電気的に接続された下部電極 60と、下部電 極 60上に形成された抵抗記憶材料よりなる抵抗記憶層 62と、抵抗記憶層 62上に形 成された上部電極 64とを有して 、る。
[0108] 抵抗記憶素子 66が形成された層間絶縁膜 54上には、層間絶縁膜 68が形成され ている。層間絶縁膜 68には、抵抗記憶素子 66の上部電極 64に接続されたコンタクト プラグ 72が埋め込まれて!/、る。
[0109] コンタクトプラグ 72が埋め込まれた層間絶縁膜 68上には、コンタクトプラグ 72を介し て抵抗記憶素子 66の上部電極 64に電気的に接続されたビット線 74が形成されてい る。ビット線 74 (BL)は、図 7に示すように、 X方向に延在して形成されている。
[0110] こうして、図 1に示すメモリセルアレイを構成する不揮発性半導体記憶装置が形成さ れている。 [0111] 次に、本実施形態による不揮発性半導体装置の製造方法について図 8乃至図 10 を用いて説明する。
[0112] まず、シリコン基板 30内〖こ、例えば STI (Shallow Trench Isolation)法〖こより、素子領 域を画定する素子分離膜 32を形成する。
[0113] 次いで、シリコン基板 30の素子領域上に、通常の MOSトランジスタの製造方法と 同様にして、ゲート電極 34及びソース Zドレイン領域 36, 38を有するセル選択トラン ジスタを形成する（図 8 (a) )。
[0114] 次いで、セル選択トランジスタが形成されたシリコン基板 30上に例えば CVD法によ りシリコン酸ィ匕膜を堆積した後、このシリコン酸ィ匕膜の表面を例えば CMP法により研 磨し、シリコン酸ィ匕膜よりなり表面が平坦化された層間絶縁膜 40を形成する。
[0115] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 40に、ソース Zド レイン領域 36, 38に達するコンタクトホール 42, 44を形成する。
[0116] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール 42, 44内に、ソース/ドレイン領域 36, 38に電 気的に接続されたコンタクトプラグ 46, 48を形成する（図 8 (b) )。
[0117] 次いで、コンタクトプラグ 46, 48が埋め込まれた層間絶縁膜 40上に例えば CVD法 により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパ ターニングし、コンタクトプラグ 46を介してソース/ドレイン領域 36に電気的に接続さ れたグラウンド線 50と、コンタクトプラグ 48を介してソース Zドレイン領域 38に電気的 に接続された中継配線 52とを形成する（図 8 (c) )。
[0118] 次いで、グラウンド線 50及び中継配線 52が形成された層間絶縁膜 40上に例えば CVD法によりシリコン酸ィ匕膜を堆積した後、このシリコン酸ィ匕膜の表面を例えば CM P法により研磨し、シリコン酸ィ匕膜よりなり表面が平坦化された層間絶縁膜 54を形成 する。
[0119] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 54に、中継配線
52に達するコンタクトホール 56を形成する。
[0120] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール 56内に、中継配線 52、コンタクトプラグ 48を介 してソース Zドレイン領域 38に電気的に接続されたコンタクトプラグ 58を形成する（ 図 9 (a) )。
[0121] 次いで、コンタクトプラグ 58が埋め込まれた層間絶縁膜 54上に、例えばスパッタ法 により、例えばプラチナ膜を堆積する。
[0122] 次いで、プラチナ膜上に、例えばレーザアブレーシヨン、ゾノレゲル、スパッタ、 MOC VD等により TiO膜を堆積し、 TiO膜を形成する。
[0123] 次 、で、 TiO膜上に、例えばスパッタ法により、例えばプラチナ膜を堆積する。
[0124] 次 、で、フォトリソグラフィ及びドライエッチングにより、プラチナ膜 ZTiO膜 Zブラ チナ膜よりなる積層膜をパターユングする。こうして、プラチナ膜よりなりコンタクトブラ グ 58、中継配線 52及びコンタクトプラグ 48を介してソース/ドレイン領域 38に電気 的に接続された下部電極 60と、下部電極 60上に形成された TiO膜よりなる抵抗記 憶層 62と、抵抗記憶層 62上に形成されたプラチナ膜よりなる上部電極 64とを有する 抵抗記憶素子 66を形成する（図 9 (b) )。
[0125] なお、抵抗記憶層 62を構成する抵抗記憶材料としては、 TiOのほか、例えば、 Ni O 、 YO、 CeO、 MgO、 ZnO、 ZrO、 HfO、 WO、 NbO、 TaO、 CrO 、 MnO 、 AIO、 VO 、 SiO等を適用することができる。また、 Pr^ Ca MnO 、 La^ Ca M nO 、 SrTiO 、 YBa Cu O、 LaNiO等の複数の金属や半導体原子を含む酸化物
3 3 2 3 y
材料を適用することもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構 造としてもよい。
[0126] また、下部電極 60及び上部電極 64を構成する電極材料としては、プラチナのほか 、例えば、 Ir、 W、 Niゝ Auゝ Cuゝ Agゝ Pdゝ Znゝ Crゝ Al、 Mnゝ Taゝ Siゝ TaN、 TiN、 R u、 ITO、 NiO、 IrO、 SrRuO、 CoSi、 WSi、 NiSiゝ MoSi、 TiSi、 Al—Siゝ Al—C
2 2 2 2
u、 Al— Si— Cu等を適用することができる。下部電極 60を構成する電極材料と上部 電極 64を構成する電極材料とは、同じでも異なってもよ!/、。
[0127] 次いで、抵抗記憶素子 66が形成された層間絶縁膜 54上に例えば CVD法によりシ リコン酸ィ匕膜を堆積した後、このシリコン酸ィ匕膜の表面を例えば CMP法により研磨し
、シリコン酸ィ匕膜よりなり表面が平坦化された層間絶縁膜 68を形成する。
[0128] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 68に、抵抗記憶 素子 66の上部電極 64に達するコンタクトホール 70を形成する。
[0129] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール 70内に、抵抗記憶素子 66の上部電極 64に接 続されたコンタクトプラグ 72を形成する（図 10 (a) )。
[0130] 次いで、コンタクトプラグ 72が埋め込まれた層間絶縁膜 68上に導電膜を堆積後、 フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプ ラグ 72を介して抵抗記憶素子 66の上部電極 64に電気的に接続されたビット線 74を 形成する（図 10 (b) )。
[0131] この後、必要に応じて更に上層の配線層等を形成し、不揮発性半導体装置を完成 する。
[0132] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0133] 例えば、上記実施形態では、ビット線の電圧をクランプするトランジスタとしてビット 線選択用のコラムセレクタを利用した力 ビット線の電圧をクランプするトランジスタは これに限定されるものではない。ビット線の電圧をクランプするトランジスタには、書き 込み回路とビット線との間に設けられた他のトランジスタを利用してもよいし、書き込 み回路とビット線との間に新たに設けてもよい。
[0134] また、上記実施形態では、抵抗記憶層 62が TiOよりなる抵抗記憶素子 66を用い た力 抵抗記憶素子 66の抵抗記憶層 62はこれに限定されるものではない。本願発 明に適用可能な抵抗記憶材料としては、 TiO、 NiO、 YO、 CeO、 MgO、 ZnO、 ZrO、 HfO、 WO、 NbO、 TaO、 CrO、 MnO、 AlO、 VO、 SiO等が挙げられ る。或いは、 Pr Ca MnO、 La Ca MnO、 SrTiO、 YBa Cu O、 LaNiO等 l -x x 3 1 -x x 3 3 2 3 y
の複数の金属や半導体原子を含む酸化物材料を用いることもできる。これら抵抗記 憶材料は、単体で用いてもょ 、し積層構造としてもょ ヽ。
[0135] また、上記実施形態では、上部電極 60及び下部電極 64をプラチナにより構成した 力 電極の構成材料はこれに限定されるものではない。本願発明に適用可能な電極 材料としては、例えば、 Ir、 W、 Ni、 Au、 Cu、 Ag、 Pd、 Zn、 Cr、 Al、 Mn、 Ta、 Si、 T aN、 TiN、 Ru、 ITO、 NiO、 IrO、 SrRuO、 CoSi、 WSi、 NiSi、 MoSi、 TiSi、 Al — Si、 Al—Cu、 Al—Si—Cu等が挙げられる。
[0136] また、第 3実施形態による不揮発性半導体記憶装置の構造は、図 1に示す回路構 成を実現する一例を示したものであり、不揮発性半導体記憶装置の構造はこれに限 定されるものではない。
産業上の利用可能性
[0137] 本発明による不揮発性半導体記憶装置及びその書き込み方法は、メモリセルの基 本構成の変更や集積度の低下をもたらすことなぐセット動作の際の電流制限及びリ セット動作の際の再セット防止を容易に実現するものである。したがって、本発明によ る不揮発性半導体記憶装置及びその書き込み方法は、高集積且つ高性能の不揮 発性半導体記憶装置の信頼性を向上するうえで極めて有用である。

Claims

請求の範囲
[1] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一 方の端部に接続され、ソース端子が基準電圧に接続された第 1のトランジスタと、ソー ス端子が前記抵抗記憶素子の他方の端部に接続された第 2のトランジスタとを有する 不揮発性半導体記憶装置の書き込み方法であって、
前記第 2のトランジスタを介して前記抵抗記憶素子に書き込み電圧を印加して前記 高抵抗状態力も前記低抵抗状態に切り換える際に、前記第 1のトランジスタのチヤネ ル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ 前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、前記 第 1のトランジスタのゲート端子に印加する駆動電圧を制御する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[2] 請求の範囲第 1項に記載の不揮発性半導体記憶装置の書き込み方法において、 前記抵抗記憶素子が前記低抵抗状態に切り換わった際に流れる電流を、前記第 1 のトランジスタにより制限する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[3] 請求の範囲第 1項又は第 2項に記載の不揮発性半導体記憶装置の書き込み方法 において、
前記抵抗記憶素子の書き込みの際に、前記第 2のトランジスタのゲート端子に、前 記第 2のトランジスタのドレイン端子に印加する前記書き込み電圧よりも前記第 2のト ランジスタの閾値電圧分だけ高!ヽ駆動電圧を印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[4] 請求の範囲第 1項乃至第 3項のいずれか 1項に記載の不揮発性半導体記憶装置 の書き込み方法にぉ 、て、
前記書き込み電圧を電源電圧に設定し、
前記第 2のトランジスタの前記ゲート端子に印加する電圧を、前記電源電圧と前記 第 2のトランジスタの前記閾値電圧との合計の値に設定し、
前記第 1のトランジスタの前記ゲート端子に印加する電圧を、前記電源電圧よりも低 い値に設定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[5] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一 方の端部に接続され、ソース端子が基準電圧に接続された第 1のトランジスタと、ソー ス端子が前記抵抗記憶素子の他方の端部に接続された第 2のトランジスタとを有する 不揮発性半導体記憶装置の書き込み方法であって、
前記第 2のトランジスタを介して前記抵抗記憶素子に書き込み電圧を印加して前記 低抵抗状態から前記高抵抗状態に切り換える際に、前記第 2のトランジスタのゲート 端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第 2のトランジスタ の閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計 未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前記リセッ ト電圧以上、前記セット電圧未満の値に制御する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[6] 請求の範囲第 5項に記載の不揮発性半導体記憶装置の書き込み方法において、 前記第 2のトランジスタのドレイン端子に印加する前記書き込み電圧を、前記抵抗 記憶素子のリセット電圧と前記閾値電圧との合計以上の値に設定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[7] 請求の範囲第 5項又は第 6項に記載の不揮発性半導体記憶装置の書き込み方法 において、
前記書き込み電圧、前記第 2のトランジスタの前記ゲート端子に印加する電圧、及 び前記第 1のトランジスタの前記ゲート端子に印加する電圧を、電源電圧に設定する ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[8] 請求の範囲第 5項又は第 6項に記載の不揮発性半導体記憶装置の書き込み方法 において、
前記第 1の選択トランジスタの前記ゲート端子に印加する電圧を、前記第 1の選択ト ランジスタのチャネル抵抗が、前記抵抗記憶素子が前記低抵抗状態のときの抵抗値 に対して十分に小さ 、値となるように設定する ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[9] 請求の範囲第 1項乃至第 8項のいずれか 1項に記載の不揮発性半導体記憶装置 の書き込み方法にぉ 、て、
前記第 1のトランジスタの前記ゲート端子に、定電圧を印加し、
前記第 2のトランジスタのドレイン端子に、パルス電圧である前記書き込み電圧を印 加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[10] 請求の範囲第 1項乃至第 8項のいずれか 1項に記載の不揮発性半導体記憶装置 の書き込み方法にぉ 、て、
前記第 1のトランジスタの前記ゲート端子に、パルス電圧を印加し、
前記第 2のトランジスタのドレイン端子に、定電圧である前記書き込み電圧を印加 する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[11] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、
ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電 圧に接続された第 1のトランジスタと、
ソース端子が前記抵抗記憶素子の他方の端部に接続された第 2のトランジスタと、 前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際に、前 記第 1のトランジスタのチャネル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵 抗値よりも十分に小さく且つ前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも 十分に大きくなるように、前記第 1のトランジスタのゲート端子に印加する電圧を制御 し、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前 記第 2のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電 圧と前記第 2のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電 圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印 加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御する制御回 路と を有することを特徴とする不揮発性半導体記憶装置。
[12] 請求の範囲第 11項に記載の不揮発性半導体記憶装置において、
前記抵抗記憶素子と前記第 2のランジスタとの間にビット線が設けられており、 前記第 2のトランジスタは、前記ビット線を選択するためのコラムセレクタである ことを特徴とする不揮発性半導体記憶装置。
[13] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、
ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電 圧に接続された第 1のトランジスタと、
ソース端子が前記抵抗記憶素子の他方の端部に接続された第 2のトランジスタと、 前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際に、前 記第 1のトランジスタのチャネル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵 抗値よりも十分に小さく且つ前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも 十分に大きくなるように、前記第 1のトランジスタのゲート端子に印加する電圧を制御 する制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
[14] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、
ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電 圧に接続された第 1のトランジスタと、
ソース端子が前記抵抗記憶素子の他方の端部に接続された第 2のトランジスタと、 前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前 記第 2のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電 圧と前記第 2のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電 圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印 加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御する制御回 路と
を有することを特徴とする不揮発性半導体記憶装置。 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一 方の端部に接続され、ソース端子が基準電圧に接続された第 1のトランジスタとをそ れぞれ有し、マトリクス状に配置された複数のメモリセルと、
第 1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記 第 1の方向に並ぶ前記メモリセルの前記第 1の磁気抵抗効果素子の他方の端部に 接続された複数のビット線と、
前記第 1の方向と交差する第 2の方向に延在して並行に配された複数の信号線で あって、各信号線が、前記第 2の方向に並ぶ前記メモリセルの前記第 1のトランジスタ のゲート電極に接続された複数のワード線と、
複数の前記ビット線のそれぞれに接続された複数のトランジスタであって、ソース端 子が前記ビット線を介して前記第 1の方向に並ぶ前記メモリセルの前記第 1の磁気抵 抗効果素子の前記他方の端部に接続された複数の第 2のトランジスタと、
複数の前記メモリセルのうちの任意のメモリセルの前記抵抗記憶素子を前記高抵 抗状態力 前記低抵抗状態に切り換える際に、前記任意のメモリセルの前記第 1のト ランジスタのチャネル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵抗値よりも 十分に小さく且つ前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大き くなるように、前記任意のメモリセルに対応する前記ワード線に印加する電圧を制御 し、複数の前記メモリセルのうちの任意のメモリセルの前記抵抗記憶素子を前記低抵 抗状態力 前記高抵抗状態に切り換える際に、前記任意のメモリセルに対応する前 記ビット線に接続された前記第 2のトランジスタのゲート端子に印加する電圧を、前記 抵抗記憶素子のリセット電圧と前記第 2のトランジスタの閾値電圧との合計以上、前 記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することによ り、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧 未満の値に制御する制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009157479A1 (ja) * 2008-06-26 2009-12-30 日本電気株式会社 スイッチング素子およびスイッチング素子の製造方法
KR100967681B1 (ko) 2008-02-20 2010-07-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
JPWO2008129774A1 (ja) * 2007-03-13 2010-07-22 パナソニック株式会社 抵抗変化型記憶装置
US20100208515A1 (en) * 2009-02-13 2010-08-19 Fujitsu Limited Magnetic random access memory
CN101833991A (zh) * 2009-03-12 2010-09-15 株式会社东芝 半导体存储装置
US7898839B2 (en) * 2006-09-05 2011-03-01 Fujitsu Limited Semiconductor memory device and method of writing into semiconductor memory device
US8923031B2 (en) 2012-07-02 2014-12-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US9000506B2 (en) 2010-11-19 2015-04-07 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory element and method for manufacturing the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655440B1 (ko) * 2005-08-30 2006-12-08 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
GB2502569A (en) 2012-05-31 2013-12-04 Ibm Programming of gated phase-change memory cells
GB2502568A (en) 2012-05-31 2013-12-04 Ibm Memory apparatus with gated phase-change memory cells
KR102127486B1 (ko) * 2013-04-01 2020-06-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9373399B2 (en) 2013-07-22 2016-06-21 Micron Technology, Inc. Resistance variable element methods and apparatuses
TWI581264B (zh) * 2014-05-07 2017-05-01 旺宏電子股份有限公司 電阻式記憶體及其操作方法
US9443588B2 (en) * 2014-10-27 2016-09-13 Industrial Technology Research Institute Resistive memory system, driver circuit thereof and method for setting resistance thereof
TWI646531B (zh) * 2014-10-27 2019-01-01 財團法人工業技術研究院 電阻式記憶體系統、其驅動電路及其阻抗設置方法
EP3282449B1 (en) * 2015-06-02 2019-08-07 Huawei Technologies Co. Ltd. Signal processing circuit
US9536827B1 (en) * 2016-02-26 2017-01-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structures
US11024355B1 (en) * 2020-01-31 2021-06-01 International Business Machines Corporation MRAM bit line write control with source follower

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004234707A (ja) * 2002-12-04 2004-08-19 Sharp Corp 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
JP2005092912A (ja) * 2003-09-12 2005-04-07 Sharp Corp 不揮発性半導体記憶装置
JP2005216387A (ja) * 2004-01-29 2005-08-11 Sony Corp 記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004234707A (ja) * 2002-12-04 2004-08-19 Sharp Corp 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
JP2005092912A (ja) * 2003-09-12 2005-04-07 Sharp Corp 不揮発性半導体記憶装置
JP2005216387A (ja) * 2004-01-29 2005-08-11 Sony Corp 記憶装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BEAK I.G. ET AL.: "Highly scalable nonvolatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses", IEDM, 2004, pages 587 - 590 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898839B2 (en) * 2006-09-05 2011-03-01 Fujitsu Limited Semiconductor memory device and method of writing into semiconductor memory device
JPWO2008129774A1 (ja) * 2007-03-13 2010-07-22 パナソニック株式会社 抵抗変化型記憶装置
JP5095728B2 (ja) * 2007-03-13 2012-12-12 パナソニック株式会社 抵抗変化型記憶装置
KR100967681B1 (ko) 2008-02-20 2010-07-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
WO2009157479A1 (ja) * 2008-06-26 2009-12-30 日本電気株式会社 スイッチング素子およびスイッチング素子の製造方法
US20100208515A1 (en) * 2009-02-13 2010-08-19 Fujitsu Limited Magnetic random access memory
JP2010211898A (ja) * 2009-03-12 2010-09-24 Toshiba Corp 半導体記憶装置
US8139394B2 (en) 2009-03-12 2012-03-20 Kabushiki Kaisha Toshiba Semiconductor storage device
CN101833991A (zh) * 2009-03-12 2010-09-15 株式会社东芝 半导体存储装置
US8582346B2 (en) 2009-03-12 2013-11-12 Kabushiki Kaisha Toshiba Semiconductor storage device
US9000506B2 (en) 2010-11-19 2015-04-07 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory element and method for manufacturing the same
US8923031B2 (en) 2012-07-02 2014-12-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US9142288B2 (en) 2012-07-02 2015-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device

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