JP2005216387A - 記憶装置 - Google Patents
記憶装置 Download PDFInfo
- Publication number
- JP2005216387A JP2005216387A JP2004022121A JP2004022121A JP2005216387A JP 2005216387 A JP2005216387 A JP 2005216387A JP 2004022121 A JP2004022121 A JP 2004022121A JP 2004022121 A JP2004022121 A JP 2004022121A JP 2005216387 A JP2005216387 A JP 2005216387A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory
- resistance value
- resistance
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 258
- 229910001404 rare earth metal oxide Inorganic materials 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 abstract description 39
- 238000004904 shortening Methods 0.000 abstract 1
- 230000008859 change Effects 0.000 description 60
- 239000010408 film Substances 0.000 description 26
- 230000007423 decrease Effects 0.000 description 19
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 238000005259 measurement Methods 0.000 description 11
- 238000012795 verification Methods 0.000 description 7
- 238000002474 experimental method Methods 0.000 description 6
- 239000010416 ion conductor Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910005866 GeSe Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0097—Erasing, e.g. resetting, circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/009—Write using potential difference applied between cell electrodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/10—Resistive cells; Technology aspects
- G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/10—Resistive cells; Technology aspects
- G11C2213/15—Current-voltage curve
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/34—Material includes an oxide or a nitride
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
- Read Only Memory (AREA)
Abstract
【解決手段】 記憶素子Amnの両端の間に閾値電圧以上の電圧を印加することにより抵抗値が変化する特性を有する記憶素子Amnと、この記憶素子Amnと直列に接続され負荷となる回路素子Tmnとを有して、メモリセルCが構成されており、記憶素子Amnを抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を書き込みと定義したときに、記憶素子Amn及び回路素子Tmnの両端の間に印加された電圧が閾値電圧よりも大きいある電圧値以上であるときに、書き込み後におけるメモリセルCの記憶素子Amn及び回路素子Tmnの合成抵抗値が、印加された電圧の大きさによらず、ほぼ一定値となる特性を有するように記憶装置100を構成する。
【選択図】 図3
Description
しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
この相変化メモリは、温度によってスイッチングを起こすため、環境温度の変化に敏感であるという課題を有している。
従って、記憶層を挟んで2つの電極を設けて、これら2つの電極に電圧や電流を印加する、比較的簡単な構成であるため、記憶素子の微細化が容易である。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体(例えば、アモルファスGeS又はアモルファスGeSe)よりなり、2つの電極のいずれか一方の電極には、Ag,Cu或いはZnを含んでいる(特許文献1参照)。
そして、情報の記録(書き込み)時と消去時とで、極性の異なる電圧パルスを印加している。
非特許文献2には、記憶層のI−V特性が示され、記録・消去の際の閾値電圧は±0.5Vとなっている。この構成でも、電圧パルスの印加により情報の記録・消去が可能であり、必要なパルス電圧は±1.1V・電圧パルス幅は2msであるとされている。
さらに、高速の記録・消去も可能であり、電圧パルス幅100nsでの動作が報告されている。この場合、必要なパルス電圧は±5Vとなっている。
また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
また、非特許文献1では、記憶層とアクセス制御用のMOSトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を10ns〜100nsの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅がさらに長い場合には、記憶層の特性から、抵抗が再び減少することが予想される。
従って、100ns程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行うことが困難である。
例えば、記録前に、記憶素子に既に記録されている情報の内容(記憶層の抵抗値)を読み出して確認する過程を行い、確認した内容(抵抗値)とこれから記録する内容(抵抗値)との関係に対応して、記録を行う。
或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値とは異なっていた場合には、再記録を行って所望の抵抗値に補正する。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行うことが困難になる。
即ち、書き込みが行われて記憶素子の抵抗値が低い状態になったメモリセルに、さらに書き込みを行った場合でも、メモリセルの合成抵抗値が下がり過ぎることがない。
これにより、書き込み前の記憶素子の抵抗値に依存せず、確実に書き込みを行うことが可能になる。
また、メモリセルに記録された情報を読み出す際に、メモリセルの合成抵抗値に基く出力信号から、記録された情報を容易に検知することができるため、読み出しエラーを生じないようにすることができる。
また、ベリファイ過程が不要になると共に、電圧パルスを何度も印加する必要がないため、速く書き込みを行うことができる。また、読み出しエラーを生じないようにすることができるため、読み出しをやり直さなくても済むようになる。これにより、情報の記録や情報の読み出しを高速で行うことが可能になる。
従って、高速に動作し、信頼性の高い記憶装置を実現することができる。
そして、記憶素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となる。
その後、電圧を0Vに戻してもその抵抗値(低い抵抗値)を保持し続ける。
その後、電圧を0Vに戻してもその抵抗値(高い抵抗値)を保持し続ける。
また、希土類酸化膜中において、Cu,Ag,或いはZnのようなイオン化が容易な金属を含有していることが望ましい。
そして、メモリセルCを構成する抵抗変化型記憶素子A及びMISトランジスタTの両端にそれぞれ端子電圧V1,V2が印加されることにより、両端子間に電位差V(=|V2−V1|)を生じる。
これは、MISトランジスタTのオン抵抗値が高いと、端子間に印加した電位差がほとんどMISトランジスタTにかかるため、電力がロスしてしまい、印加した電圧を効率良く記憶素子Aの抵抗の変化に使用することができないからである。
これにより、詳細を後述するように、メモリセルCへの印加電圧Vにばらつきがあっても、安定して情報の記録を行うことができ、記録した情報を読み出したときの読み出しエラーの発生を抑制することができる。
この記憶装置100は、(m+1)行・(n+1)列のメモリセルCが、マトリクス状に配置されて構成されている。メモリセルCは、図2に示したように、抵抗変化型記憶素子Aの一端がトランジスタTの一端(ここではドレイン)に接続されて構成されている。
トランジスタT(T00〜Tmn)のゲートは、ワード線W(W0〜Wm)に接続されている。抵抗変化型記憶素子Aの他端は、ビット線B(B0〜Bn)に接続されている。また、トランジスタTの他端(ソース)は、ソース線S(S0〜Sm)に接続されている。
さらに、ビット線B(B0〜Bn)は、その電圧制御回路であるビットデコーダBD(BD0〜BDn)に接続されている。ワード線W(W0〜Wm)は、その電圧制御回路であるロウデコーダRD(RD0〜RDm)に接続されている。ソース線S(S0〜Sm)は、その電圧制御回路であるソースデコーダSD(SD0〜SDm)に接続されている。
情報の記録を行うべきメモリセルCに対応するワード線Wに対して、ロウデコーダRDによりゲート電圧VGSを印加して、MISトランジスタTのゲートをオンにする。そして、そのメモリセルCに対応するビット線B及びソース線Sに対して、ビットデコーダBD及びソースデコーダSDにより、図2に示した端子電圧V1,V2を印加する。これにより、メモリセルC内の抵抗変化型記憶素子A及びMISトランジスタTに、電圧Vを印加することができる。
これにより、抵抗変化型記憶素子Aへ情報(例えばデータ“1”)の記録(以下、この場合を書き込みとする)を行うことができる。
また、抵抗変化型記憶素子Aの抵抗値が低抵抗の状態であるときに、MISトランジスタTのゲートをオンにすると共に、メモリセルC内の抵抗変化型記憶素子A及びMISトランジスタTに、書き込み時とは逆極性の電圧Vを印加すると、抵抗変化型記憶素子Aの両端にかかる電圧が、前述した抵抗変化型記憶素子Aの消去閾値電圧よりも大きくなっていれば、抵抗変化型記憶素子Aの抵抗値が低抵抗の状態から増大して、高抵抗の状態へと遷移する。
これにより、抵抗変化型記憶素子Aへ情報(例えばデータ“0”)の記録(以下、この場合を消去とする)を行うことができる。
従って、例えば同一行のメモリセルC群のうち一部のメモリセルCにだけ情報の記録を行う場合には、情報の記録を行わない他のメモリセルCについては、ビット線Bの電位を、ソース線Sの電位と同じ、又はソース線Sとの電位差が抵抗変化型記憶素子Aの閾値電圧(書き込み閾値電圧或いは消去閾値電圧)よりも充分小さくなるように設定して、記録が行われないようにする。
メモリセルCの両端に印加した電圧Vは、記憶素子AとMISトランジスタTとに分圧される。
このとき、前述したようにMISトランジスタTのオン抵抗値が記憶素子Aの高い抵抗値よりも充分低い構成であれば、記憶素子Aの抵抗値が高抵抗である状態では、印加した電圧のほとんどが記憶素子Aの両端に加わる。即ち、記憶素子Aの両端に加わる電圧VAについて、ほぼVA=Vとなる。
これは、記憶素子Aの抵抗値R1の低下により記憶素子Aの両端の電圧VAが減少していくと、記憶素子Aに流れる電流Iと記憶素子Aの両端の電圧VAとの関係が、記憶素子AのI−V特性に近づいていき、この記憶素子AのI−V特性に達したときにそれ以上は変化できなくなるからである。即ち、記憶素子AのI−V特性に達した後に、記憶素子Aの抵抗値R1をさらに減少させるためには、今度は記憶素子Aの両端の電圧VAを増やす必要があるが、この電圧VAを増やすと記憶素子Aに流れる電流Iも増加し、記憶素子Aに直列接続されたMISトランジスタTにも同じ電流Iが流れるため、電流Iの増加に対応してMISトランジスタTの両端にかかる電圧(V−VA)も増加する。しかし、メモリセルCへの印加電圧Vが一定であり、各素子A,Tの両端にかかる電圧(VA,V−VA)はこの印加電圧Vを分圧しているので、両方を共に増やすことは不可能である。
このため、記憶素子AのI−V特性に達した状態で、記憶素子Aの抵抗値R1の低下が止まり、各素子A,Tの両端にかかる電圧(VA,V−VA)がそれぞれ一定値となる。
この動作点における各素子A,Tの両端の電圧及びメモリセルCを流れる電流は、記憶素子AのI−V特性とMISトランジスタTのI−V特性とにより求めることができる。
記憶素子Aの両端にかかる電圧VAが記憶素子Aの消去閾値電圧よりも大きければ、情報の記録(消去)が開始され、記憶素子Aの抵抗値が増大していく。記憶素子Aの抵抗値の増大に伴って記憶素子Aの分圧即ち記憶素子Aの両端にかかる電圧VAも増大するため、記憶素子Aの抵抗値の増大がさらに進行していく。記憶素子Aの抵抗値がある程度大きく(高抵抗に)なると、それ以上は抵抗値の増大が進行しなくなるため、ここで情報の記録動作(消去動作)が停止することになる。
この状態における各素子A,Tの両端の電圧及びメモリセルCを流れる電流も、上述の動作点と同様に、記憶素子AのI−V特性とMISトランジスタTのI−V特性とにより求めることができる。
このため、この記憶素子単独でメモリセルを構成すると、記録を施す前の記憶素子の抵抗値に依存して記録(書き込み)後のメモリセルの抵抗値が異なることになる。この場合、記録した情報を読み出すことが困難になったり、読み出しエラーを生じたりする。
また、記憶素子の抵抗値が下がり過ぎると、記憶素子を高抵抗の状態にするために必要となる電圧が非常に大きくなってしまうため、このときの消費電力や記憶装置の回路にかかる負担が増大してしまう。
即ち、記録を施す前の抵抗変化型記憶素子Aの抵抗値に依存せず、確実に書き込みを行うことが可能となる。
これにより、情報の記録や情報の読み出しを、高速で行うことが可能になる。
従って、信頼性の高い記憶装置を実現することができる。
このような抵抗変化型記憶素子では、記憶素子単独でメモリセルを構成すると、印加電圧に依存してメモリセルの抵抗値が大きく変化し、記録の安定性が得られにくい。
これに対して、本発明を適用して、回路素子を抵抗変化型記憶素子に直列接続することにより、動作点で抵抗値の低下が抑えられ、印加電圧の大きさによるメモリセルの抵抗値の変化を小さくすることができる。そして、回路素子の抵抗値を適切に設定することによって、情報の記録後のメモリセルの抵抗値をほぼ一定の抵抗値とすることも可能になる。
図4に、このような抵抗変化型記憶素子のI−V特性の測定を行った結果を示す。なお、図4では、−1.0mAで電流リミッタをかけて、それ以上の電流が流れないようにして測定したため、本来はそれ以上の電流が流れる電圧範囲でも−1.0mAとなっている。
この図4にI−V特性を示す抵抗変化型記憶素子では、正の電圧を印加すると、特に閾値がなく、低抵抗から高抵抗に戻る特性を有する。
そして、この抵抗変化型記憶素子を用いて本発明の記憶装置のメモリセルを構成する場合には、図4の負電圧側で回路素子による動作点が存在することになり、この場合も正負両側で閾値電圧を有する記憶素子を用いた場合と同様に、抵抗値の低下を抑えて安定して記録動作を行うことができる。
次に、実際に記憶装置のメモリセルを作製して、特性を調べた。
以下のようにして、図5に断面図を示す記憶素子10を作製した。
まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極2としてTiW膜を、50nmの膜厚で堆積した。
続いて、マグネトロンスパッタリング装置を用いて、記録補助層3として、Cu膜を10nm、引き続き、GeSbTeGd膜を、さらに、酸素ガス導入による反応性スパッタリング法により、希土類酸化膜4として、アモルファスGd酸化膜を5nm形成した。この希土類酸化膜4が記憶層となる。
次に、アモルファスGd酸化膜を覆ってフォトレジストを形成し、その後フォトリソグラフィにより、露光と現像を行ってアモルファスGd酸化膜上のフォトレジストに開口(スルーホール)を形成した。開口(スルーホール)の大きさは縦2μm、横2μmとした。
その後、真空中280℃においてアニールを行ってフォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁膜5を形成した。なお、絶縁膜5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料(シリコン酸化膜等)を絶縁膜5に用いた方がよい。
続いて、上部電極6としてTiW膜を100nmの膜厚で成膜した。
その後、フォトリソグラフィにより、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁膜5上に堆積した上部電極6を、50μm×50μmの大きさにパターニングを行った。
このようにして、図5に示した構造の記憶素子10を作製して、試料1の記憶素子10とした。
以下、便宜上、データ“1”を低抵抗状態、データ“0”を高抵抗状態として、I−V特性の測定結果を説明する。
そして、データ”1”の記録を行うために電圧(ここでは負電圧とする)を印加したとき、0VからV1=−0.8V,−1.0V,−1.2V のそれぞれの電圧値V1まで印加電圧を上げていくと、その最大印加電圧値V1に応じて僅かなばらつきを生じたものの、記録後の抵抗値がほぼ一定であり、その値はおよそ200Ωであった。
その後、データ“1”の記録を行うときとは逆極性の電圧(ここでは正電圧とする)を印加することによって、データ“1”の抵抗状態に比して充分高い抵抗状態とすることができ、データ“0”の記録を行うことができた。
このようにして、抵抗素子20の抵抗値R0を、それぞれ1kΩ,2kΩ,5kΩとしたメモリセル30を作製し、試料2〜試料4のメモリセルとした。
抵抗素子20の抵抗値R0を1kΩとしたメモリセル(試料2)の測定結果を図7Aに示し、抵抗素子20の抵抗値R0を2kΩとしたメモリセル(試料3)の測定結果を図7Bに示し、抵抗素子20の抵抗値R0を5kΩとしたメモリセル(試料4)の測定結果を図7Cに示す。
記録後のメモリセルの抵抗値Rcellは、R0=1kΩ(試料2)ではRcell=1.5kΩであり、R0=2kΩ(試料3)ではRcell=2.7kΩであり、R0=5kΩ(試料4)ではRcell=6.3kΩとなっている。
そして、Rcell=R0+R1であるので、記憶素子10の抵抗値R1は、R0=1kΩ(試料2)ではR1=0.5kΩであり、R0=2kΩ(試料3)ではR1=0.7kΩであり、R0=5kΩ(試料4)ではR1=1.3kΩとなる。
図8より、抵抗素子20の抵抗値R0に対応して、記録後の記憶素子10の抵抗値R1が決まり、ほぼ直線的に変化することがわかる。
次に、本発明の記憶装置のメモリセルの構成において、重ね書きを行ったときの記憶素子の抵抗変化を調べた。
図6に回路図を示したメモリセル30を作製し、このメモリセル30の両端に、図9Aに示すように、パルス幅1ミリ秒で±1Vのパルス電圧を極性をランダムに印加して、各パルスの印加直後に読み出し電圧を0.1VとしてメモリセルCから読み出される信号レベルを測定した。なお、パルス電圧の極性パターンは1サイクルを20ミリ秒として繰り返した。
この測定結果を図9Bに示す。なお、図9Bにおいて、信号レベルの大きさは記憶素子Aの抵抗値に比例し、記憶素子Aの抵抗値が高いほど大きい信号レベルが得られる。
また、同じ極性の電圧パルスを続けて印加しても、信号レベルの大きさは変化しないことがわかる。
図9Aでは、記録パルス幅を1ミリ秒としたが、これは、パルス幅が長いほど記録前のデータパターン依存性をより厳しく評価することが可能であるためで、パルス幅が短い場合、例えば20ナノ秒の場合においても、同様な結果が得られた。
次に、本発明の記憶装置のメモリセルの構成において、メモリセルに印加するパルス電圧のパルス幅を変化させたときの記録後の抵抗値の変化を調べた。
図6の抵抗素子20として、それぞれ抵抗値1kΩ,2kΩ,5kΩの各抵抗素子を記憶素子10に対して直列接続してメモリセル30を構成した場合において、記録時(Write)と消去時(Erase)にメモリセル30の両端にパルス電圧を印加したときに、パルス電圧のパルス幅を変化させて、それぞれ記録後のメモリセル30の合成抵抗値を測定した。測定結果として、パルス電圧のパルス幅と、記録後のメモリセル30の合成抵抗値との関係を、図10に示す。
なお、この実験3では、実験1とは記憶素子10の構成が異なっているため、具体的な記録後の抵抗値が図7A〜図7Cとは異なっている。
また、希土類酸化膜はアモルファス構造であるため、非常に微細な素子に加工した場合においても均一に動作することが可能であり、さらに融点が高いため、温度変化に対して安定に動作することが可能である。
例えば、図1に示したI−V特性を有する記憶素子の場合には、回路素子の抵抗値を、少なくとも、記憶素子の最小抵抗値と記憶素子の最大抵抗値との間の範囲内とすることが望ましい。
従って、本発明の記憶装置では、記録後のベリファイは行わないのが普通である。
そして、本発明の記憶装置においても、例えば図11Aや図11Bにフローチャートを示すようにして、ベリファイを行うことが可能である。
まず、ステップST1において、メモリセルの記憶素子に書き込みを行う。
次に、ステップST2において、書き込みを行ったメモリセルにおいて、書き込みベリファイを行う。具体的には書き込みを行ったメモリセルの読み出し動作を行って、そのメモリセルの抵抗値を調べる。
次に、ステップST3において、メモリセルの抵抗値を調べた結果、書き込みを行ったメモリセルが書き込み状態(抵抗値が所定の低抵抗である状態)であったときには、書き込みを終了する。一方、書き込み状態ではなかったときには、書き込み失敗と判断して、ステップST1に戻り、再びメモリセルの記憶素子に書き込みを行う。
このような流れで、確実に書き込みを行うことができる。
まず、ステップST4において、メモリセルの記憶素子に消去を行う。
次に、ステップST5において、消去を行ったメモリセルにおいて、消去ベリファイを行う。具体的には消去を行ったメモリセルの読み出し動作を行って、そのメモリセルの抵抗値を調べる。
次に、ステップST6において、メモリセルの抵抗値を調べた結果、消去を行ったメモリセルが消去状態(抵抗値が所定の高抵抗である状態)であったときには、消去を終了する。一方、消去状態ではなかったときには、消去失敗と判断して、ステップST4に戻り、再びメモリセルの記憶素子に消去を行う。
このような流れで、確実に消去を行うことができる。
Claims (3)
- 両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、
前記記憶素子と直列に接続された、負荷となる回路素子とを有して、メモリセルが構成され、
前記記憶素子を抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を、書き込みと定義したとき、
前記記憶素子及び前記回路素子の両端の間に印加された電圧が前記閾値電圧よりも大きいある電圧値以上であるときには、前記書き込み後における前記メモリセルの前記記憶素子及び前記回路素子の合成抵抗値が、前記電圧の大きさによらずほぼ一定値となる特性を有する
ことを特徴とする記憶装置。 - 前記記憶素子は、第1の電極と第2の電極との間に記憶層が挟まれて構成され、前記第1の電極と前記第2の電極間に前記閾値電圧以上の電圧を印加することにより、前記記憶層の抵抗値が変化して、前記記憶素子の抵抗値が変化することを特徴とする請求項1に記載の記憶装置。
- 前記記憶素子の前記記憶層は、主としてアモルファス希土類酸化膜から成り、前記アモルファス希土類酸化膜中にCu,Ag,或いはZnが添加され、膜厚が10nm以下であることを特徴とする請求項2に記載の記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004022121A JP4385778B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置 |
EP05250287.9A EP1566810B1 (en) | 2004-01-29 | 2005-01-20 | Resistive memory device with stable writing |
US11/042,959 US7145791B2 (en) | 2004-01-29 | 2005-01-25 | Memory device having variable resistive memory element |
KR1020050008020A KR101106402B1 (ko) | 2004-01-29 | 2005-01-28 | 기억 장치 |
TW094102769A TWI285895B (en) | 2004-01-29 | 2005-01-28 | Memory device |
CNB2005100697280A CN100533595C (zh) | 2004-01-29 | 2005-01-28 | 存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004022121A JP4385778B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005216387A true JP2005216387A (ja) | 2005-08-11 |
JP4385778B2 JP4385778B2 (ja) | 2009-12-16 |
Family
ID=34709067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004022121A Expired - Fee Related JP4385778B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7145791B2 (ja) |
EP (1) | EP1566810B1 (ja) |
JP (1) | JP4385778B2 (ja) |
KR (1) | KR101106402B1 (ja) |
CN (1) | CN100533595C (ja) |
TW (1) | TWI285895B (ja) |
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007046145A1 (ja) * | 2005-10-19 | 2007-04-26 | Fujitsu Limited | 不揮発性半導体記憶装置の書き込み方法 |
JP2007294745A (ja) * | 2006-04-26 | 2007-11-08 | Sony Corp | 記憶素子及び記憶装置 |
WO2007132525A1 (ja) * | 2006-05-16 | 2007-11-22 | Fujitsu Limited | 不揮発性半導体記憶装置及びその書き込み方法 |
WO2008029446A1 (fr) * | 2006-09-05 | 2008-03-13 | Fujitsu Limited | Procédé d'écriture d'appareil de stockage a semi-conducteur non volatil |
JP2008112945A (ja) * | 2006-10-31 | 2008-05-15 | Sony Corp | 記憶装置 |
WO2008072477A1 (ja) * | 2006-12-08 | 2008-06-19 | Sharp Kabushiki Kaisha | 半導体記憶装置 |
JP2008182217A (ja) * | 2006-12-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリ及び前記不揮発性メモリを有する半導体装置 |
US7423902B2 (en) | 2005-06-02 | 2008-09-09 | Sony Corporation | Storage device and semiconductor apparatus |
US7436699B2 (en) | 2006-01-10 | 2008-10-14 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
WO2009022693A1 (ja) * | 2007-08-15 | 2009-02-19 | Sony Corporation | 記憶装置の駆動方法 |
US7583525B2 (en) | 2006-04-24 | 2009-09-01 | Sony Corporation | Method of driving storage device |
US7760539B2 (en) | 2006-06-16 | 2010-07-20 | Panasonic Corporation | Nonvolatile memory device |
JP2010225221A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
JP2011003274A (ja) * | 2004-02-20 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
US8058636B2 (en) | 2007-03-29 | 2011-11-15 | Panasonic Corporation | Variable resistance nonvolatile memory apparatus |
US8102696B2 (en) | 2007-09-10 | 2012-01-24 | Panasonic Corporation | Nonvolatile memory device and method of writing data to nonvolatile memory device |
US8406035B2 (en) | 2009-05-14 | 2013-03-26 | Panasonic Corporation | Nonvolatile memory device and method of writing data to nonvolatile memory device |
JP2013093592A (ja) * | 2008-06-27 | 2013-05-16 | Qualcomm Inc | 縮小されたビットセル寸法を有するスピン注入トルク磁気抵抗ランダムアクセスメモリ |
WO2013157261A1 (ja) * | 2012-04-20 | 2013-10-24 | パナソニック株式会社 | 不揮発性記憶素子の駆動方法および不揮発性記憶装置 |
US8817515B2 (en) | 2011-02-01 | 2014-08-26 | Panasonic Corporation | Nonvolatile semiconductor memory device |
US9478283B2 (en) | 2012-11-20 | 2016-10-25 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile semiconductor storage device having improved reading and writing speed characteristics |
JP2017538347A (ja) * | 2015-01-21 | 2017-12-21 | 日本電気株式会社 | 再構成可能回路およびその利用方法 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4670252B2 (ja) | 2004-01-20 | 2011-04-13 | ソニー株式会社 | 記憶装置 |
JP4646636B2 (ja) * | 2004-02-20 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100937564B1 (ko) * | 2005-06-20 | 2010-01-19 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 기억 장치 및 그 기입 방법 |
US7426128B2 (en) * | 2005-07-11 | 2008-09-16 | Sandisk 3D Llc | Switchable resistive memory with opposite polarity write pulses |
JP4203506B2 (ja) * | 2006-01-13 | 2009-01-07 | シャープ株式会社 | 不揮発性半導体記憶装置及びその書き換え方法 |
JP4297136B2 (ja) * | 2006-06-07 | 2009-07-15 | ソニー株式会社 | 記憶装置 |
US7894243B2 (en) * | 2006-12-05 | 2011-02-22 | Spansion Llc | Methods of programming and erasing resistive memory devices |
US7916523B2 (en) * | 2006-12-05 | 2011-03-29 | Spansion Llc | Method of erasing a resistive memory device |
WO2008075412A1 (ja) * | 2006-12-19 | 2008-06-26 | Fujitsu Limited | 抵抗変化素子及びその製造方法 |
US7590002B2 (en) * | 2006-12-29 | 2009-09-15 | Sandisk Corporation | Resistance sensing and compensation for non-volatile storage |
US7616498B2 (en) * | 2006-12-29 | 2009-11-10 | Sandisk Corporation | Non-volatile storage system with resistance sensing and compensation |
KR101080394B1 (ko) * | 2006-12-29 | 2011-11-07 | 샌디스크 코포레이션 | 비휘발성 저장장치에 대한 저항 감지 및 보상 |
US7859883B2 (en) * | 2007-05-14 | 2010-12-28 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Recordable electrical memory |
KR101162729B1 (ko) * | 2007-07-30 | 2012-07-05 | 삼성전자주식회사 | 전기장센서의 센싱감도향상방법, 전기장 센서를 채용한저장장치, 및 그 정보재생방법 |
CN101568971B (zh) * | 2007-09-28 | 2012-11-07 | 松下电器产业株式会社 | 非易失性存储元件和半导体存储装置及其读写方法 |
US8331128B1 (en) | 2008-12-02 | 2012-12-11 | Adesto Technologies Corporation | Reconfigurable memory arrays having programmable impedance elements and corresponding methods |
US8294488B1 (en) | 2009-04-24 | 2012-10-23 | Adesto Technologies Corporation | Programmable impedance element circuits and methods |
US7957183B2 (en) * | 2009-05-04 | 2011-06-07 | Magic Technologies, Inc. | Single bit line SMT MRAM array architecture and the programming method |
CN101882462A (zh) * | 2009-05-08 | 2010-11-10 | 复旦大学 | 一种电阻随机存储器的置位操作方法 |
US8432727B2 (en) | 2010-04-29 | 2013-04-30 | Qualcomm Incorporated | Invalid write prevention for STT-MRAM array |
US8829482B1 (en) | 2010-09-23 | 2014-09-09 | Adesto Technologies Corporation | Variable impedance memory device structure and method of manufacture including programmable impedance memory cells and methods of forming the same |
WO2012058324A2 (en) | 2010-10-29 | 2012-05-03 | Rambus Inc. | Resistance change memory cell circuits and methods |
KR101888468B1 (ko) * | 2011-06-08 | 2018-08-16 | 삼성전자주식회사 | Stdp 기능 셀을 위한 시냅스, stdp 기능 셀 및 stdp 기능 셀을 이용한 뉴로모픽 회로 |
US8976568B1 (en) | 2012-01-20 | 2015-03-10 | Adesto Technologies Corporation | Circuits and methods for programming variable impedance elements |
CN102709306B (zh) * | 2012-06-13 | 2015-02-11 | 北京大学 | 基于忆阻器和晶体管的存储器及实现多阻态的方法 |
KR102230784B1 (ko) * | 2013-05-30 | 2021-03-23 | 삼성전자주식회사 | Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템 |
CN104746006B (zh) * | 2013-12-31 | 2017-06-06 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 可调节TiW薄膜应力的TiW薄膜的磁控溅射制备工艺 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000049659A1 (en) * | 1999-02-17 | 2000-08-24 | International Business Machines Corporation | Microelectronic device for storing information and method thereof |
WO2002091385A1 (en) | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Molecular memory cell |
US6806526B2 (en) * | 2001-08-13 | 2004-10-19 | Advanced Micro Devices, Inc. | Memory device |
KR100860134B1 (ko) * | 2001-08-13 | 2008-09-25 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 메모리 셀 |
JP4218527B2 (ja) * | 2002-02-01 | 2009-02-04 | 株式会社日立製作所 | 記憶装置 |
US6791885B2 (en) * | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
KR100464536B1 (ko) * | 2002-03-22 | 2005-01-03 | 주식회사 하이닉스반도체 | 자기 저항 램 |
JP4792714B2 (ja) | 2003-11-28 | 2011-10-12 | ソニー株式会社 | 記憶素子及び記憶装置 |
JP4670252B2 (ja) | 2004-01-20 | 2011-04-13 | ソニー株式会社 | 記憶装置 |
-
2004
- 2004-01-29 JP JP2004022121A patent/JP4385778B2/ja not_active Expired - Fee Related
-
2005
- 2005-01-20 EP EP05250287.9A patent/EP1566810B1/en not_active Expired - Fee Related
- 2005-01-25 US US11/042,959 patent/US7145791B2/en active Active
- 2005-01-28 KR KR1020050008020A patent/KR101106402B1/ko active IP Right Grant
- 2005-01-28 TW TW094102769A patent/TWI285895B/zh not_active IP Right Cessation
- 2005-01-28 CN CNB2005100697280A patent/CN100533595C/zh not_active Expired - Fee Related
Cited By (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011003274A (ja) * | 2004-02-20 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
US7423902B2 (en) | 2005-06-02 | 2008-09-09 | Sony Corporation | Storage device and semiconductor apparatus |
US7643328B2 (en) | 2005-10-19 | 2010-01-05 | Fujitsu Limited | Method of writing into semiconductor memory device |
WO2007046145A1 (ja) * | 2005-10-19 | 2007-04-26 | Fujitsu Limited | 不揮発性半導体記憶装置の書き込み方法 |
JP4684297B2 (ja) * | 2005-10-19 | 2011-05-18 | 富士通株式会社 | 不揮発性半導体記憶装置の書き込み方法 |
US7436699B2 (en) | 2006-01-10 | 2008-10-14 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
US7583525B2 (en) | 2006-04-24 | 2009-09-01 | Sony Corporation | Method of driving storage device |
JP4742971B2 (ja) * | 2006-04-26 | 2011-08-10 | ソニー株式会社 | 記憶素子及び記憶装置 |
JP2007294745A (ja) * | 2006-04-26 | 2007-11-08 | Sony Corp | 記憶素子及び記憶装置 |
JP4781431B2 (ja) * | 2006-05-16 | 2011-09-28 | 富士通株式会社 | 不揮発性半導体記憶装置及びその書き込み方法 |
WO2007132525A1 (ja) * | 2006-05-16 | 2007-11-22 | Fujitsu Limited | 不揮発性半導体記憶装置及びその書き込み方法 |
US8411484B2 (en) | 2006-05-16 | 2013-04-02 | Fujitsu Limited | Semiconductor memory device and method of writing into the same |
US7760539B2 (en) | 2006-06-16 | 2010-07-20 | Panasonic Corporation | Nonvolatile memory device |
JP4823316B2 (ja) * | 2006-09-05 | 2011-11-24 | 富士通株式会社 | 不揮発性半導体記憶装置の書き込み方法 |
WO2008029446A1 (fr) * | 2006-09-05 | 2008-03-13 | Fujitsu Limited | Procédé d'écriture d'appareil de stockage a semi-conducteur non volatil |
US7898839B2 (en) | 2006-09-05 | 2011-03-01 | Fujitsu Limited | Semiconductor memory device and method of writing into semiconductor memory device |
JP2008112945A (ja) * | 2006-10-31 | 2008-05-15 | Sony Corp | 記憶装置 |
WO2008072477A1 (ja) * | 2006-12-08 | 2008-06-19 | Sharp Kabushiki Kaisha | 半導体記憶装置 |
US8059448B2 (en) | 2006-12-08 | 2011-11-15 | Sharp Kabushiki Kaisha | Semiconductor memory device with variable resistance elements |
JP2008182217A (ja) * | 2006-12-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリ及び前記不揮発性メモリを有する半導体装置 |
US8492875B2 (en) | 2007-03-29 | 2013-07-23 | Panasonic Corporation | Nonvolatile memory element having a tantalum oxide variable resistance layer |
US8058636B2 (en) | 2007-03-29 | 2011-11-15 | Panasonic Corporation | Variable resistance nonvolatile memory apparatus |
US8217489B2 (en) | 2007-03-29 | 2012-07-10 | Panasonic Corporation | Nonvolatile memory element having a tantalum oxide variable resistance layer |
WO2009022693A1 (ja) * | 2007-08-15 | 2009-02-19 | Sony Corporation | 記憶装置の駆動方法 |
JP2009048679A (ja) * | 2007-08-15 | 2009-03-05 | Sony Corp | 記憶装置の駆動方法 |
US8446756B2 (en) | 2007-08-15 | 2013-05-21 | Sony Corporation | Method of stabilizing data hold operations of a storage device |
US8102696B2 (en) | 2007-09-10 | 2012-01-24 | Panasonic Corporation | Nonvolatile memory device and method of writing data to nonvolatile memory device |
JP2013093592A (ja) * | 2008-06-27 | 2013-05-16 | Qualcomm Inc | 縮小されたビットセル寸法を有するスピン注入トルク磁気抵抗ランダムアクセスメモリ |
JP2010225221A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
US8531869B2 (en) | 2009-05-14 | 2013-09-10 | Panasonic Corporation | Nonvolatile memory device and method of writing data to nonvolatile memory device |
US8406035B2 (en) | 2009-05-14 | 2013-03-26 | Panasonic Corporation | Nonvolatile memory device and method of writing data to nonvolatile memory device |
US8817515B2 (en) | 2011-02-01 | 2014-08-26 | Panasonic Corporation | Nonvolatile semiconductor memory device |
WO2013157261A1 (ja) * | 2012-04-20 | 2013-10-24 | パナソニック株式会社 | 不揮発性記憶素子の駆動方法および不揮発性記憶装置 |
JP5548319B2 (ja) * | 2012-04-20 | 2014-07-16 | パナソニック株式会社 | 不揮発性記憶素子の駆動方法 |
US9111610B2 (en) | 2012-04-20 | 2015-08-18 | Panasonic Intellectual Property Management Co., Ltd. | Method of driving nonvolatile memory element and nonvolatile memory device |
JPWO2013157261A1 (ja) * | 2012-04-20 | 2015-12-21 | パナソニック株式会社 | 不揮発性記憶素子の駆動方法 |
US9478283B2 (en) | 2012-11-20 | 2016-10-25 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile semiconductor storage device having improved reading and writing speed characteristics |
JP2017538347A (ja) * | 2015-01-21 | 2017-12-21 | 日本電気株式会社 | 再構成可能回路およびその利用方法 |
Also Published As
Publication number | Publication date |
---|---|
KR101106402B1 (ko) | 2012-01-17 |
TWI285895B (en) | 2007-08-21 |
KR20050077792A (ko) | 2005-08-03 |
EP1566810A3 (en) | 2006-11-08 |
JP4385778B2 (ja) | 2009-12-16 |
EP1566810A2 (en) | 2005-08-24 |
US7145791B2 (en) | 2006-12-05 |
TW200605076A (en) | 2006-02-01 |
CN100533595C (zh) | 2009-08-26 |
CN1697081A (zh) | 2005-11-16 |
US20050174854A1 (en) | 2005-08-11 |
EP1566810B1 (en) | 2014-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4385778B2 (ja) | 記憶装置 | |
KR101222826B1 (ko) | 메모리 및 반도체 장치 | |
US7471543B2 (en) | Storage device and semiconductor device | |
JP4148210B2 (ja) | 記憶装置及び半導体装置 | |
JP4529654B2 (ja) | 記憶素子及び記憶装置 | |
JP4252624B2 (ja) | 抵抗変化型記憶装置 | |
JP5291248B2 (ja) | 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置 | |
KR101263017B1 (ko) | 기억 장치 및 반도체 장치 | |
JP4475174B2 (ja) | 記憶装置 | |
JP2007018615A (ja) | 記憶装置及び半導体装置 | |
JP2006099866A (ja) | 記憶装置及び半導体装置 | |
JP2012128892A (ja) | 記憶装置 | |
US7423902B2 (en) | Storage device and semiconductor apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060802 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090406 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090622 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090908 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090921 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131009 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |