CN1697081A - 存储器件 - Google Patents

存储器件 Download PDF

Info

Publication number
CN1697081A
CN1697081A CNA2005100697280A CN200510069728A CN1697081A CN 1697081 A CN1697081 A CN 1697081A CN A2005100697280 A CNA2005100697280 A CN A2005100697280A CN 200510069728 A CN200510069728 A CN 200510069728A CN 1697081 A CN1697081 A CN 1697081A
Authority
CN
China
Prior art keywords
memory element
voltage
storage unit
resistance value
resistive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100697280A
Other languages
English (en)
Other versions
CN100533595C (zh
Inventor
对马朋人
荒谷胜久
河内山彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1697081A publication Critical patent/CN1697081A/zh
Application granted granted Critical
Publication of CN100533595C publication Critical patent/CN100533595C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Read Only Memory (AREA)

Abstract

一种存储器件，其中可以进行稳定的信息记录且可以缩短记录信息需要的时间。该存储器件包括由具有其中当向存储元件Amn两端之间施加等于或大于阈值电压的电压时电阻值变化的特性的存储元件Amn构成的存储单元C，和作为负载串联连接到存储元件Amn的电路元件Tmn；且当从高阻值状态向低阻值状态改变存储元件Amn的操作被定义为写入时，和当施加到存储元件Amn和电路元件Tmn两端之间的电压等于或大于某一大于阈值电压的电压值时，存储器件具有其中存储单元C中的存储元件Amn和电路元件Tmn的组合电阻值变成几乎无关于施加电压的幅度的常数值。

Description

存储器件
技术领域
本发明涉及一种其中使用依据电阻状态存储信息的存储元件形成存储单元的存储器件。
背景技术
在如计算机的信息装置中，进行高速工作的高密度的DRAM被广泛地用作随机存取存储器。
然而，由于DRAM是其中当切断电源时信息消失的易失性存储器，因此需要一种其中信息不消失的非易失性存储器。
进一步地，由于认为非易失性存储器在未来是有前途的，因此已经提出了FeRAM(铁电存储器)、MRAM(磁存储器)、相变存储器和如PMC(可编程金属化单元)或RRAM的阻变型存储器。
如果使用这些存储器，即使没有电源，也能够长时间保持写入的信息。
进一步地，如果使用这些存储器，通过使他们非易失而没有刷新的必要，因此能源的浪费可以降低到一定范围。
然而，如果使用FeRAM，通常难以进行非破坏性地读出，并且由于进行破坏性读出，所以读的速度慢。而且，由于关于在通过读出或记录的极化转换中的次数存在限制，所以可再写的次数存在局限性。
如果使用MRAM，由于记录需要磁场，磁场通过导线中流动的电流产生。由于这个原因，当进行记录的时候需要大量的电流。
相变存储器是一种通过施加具有相同极性和不同幅度的电压脉冲进行记录的存储器。
由于相变存储器依据温度产生转换，因此仍有对于环境温度的变化敏感的问题。
在如PMC或RRAM的阻变型非易失性存储器中，使用具有通过施加电压或电流改变其电阻值的特性的材料作为在其中存储信息的存储层。
因此，由于使用了相对简单的结构，其中向其间的存储层提供了两个电极并且向两个电极施加电压或电流，因此可以容易地小型化存储元件。
PMC具有其中含有某种金属的离子导体插入两电极之间的结构，并且两电极之一被制成含有含在离子导体中的金属，从而使用其中当向两电极之间施加电压时、例如离子导体的电阻或电容的电特性改变的特性(例如，参照参考专利1)。
具体讲，由硫属化物及金属制成的固溶体构成离子导体(例如，非晶GeS或者非晶GeSe)，并且两电极的其中之一含有Ag，Cu或Zn(参照专利参考文献1)。
另外，由于在PMC中非晶GeS或非晶GeSe的结晶温度接近200摄氏度并且当离子导体结晶时其特性恶化，因此存在实际制造存储元件的工艺中，例如在形成CVD绝缘膜或保护膜等的工艺中，PMC不能耐高温的问题。
作为RRAM的结构，已经引进一种结构，其中例如多晶PrCaMnO3薄膜插入到两个电极之间并且通过向两个电极施加电压脉冲或电流脉冲极大地改变作为记录膜的PrCaMnO3的电阻值(参照非专利参考文献1)。
进一步地，在记录(写入)信息时及擦除信息时，施加具有不同极性的电压脉冲。
而且，作为RRAM的另一结构，已经引进了一种结构，其中例如具有轻掺杂了Cr的SrZrO3(单晶或多晶)插入两个电极之间并且通过自那些电极的电流流动改变记录膜的电阻值(参照非专利参考文献2)。
在非专利参考文献2中示出存储层的I-V特性，且当记录和擦除时阈值电压被设置成±0.5伏。甚至在该结构中，信息的记录和擦除可以通过施加电压脉冲来进行，并且认为所需的脉冲电压是±1.1伏并且其宽度是2ms。
进一步地，可以进行高速记录和擦除，并且在100ns的电压脉冲宽度下的操作已有报导。在这种情况下，所需的脉冲电压是±5伏。
然而，由于在上述RRAM结构中提到的存储层的每一种材料是晶体材料，因此发生如此的问题：由于使用多晶时存在晶界影响的原因，因此需要接近600摄氏度的热处理，制造所提到材料的单晶非常困难，小型化也变得困难，等等。
[专利参考文献1]PCT国际申请No.2002-536840的日本译文
[非专利参考文献1]由W.W.Zhuang等人所作的“Novel ColossalMagneto resistive Thin Film Nonvolatile Resistance Random Accessmemory(RRAM)”，在“International Electron Device Meeting”2002年，193页的技术摘要中。
[非专利参考文献2]由A.Beck等人所作的“Reproducible switching effectin thin oxide films for memory applications”，在Applied Physics Letters(应用物理文学)2000，卷77，第139-141页。
进一步地，在上述的RRAM中，建议通过施加脉冲电压进行信息的记录或擦除；然而，在建议的结构中，记录之后的存储层的电阻值随着所施加的脉冲电压的脉冲宽度而改变。
而且，记录之后的电阻值如此依赖于记录的脉冲宽度的事实间接表明当重复施加同样的脉冲的时候电阻值也将改变。
例如，在上述的非专利参考文献1中已经报道了当施加具有相同极性的脉冲时记录后的电阻值依据脉冲宽度极大地改变。这表明了下列特性，即其中在脉冲宽度是50ns或更短的情况下，由于记录而引起的电阻变化率变小；并且在脉冲宽度是100ns或更长的情况下，电阻值不但不饱和至恒定值，而且相反地，脉冲宽度变得越长，其越接近记录前的电阻值。
而且，在非专利参考文献1中介绍了具有以阵列形式设置的串联连接的存储层和用以存取控制的MOS晶体管的存储结构的特性，并且据报道，当脉冲宽度在10ns到100ns的范围内改变时，记录后的存储层的电阻值依据脉冲宽度而改变。当使得脉冲宽度更长时，由存储层的特性可推断电阻再次降低。
换句话说，如果是RRAM，由于记录后的电阻值取决于脉冲电压的幅度和脉冲宽度，因此当电压脉冲的幅度和脉冲宽度存在散差时，在记录后的电阻值中也存在散差。
相应地，当脉冲电压短于约100ns时，由于记录而导致的电阻变化率小且对于记录后的电阻值中散差变得敏感，因此稳定地进行记录困难。
此时，当用如此短的脉冲电压进行记录时，在记录后需要进行确定(验证)信息内容的过程，以无误的进行记录。
例如，在进行记录之前进行读和确定已经被记录在存储元件中的信息内容(存储层的电阻值)的过程，并且对应于已确定的内容(电阻值)和以后将被记录的内容(电阻值)之间的关系进行记录。
作为选择，例如，在进行了记录之后，进行读和确定已记录在存储元件中的信息的内容的过程，并且当与希望的电阻值存在不同时，进行重记录以获得修正过的希望的电阻值。
因此，需要的记录时间周期变长，并且高速进行例如日期等的数据重写变得困难。
发明内容
为了解决上述问题，本发明将提供存储器件，其中记录可以稳定地进行，并且可以缩短记录信息需要的时间。
根据本发明的存储器件包括：具有其中通过向其两端之间施加等于或者大于阈值电压的电压改变其电阻值的特性的存储元件，和串联连接到存储元件以形成存储单元的作为负载的电路元件，其中，当将自高阻值状态到低阻值状态改变存储元件的操作定义为写入时，且当施加到存储元件和电路元件的两端之间的电压大于某一个大于阈值电压的某一电压值时，其中写入之后存储单元中的存储元件和电路元件的组合电阻值变成几乎无关于电压幅度的常数值。
根据上述本发明的存储器件，当施加在存储元件和电路元件两端之间的电压等于或大于某一大于阈值电压的电压值时，获得了其中在写入之后存储单元中的存储元件和电路元件的组合电阻值变成几乎无关于电压幅度的常数值的特性，以致不管写入之前存储元件的电阻值是高还是低，写入之后的存储单元的组合电阻值变得在两种情况下几乎相同。
换句话说，即使当对其中已经进行了写入且存储元件的电阻值已变低的存储单元进一步进行写入时，不存在存储单元的组合电阻值过度地降低的这种情况。
因此，可以不依据写入前的存储元件的电阻值无误地进行写入。
而且，当读出已经被记录在存储单元的信息时，可以由基于存储单元的组合电阻值的输出信号容易地检测已记录的信息，并且因此可以避免读出错误的发生。
进一步地，由于写入可以无误地进行且可以避免发生读出错误，在信息的记录(写入或擦除)之前进行擦除、或者在信息的记录(写入或擦除)之前进行读出以向电压控制电路反馈读出结果的验证过程变得不必要。
而且，由于验证过程变得不必要且也不需要重复施加电压脉冲，因此可以快速地进行写入。进一步地，由于可以避免读出错误的发生，因此没有必要再次进行读出。因此，信息的记录或信息的读出可以高速进行。
根据上述本发明，信息的记录可以稳定地进行且可以缩短信息记录需要的时间。
因此，可以获得可以高速的操作且具有高可靠性的存储器件。
附图说明
图1示出了在用于根据本发明存储器件的实施例中的存储器件中的阻变型存储元件的电压和电流变化的图；
图2是由根据本发明存储器件的实施例中的阻变型存储元件形成的存储单元的电路图；
图3是根据本发明存储器件的实施例的电路图；
图4示出了具有只关于极性之一的阈值电压的阻变型存储元件的I-V特性的测量结果的图；
图5是实验中使用的存储元件截面图；
图6是通过使用图5中的存储元件制造的存储单元的电路图；
图7A至7C示出了当图6中的电阻元件的电阻值是1kΩ，2kΩ和5kΩ时测量的各存储单元的I-V特性结果的图；
图8示出了当图7A至7C中的存储单元中的每个阻值变得几乎恒定时，电阻元件的阻值和存储元件的阻值之间的关系图；
图9A示出了施加于图6中的存储单元的两端之间的脉冲电压的图，和图9B示出了当施加图9A中的脉冲电压时，从存储单元读出的信号电平的测量结果的图；
图10示出了在进行记录和擦除时，当向存储单元的两端之间施加脉冲电压时，脉冲电压的脉冲宽度和记录之后的存储单元的组合电阻值之间关系的图；
图11A是写入验证的流程图，和图11B是擦除验证的流程图。
具体实施方式
以下，将解释根据本发明的存储器件的实施例。在本发明中该存储器件包括使用阻变型存储元件的存储单元。
首先，图1示出了用于根据本发明存储器件的实施例中的存储器件的阻变型存储元件的电压和电流的变化。
具体讲，在初始状态中，由于电阻值很大，该阻变型存储元件处于其电流不可以轻易流动的状态；然而，当施加等于或大于写入阈值电压(图1中的+1.1X[V]，例如几百毫伏)的电压时，电流流动且电阻值降低。
此时，存储元件转变为具有欧姆特性的元件，以致获得电流与电压成比例流动的状态。
随后，即使电压回到零伏，也保持其电阻值(低电阻值)。
此时，当向存储元件施加负电压且施加的电压逐渐增加的时候，电流降低至擦除阈值电压(图1中的-1.1X[V]，例如是几百毫伏)以转变成与初始状态相同的高阻。
之后，即使电压回到零伏，仍保持其电阻值(高电阻值)。
另外，尽管将施加的电压的范围设置成自图1中的-2X至+2X，即使使得施加的电压大于上述值，在该存储器件中检测的阻值不变。
由于该阻变型存储元件具有上述电压-电流特性，类似于传统的阻变型存储元件，可以获得记录1位信息的非易失性存储器。该阻变型存储元件可以单独构成存储器件的存储单元C。
作为具有如图1中所示的I-V特性的阻变型存储元件，例如，可以列出在由插入第一电极和第二电极之间(例如在下部电极和上部电极之间)的存储层构成的存储元件中，存储层由例如稀土元素氧化物膜的非晶薄膜制成。
在该结构的存储元件的情况下，存储层的膜厚度优选10nm或更小，而且更优选5nm或更小。
进一步地，希望在稀土元素氧化物膜中含有容易离子化的例如Cu(铜)，Ag(银)，或Zn(锌)的金属。
在该实施例中，MIS晶体管特别用于该阻变型存储元件，作为有源元件以控制该存储元件的存取。进一步地，如在图2的电路图表中所示，MIS晶体管T串联连接到阻变型存储元件A以构成存储器件的存储单元C。因此，MIS晶体管T也担当了阻变型存储元件A的负载。
尤其，如在图2中所示，向位于连接到MIS晶体管T的一个接线端相对的侧的阻变型存储元件A的接线端施加接线端电压V1，向位于连接到阻变型存储元件A的所述接线端相对的侧的MIS晶体管T的另一接线端(例如，源极侧)施加接线端电压V2，且向MIS晶体管T的栅极施加栅极电压VGS。
此时，接线端电压V1和V2各自施加到构成存储单元C的阻变型存储元件A和MIS晶体管T的两端上，以产生两接线端之间的电势差V(＝|V2-V1|)。
另外，希望MIS晶体管T的导通电阻值低于阻变型存储元件A的高阻值。更希望MIS晶体管T的导通电阻值小于例如阻变型存储元件A的高阻值的一小部分，以致变得足够低。
这是由于当MIS晶体管T的导通电阻值高时，施加到接线端之间的电势差主要施加到MIS晶体管T并且发生电能的损失，以致施加的电压不能有效地用于存储元件A中的电阻的变化的原因。
进一步地，构成本实施例的存储器件以使记录信息之后的存储单元C的电阻值可以是几乎无关于施加于存储单元C的施加电压(图2中的电势差)V值的常数。
因此，即使如稍后详细描述的，施加到存储单元C的电压存在散差，也可以进行稳定的信息记录且当读出记录的信息时可以避免发生读出错误。
其次，根据本实施例的存储器件的电路图在图3中示出。该电路图包括用以施加图2中所示的每个电压(V1，V2和VGS)的电压控制电路。
存储器件100由设置成阵列状的(m+1)列和(n+1)行的存储单元C组成。存储单元C具有如图2中所示的的结构，其中阻变型存储元件A的一端连接到晶体管T的一端(此处，是漏极)。
晶体管T(T00至Tmn)的栅电极连接到字线W(W0至Wm)。阻变型存储元件A的另一端连接到位线B(B0至Bn)。进一步地，晶体管T的另一端(源极)连接到源极线S(S0至Sm)。
更进一步地，位线B(B0至Bn)连接到作为电压控制电路的位解码器BD(BD0至BDn)。字线W(W0至Wm)连接到作为电压控制电路的行解码器RD(RD0至RDm)。源极线S(S0至Sm)连接到作为电压控制电路的源极解码器SD(SD0至SDm)。
在该实施例的这样构成的存储器件100中，信息记录可以以例如下述的方式进行。
通过行解码器RD向对应于其上应进行信息记录的存储单元C的字线W施加栅电压VGS以导通MIS晶体管T的栅极。进一步地，通过位解码器BD和源解码器SD分别向对应于存储单元C的位线B和源极线S施加图2中示出的接线端电压V1和V2。因此，可以向存储单元C中的阻变型存储元件A和MIS晶体管T施加电压V。
当这样施加电压V时，如果施加到阻变型存储元件A的两端的电压大于上述的阻变型存储元件A的写入阈值电压，则阻变型存储单元A的电阻值从高阻状态下降且转换到低阻状态。
因此，可以在阻变型存储元件A上进行信息(例如，数据“1”)的记录(下文中，称作写入)。
进一步地，当阻变型存储元件A的电阻值处于低阻状态时，且当MIS晶体管T的栅电极导通且向存储单元C中的阻变型存储元件A和MIS晶体管T施加具有与写入相反极性的电压V时，如果施加到阻变型存储元件A的两端的电压大于阻变型存储元件A的上述擦除阈值电压，则阻变型存储元件A的电阻值从低阻态增加以发生转换成为高阻状态。
因此，可以在阻变型存储元件A上进行信息(例如，数据“0”)的记录(下文中，称作擦除)。
另外，由于每一行的存储单元C共享字线W，这时在同一行的所有存储单元C中导通MIS晶体管T的栅电极。
因此，如果例如只在存储单元C的一部份进行信息记录时，关于同一行的存储单元C中的其上不进行信息记录的其他的存储单元C，位线B的电势被设置成与源极线S的电势相同或设置成使得与源极线S的电势差变成充分小于阻变型存储元件A的阈值电压(写入阈值电压或擦除阈值电压)，且其上不进行记录。
其次，在根据本实施例的存储器件100的存储单元C中，关于当向其两端施加电压时的变化作示意性说明。
划分存储单元C的两端施加的电压V并将其施加给存储元件A和MIS晶体管T。
在那时，如果MIS晶体管T的导通电阻值充分低于如上所述的存储元件A的高阻值，在存储元件A的电阻值为高的状态下几乎全部的施加电压都施加到存储元件A的两端。尤其是，关于施加到存储元件A的两端之间的电压VA，几乎获得了VA＝V。
因此，当施加电压V大于存储元件A的阈值电压Vth时(V＞Vth)，开始记录操作并且存储元件A的电阻值R1开始下降。存储元件A的两端之间的电压VA也随着存储元件A的电阻值R1的降低而降低。
然后，当存储元件A的两端之间的电压VA降低到某一电压Vmin(≥Vth)时，存储元件A的电阻值R1停止下降且电阻值R1不再降低。因此，存储元件A的两端之间的电压VA也停止在Vmin。
这是由于这样的原因：当存储元件A的两端之间的电压VA随着存储元件A的电阻值R1的降低而降低时，在存储元件A中流动的电流I和存储元件A的两端之间的电压VA之间的关系变得越来越接近存储元件A的I-V特性；且当达到存储元件A的I-V特性时，就不可能改变。换句话说，为了在达到存储元件A的I-V特性之后进一步降低存储元件A的电阻值R1，这次需要增加存储元件A的两端之间的电压VA；然而，如果增加该电压VA，存储元件A中流动的电流I也增加了，且由于相同的电流I也在串联连接到存储元件A的MIS晶体管T中流动，所以施加到MIS晶体管T的两端之间的电压(V-VA)也对应于电流I的增加而增加。然而，由于施加到存储单元C的电压V是常数且通过对施加电压V分压而获得分别施加到每一个元件A和T的两端之间的电压(VA，V-VA)，因此同时增加两者是不可能的。
因此，存储元件A的电阻值R1的降低停止在达到了存储元件A的I-V特性的状态，且施加到每一个元件A和T的两端之间的电压(VA，V-VA)各自变成常数值。
以下，将该状态称作该存储单元C的工作点。在根据该实施例的存储器件100的存储单元C中，信息的记录操作(写入操作)在工作点处停止。
可以从存储元件A的I-V特性和MIS晶体管T的I-V特性得到每一个元件A和T两端的电压以及在该工作点的存储单元C中流动的电流。
其次，当通过使得施加电压V的极性相反进行信息的记录(擦除)时，由于存储元件A的电阻值低的原因，所以设置施加电压V以使施加到存储元件A的两端之间的电压VA可以变得大于存储元件A的擦除阈值电压。
当施加到存储元件A的两端之间的电压VA大于存储元件A的擦除阈值电压时，开始信息的记录(擦除)且存储元件A的电阻值增加。由于划分到存储元件A的电压，即，施加到存储元件A的两端之间的电压VA也随着存储元件A的电阻值的增加而增加，因此存储元件A的电阻值进一步地增加。当存储元件A的电阻值变大(高阻)到某一程度时，电阻值不再增加，以使信息的记录操作(擦除操作)停止在该点。
类似于上述工作点，在该状态下每个元件A和T两端的电压以及存储单元C中流动的电流也可以从存储元件A的I-V特性和MIS晶体管T的I-V特性两者中获得。
通过这样向存储单元C的两端施加电压V，可以在存储单元C的存储元件A上进行信息的记录，即，写入或擦除。
因此，在具有其中电阻值非但不变成几乎常数值而且随着施加电压V的增加而降低的特性的存储元件中，当施加电压以在已经进行了记录(写入)的低阻状态下进行记录(写入)时，存储元件的电阻值开始进一步降低。
结果，当存储单元由该存储元件单独构成时，进行记录(写入)之后的存储单元的电阻值依据进行记录之前的存储元件的电阻值而不同。既然这样，读出记录的信息可能变得困难或可能发生读出错误。
而且，当存储元件的电阻值过度地降低时，由于使得存储元件进入高阻状态所需的电压变得非常大，此时能源的浪费和加在存储器件上的负载可能增加。
另一方面，在该实施例的存储器件100中，由于信息的记录之后(写入之后)存储单元C的电阻值变成几乎无关于施加到存储单元C上的电压V的值的常数值，所以可以不依据于进行记录前存储元件A的电阻值无误地进行信息的记录。
从而，由于可以无误地进行信息的记录，因此不需要在进行信息的记录之前进行擦除或在信息记录之前进行读出以向电压控制电路反馈读出结果这样的过程(验证的过程)，因此所谓的重写成为可能。
进一步地，在该实施例的存储器件100中，由于存储单元C的电阻值在记录信息之后变成几乎常数值且存储元件的电阻值不会过度地降低，因此可以使得使存储单元C进入高阻状态所需的电压很小。
根据本实施例的上述存储器件100，阻变型存储元件A和MIS晶体管T串联连接以形成存储单元C，且当施加到存储单元C的两端的电压为等于或大于某一大于阻变型存储元件A的写入阈值电压Vth的电压时，具有其中在进行写入之后存储元件C中的阻变型存储元件A的电阻值和MIS晶体管T的电阻值的组合电阻值变成几乎无关于施加到存储单元C上的电压的常数值的特性，进行写入之后的存储单元C的两端的组合电阻值变成几乎无关于进行写入之前作为高阻或低阻的阻变型存储元件A的电阻值的常数值；且在存储单元C的两端的组合电阻值不会过度地降低。
换句话说，可以不依据进行记录之前的阻变型存储元件A的电阻值无误地进行写入。
进一步地，进行写入之后存储单元C的组合电阻值几乎变成常数值，且因此当读已经记录在存储单元C上的信息时，可以由基于存储单元C的组合电阻值的输出信号轻易地检测已记录的信息的内容。因此，可以防止读出错误的发生。
因此，由于无误地进行写入且可以防止发生读出错误，因此不需要其中先于信息的记录(写入或擦除)之前进行擦除或在信息记录(写入或擦除)之前进行读出以向电压控制电路反馈该读出结果验证过程。
根据本实施例的存储器件100，由于不需要验证过程且不需要当使用RRAM时需要的重复施加脉冲电压，因此可以高速进行写入。进一步地，由于可以防止发生读出错误，因此不需要再次进行读出。
因此，可以高速地进行信息的记录或信息的读出。
换句话说，根据本实施例的存储器件100，可以无误地稳定地进行写入。
因此，可以获得高可靠性的存储器件。
进一步地，由于MIS晶体管T的导通电阻依据栅极电压VGS而改变，因此可以通过对该实施例中的存储器件100中的栅电极电压VGS进行适当控制来控制MIS晶体管T的导通电阻。因此，通过适当选择施加到存储单元C上的电压V和MIS晶体管T的栅极电压VGS两者，可以控制进行写入之后几乎变成常数值的存储单元C的电阻值。
在上述实施例中，对具有图1中示出的I-V特性的阻变型存储元件用作阻变型存储元件A以形成存储器件100的存储单元C的情况进行说明；然而，根据本发明通过使用另一结构的阻变型存储元件形成存储器件的存储单元也是可能的。
例如，如在图1中所示，不但是在其电压相当接近阈值电压处转变成欧姆特性的存储元件，而且具有其中电阻在自阈值电压的宽电压范围内降低的特性的阻变型存储元件也可以用以形成存储单元。
在这样的阻变型存储元件中，当存储元件单独构成存储单元时，存储单元的电阻值依据施加电压极大地变化，很难获得记录的稳定性。
另一方面，通过应用本发明和将电路元件串联连接到阻变型存储元件，可以抑制在工作点电阻值的降低且也可以通过施加电压的幅度减小存储单元的电阻值的变化。进一步地，可以通过适当设置电路元件的电阻值使得记录信息之后存储单元的电阻值成为几乎恒定的电阻值。
进一步地，例如，可以使用具有如其中只在正极和负极之间的一个极存在阈值电压的二极管所具有的I-V特性的阻变型存储元件形成存储单元。
这样的阻变型存储元件的I-V特性的测量结果在图4中示出。另外，由于图4中的测量是通过限制电流到-1.0mA以使超出该值的电流不能流动，因此甚至在其中高于该值的电流自然流动的电压范围内施加-1.0mA的电流。
在图4中示出其I-V特性的阻变型存储元件具有其中当施加正电压时，没有明确的阈值电压值且因此电阻值从低阻回到高阻的特性。
进一步地，当使用该阻变型存储元件形成本发明的存储器件的存储单元时，电路元件的工作点存在于图4的负电压侧，且类似于使用在正和负两侧都具有阈值电压的存储元件的情况，在这种情况下也可以通过抑制电阻值的降低稳定地进行记录操作。
[实际范例]
以下已经实际生产了存储器件的存储单元且已研究了其特性。
<实验1>
如此下描述，已经生产出在图5中示出了其截面的存储元件10。
首先，作为下部电极2，通过溅射方法在具有高导电率的衬底1上淀积厚度为50nm的TiW膜，例如，其中掺杂了高浓度p-型杂质的硅衬底。
然后通过磁控管溅射装置形成作为记录辅助层3的厚度为10nm的Cu膜和GeSbTeGd膜，且进一步通过基于氧气引进的反应溅射方法形成厚度为5nm的作为稀土元素氧化物膜4的非晶Gd氧化物膜。该稀土元素氧化物膜4作为存储层。
其次，形成覆盖非晶Gd氧化膜的光刻胶，且其后通过光刻技术进行曝光和显影以在非晶Gd氧化膜上的光刻胶中形成孔(通孔)。将孔(通孔)的尺寸设置成2μm长和2μm宽。
其后，在280摄氏度的真空下进行退火以改变光刻胶的特性且形成作为对于温度稳定的硬固化掩膜的绝缘膜5，蚀刻等。注意到，硬固化掩膜适用于绝缘膜5，是因为为了实验可常规形成；且当制造产品时，优选用其他材料(氧化硅膜等)作绝缘膜5。
然后，形成作为上部电极6的厚度为100nm的TiW膜。
其后，通过使用等离子蚀刻装置的光刻技术进行构图以获得淀积在由硬固化光刻胶制成的绝缘膜5上的尺寸为50μm乘50μm的上部电极6。
因此，作为样品1的存储元件10，已经制造出具有图5中示出的结构的存储元件10。
然后，单独测量存储元件10的样品1的I-V特性。
以下，为了方便，关于低阻状态用数据“1”和关于高阻状态用数据“0”说明I-V特性的测量结果。
测量结果示出了一般与图1所示的存储元件的I-V特性的类似趋向，且示出了在高阻状态下等于或大于约10kΩ至100kΩ的电阻值。
进一步地，当施加电压(这里，负电压)以记录数据“1”时和当施加电压从0伏增至分别设置为V1＝-0.8伏、-1.0伏和-1.2伏的电压值V1时，尽管根据最大的施加电压V1已经产生轻微的散差，记录之后的电阻值几近常数且但该值大约为200Ω。
之后，当施加具有与在记录数据“1”时相反极性的电压(此处，正电压)时，相比于数据“1”的电阻状态，获得了充分高的电阻状态以进行数据“0”的记录。
然后，如在图6的电路图中示出的一样，制造出了其中电阻元件20(电阻值R0)串联连接到其截面在图5中示出的存储元件10(电阻值R1)的存储单元30。具体地说，在存储元件10的衬底1侧的下部电极2连接到地电势且电阻元件20连接到上部电极6。
因此，已经制造出其中电阻元件20的电阻值R0分别设置成1kΩ、2kΩ和5kΩ的存储单元30且制成为样品2至4的存储单元。
然后，通过改变施加到与存储元件10相对侧的电阻元件20的接线端电压V，测量每个电压V下的电流以研究每个存储单元30的样品的I-V特性。
图7A中示出了其中电阻元件20的电阻值R0设置成1kΩ的存储单元(样品2)的测量结果；图7B中示出了其中电阻元件20的电阻值R0设置成2kΩ的存储单元(样品3)的测量结果；和图7C中示出了其中电阻元件20的电阻值R0设置成5kΩ的存储单元(样品4)的测量结果。
从图7A至图7C中可以理解，当电压V的绝对值大于0.8伏时，记录数据“1”后存储单元的电阻值Rcell(存储元件10和电阻元件20的组合电阻值)几乎变成无关于电压变化幅度的常数值。此时，存储单元10的电阻值R1也几乎是常数值。
记录后存储单元电阻值Rcell是在R0＝1kΩ时Rcell＝1.5kΩ(样品2)，在R0＝2kΩ时Rcell＝2.7kΩ(样品3)和在R0＝5kΩ时Rcell＝6.3kΩ(样品4)。
进一步地，由于Rcell＝R0+R1，因此存储元件10的电阻值R1是在R0＝1kΩ时R1＝0.5kΩ(样品2)，R0＝2kΩ时R1＝0.7kΩ(样品3)和R0＝5Ω时R1＝1.3kΩ(样品4)。
这些结果在图8中集中示出。在图8中，水平轴表示电阻元件20的电阻值R0，和垂直轴表示当存储单元的电阻值变成几乎常数的时候存储元件10的电阻值R1。
从图8中可以理解，记录后存储元件10的电阻值R1由相应的电阻元件20的电阻值R0决定且几乎是线性变化的。
<实验2>
其次，当在根据本发明的存储器件的存储单元结构中进行重写时，测量存储元件中的电阻变化。
制造其电路图在图6中示出的存储单元30；±1伏的具有1微秒的脉冲宽度的脉冲电压以任意极性施加到存储单元30的两端，如图9A中所示；且在施加每个脉冲之后立即通过设置读出电压至0.1伏测量从存储单元C中读出的信号电平。另外，将脉冲电压的极性图形设置成20微秒每周期并重复。
该测量结果在图9B中示出。如图9B中所示，信号电平的幅度与存储元件A的电阻值成比例，且存储元件A的电阻值越高，获得的信号电平就越大。
从图9B中可以理解，施加脉冲电压之后，信号电平对应于施加的脉冲电压的极性，无关于施加脉冲电压之前的信号电平。
而且，可以理解，即使成功地施加了具有相同极性的电压脉冲，信号电平的幅度也不变。
因此，可以理解，甚至当任意记录数据“0”或“1”时，电阻值几乎为不依据进行记录之前的数据图形的常数。
在图9A中，使得记录脉冲宽度为1微秒，由于脉冲宽度越长，估计的记录之前的数据图形的依赖性越精确；然而，当脉冲宽度短的时候也可以获得类似结果，例如，当其为20纳秒时。
<实验3>
其次，在根据本发明的存储器件的存储单元的结构中，已经研究了当施加到存储单元的脉冲电压的脉冲宽度变化时记录之后的电阻值的变化。
当形成存储单元30以使得：当每一个分别具有1kΩ、2kΩ和5kΩ的电阻值的电阻元件作为图6中的电阻元件20串联连接到存储元件10且当在记录(写入，Write)时和擦除(擦除，Erase)时向存储单元30的两端施加脉冲电压时，脉冲电压的脉冲宽度变化且已经分别测量记录之后存储单元30的组合电阻值。图10示出了脉冲电压的脉冲宽度和记录后存储单元30的组合电阻值之间关系的测量结果。
从图10中可以理解，记录后存储单元30的电阻值在从位于图的极左端处的10-8秒(10纳秒)的脉冲宽度至图的极右端处的10-3秒(1毫秒)的脉冲宽度的宽范围内几乎变成常数。
注意到，由于该试验3中的存储元件10的结构不同于实验1中的结构，因此记录后的具体电阻值与图7A至7C中的不同。
因此，由于使用短脉冲宽度的电压脉冲也可以进行记录，因此可以在短期内且高速地进行信息的记录。
这样的高速操作变成可能的原因，可以认为决定存储元件10的电阻值的部份是10nm或更小的由例如图5中存储元件10的稀土元素氧化物膜4的非常薄的区域(更优选，5nm或更小)，例如，在含有可以轻易离子化的金属如Cu，Ag，或Zn的稀土元素氧化物膜中发生高速的离子传导或氧化还原。
进一步地，稀土元素氧化膜是甚至当被处理成极为微小的元件时仍可以无变化地工作的非晶结构，且进一步，其熔点很高以致即使温度变化仍可以稳定地工作。
另外，在本发明的存储器件中，串联连接到存储元件的电路元件的希望的电阻值的范围取决于关于等于或大于存储元件的阈值电压的电压的I-V特性。
例如，如果是具有图1中示出的I-V特性的存储元件，希望使得电路元件的电阻值至少在存储元件的最小电阻值和其最大电阻值之间的范围内。
而且，在本发明的存储器件中，串联连接到存储元件的电路元件不限于MIS晶体管T或电阻元件，可以使用如另一类型的晶体管或二极管的有源元件。当使用有源元件时，通过有源元件可以进行存储单元的选择。
根据本发明的存储器件，进行信息的记录之后的验证变得不必要，且因此可以获得记录所需的时间可以缩短至那样的范围这样的优点。
因此，在本发明的存储器件中，一般不进行记录后的验证。
注意到，当存储器件用于不需要短时间内且高速地记录的情况下，可以进行记录之后的验证以确定在本发明的存储器件中的信息记录是无误地进行的。
进一步地，即使在本发明的存储器件中，例如，也可以进行图11A和11B中的流程图中示出的验证。
图11A示出了写入的验证的流程图。
首先，在步骤ST1中，在存储单元的存储元件上进行写入。
然后，在步骤ST2中，在其中进行了写入的存储单元中进行写入的验证。具体地，依据其中进行了写入的存储单元进行读出操作，以测量存储单元的电阻值。
然后，在步骤ST3中，当测量存储单元的电阻值时，如果其中进行了写入的存储单元处于被写入状态(电阻值为预定低电阻值的状态)，结束写入。另一方面，当其不是处于被写入的状态时，判断写入失败且在回到步骤ST1之后再次在存储单元的存储元件上进行写入。
以这样的操作流程无误地进行写入是可能的。
图11B示出了擦除验证的流程图。
首先，在步骤ST4中，在存储单元的存储元件上进行擦除。
然后，在步骤ST5中，在对其进行了擦除的存储单元中进行擦除的验证。具体地，根据对其进行了擦除的存储单元进行读出操作，以测量存储单元的电阻值。
然后，在步骤ST6中，当测量存储单元的电阻值时，如果其上进行了擦除的存储单元处于被擦除的状态(电阻值为预定高阻值的状态)，结束擦除。另一方面，当其不是处于被擦除的状态时，判断擦除失败且在回到步骤ST4之后再次在存储单元的存储元件上进行擦除。
以这种流程无误地进行擦除是可能的。
参考附图对本发明的优选实施例进行描述，可以理解本发明并不局限于这些明确的实施例且其中本领域技术人员在通过如在附加的权利要求中定义的不偏离本发明精神的范围内可以实现各种变化和改进。

Claims (3)

1.一种存储器件，包括：
存储单元，该存储单元包括：
存储元件，具有其中当施加等于或大于其两端之间的阈值电压的电压时电阻值变化的特性，和
电路元件，作为负载串联连接到所述存储元件，其中
当自高电阻值状态向低电阻值状态改变所述存储元件的操作被定义为写入时，且
当施加到所述存储元件和所述电路元件的两端之间的电压等于或大于某一大于所述阈值电压的电压值时，
在执行了所述的写入之后在所述存储单元中的所述存储元件和所述电路元件的组合电阻值变成几乎无关于所述电压的幅度的常数值。
2.根据权利要求1的存储器件，其中，所述存储元件是由插入在第一和第二电极之间的存储层构成的，且当等于或大于所述阈值电压的电压被施加到所述第一和第二电极之间时，所述存储层的电阻值变化，以致所述存储元件的电阻值变化。
3.根据权利要求2的存储器件，其中，
所述存储元件的存储层主要由非晶的稀土元素氧化物膜制成，并且在其膜厚等于或小于10nm的所述非晶稀土元素氧化物膜中添加Cu，Ag，或Zn。
CNB2005100697280A 2004-01-29 2005-01-28 存储器件 Expired - Fee Related CN100533595C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP022121/04 2004-01-29
JP2004022121A JP4385778B2 (ja) 2004-01-29 2004-01-29 記憶装置

Publications (2)

Publication Number Publication Date
CN1697081A true CN1697081A (zh) 2005-11-16
CN100533595C CN100533595C (zh) 2009-08-26

Family

ID=34709067

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100697280A Expired - Fee Related CN100533595C (zh) 2004-01-29 2005-01-28 存储器件

Country Status (6)

Country Link
US (1) US7145791B2 (zh)
EP (1) EP1566810B1 (zh)
JP (1) JP4385778B2 (zh)
KR (1) KR101106402B1 (zh)
CN (1) CN100533595C (zh)
TW (1) TWI285895B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101882462A (zh) * 2009-05-08 2010-11-10 复旦大学 一种电阻随机存储器的置位操作方法
CN101371313B (zh) * 2006-01-13 2011-08-17 夏普株式会社 非易失性半导体存储装置
CN101359493B (zh) * 2007-07-30 2012-08-29 三星电子株式会社 提高电场传感器的灵敏度的方法、存储设备及再现方法
CN102709306A (zh) * 2012-06-13 2012-10-03 北京大学 基于忆阻器和晶体管的存储器及实现多阻态的方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4670252B2 (ja) 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
JP5135406B2 (ja) * 2004-02-20 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
JP4646636B2 (ja) * 2004-02-20 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2006338784A (ja) 2005-06-02 2006-12-14 Sony Corp 記憶装置及び半導体装置
KR100937564B1 (ko) * 2005-06-20 2010-01-19 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치 및 그 기입 방법
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
JP4684297B2 (ja) * 2005-10-19 2011-05-18 富士通株式会社 不揮発性半導体記憶装置の書き込み方法
JP2007184063A (ja) 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007294592A (ja) 2006-04-24 2007-11-08 Sony Corp 記憶装置の駆動方法
JP4742971B2 (ja) * 2006-04-26 2011-08-10 ソニー株式会社 記憶素子及び記憶装置
JP4781431B2 (ja) 2006-05-16 2011-09-28 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
JP4297136B2 (ja) * 2006-06-07 2009-07-15 ソニー株式会社 記憶装置
US7760539B2 (en) 2006-06-16 2010-07-20 Panasonic Corporation Nonvolatile memory device
JP4823316B2 (ja) * 2006-09-05 2011-11-24 富士通株式会社 不揮発性半導体記憶装置の書き込み方法
JP5092355B2 (ja) * 2006-10-31 2012-12-05 ソニー株式会社 記憶装置
US7894243B2 (en) * 2006-12-05 2011-02-22 Spansion Llc Methods of programming and erasing resistive memory devices
US7916523B2 (en) * 2006-12-05 2011-03-29 Spansion Llc Method of erasing a resistive memory device
JP2008146740A (ja) 2006-12-08 2008-06-26 Sharp Corp 半導体記憶装置
WO2008075412A1 (ja) * 2006-12-19 2008-06-26 Fujitsu Limited 抵抗変化素子及びその製造方法
US7692999B2 (en) * 2006-12-25 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Nonvolatile memory and semiconductor device including nonvolatile memory
US7590002B2 (en) * 2006-12-29 2009-09-15 Sandisk Corporation Resistance sensing and compensation for non-volatile storage
US7616498B2 (en) * 2006-12-29 2009-11-10 Sandisk Corporation Non-volatile storage system with resistance sensing and compensation
WO2008083136A2 (en) * 2006-12-29 2008-07-10 Sandisk Corporation Resistance sensing and compensation for non-volatile storage
US8058636B2 (en) 2007-03-29 2011-11-15 Panasonic Corporation Variable resistance nonvolatile memory apparatus
US7813158B2 (en) * 2007-05-14 2010-10-12 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Recordable electrical memory
JP5012312B2 (ja) * 2007-08-15 2012-08-29 ソニー株式会社 記憶装置の駆動方法
CN101802921B (zh) 2007-09-10 2013-08-28 松下电器产业株式会社 非易失性存储装置和向非易失性存储装置的数据写入方法
JP4383523B2 (ja) * 2007-09-28 2009-12-16 パナソニック株式会社 不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法
US8144509B2 (en) * 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
US8331128B1 (en) 2008-12-02 2012-12-11 Adesto Technologies Corporation Reconfigurable memory arrays having programmable impedance elements and corresponding methods
JP2010225221A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
US8294488B1 (en) * 2009-04-24 2012-10-23 Adesto Technologies Corporation Programmable impedance element circuits and methods
US7957183B2 (en) * 2009-05-04 2011-06-07 Magic Technologies, Inc. Single bit line SMT MRAM array architecture and the programming method
JP4722230B2 (ja) 2009-05-14 2011-07-13 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置へのデータ書込み方法
US8432727B2 (en) * 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
US8829482B1 (en) 2010-09-23 2014-09-09 Adesto Technologies Corporation Variable impedance memory device structure and method of manufacture including programmable impedance memory cells and methods of forming the same
WO2012058324A2 (en) 2010-10-29 2012-05-03 Rambus Inc. Resistance change memory cell circuits and methods
WO2012105164A1 (ja) 2011-02-01 2012-08-09 パナソニック株式会社 不揮発性半導体記憶装置
KR101888468B1 (ko) * 2011-06-08 2018-08-16 삼성전자주식회사 Ｓｔｄｐ 기능 셀을 위한 시냅스, ｓｔｄｐ 기능 셀 및 ｓｔｄｐ 기능 셀을 이용한 뉴로모픽 회로
US8976568B1 (en) 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
JP5548319B2 (ja) * 2012-04-20 2014-07-16 パナソニック株式会社 不揮発性記憶素子の駆動方法
WO2014080616A1 (ja) 2012-11-20 2014-05-30 パナソニック株式会社 不揮発性半導体記憶装置
KR102230784B1 (ko) * 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
CN104746006B (zh) * 2013-12-31 2017-06-06 北京北方微电子基地设备工艺研究中心有限责任公司 可调节TiW薄膜应力的TiW薄膜的磁控溅射制备工艺
US10027326B2 (en) * 2015-01-21 2018-07-17 Nec Corporation Reconfigurable circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1191635C (zh) * 1999-02-17 2005-03-02 国际商业机器公司 用于存储信息的微电子器件及其方法
WO2002091385A1 (en) * 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Molecular memory cell
KR100860134B1 (ko) * 2001-08-13 2008-09-25 어드밴스드 마이크로 디바이시즈, 인코포레이티드 메모리 셀
US6806526B2 (en) * 2001-08-13 2004-10-19 Advanced Micro Devices, Inc. Memory device
JP4218527B2 (ja) * 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
KR100464536B1 (ko) * 2002-03-22 2005-01-03 주식회사 하이닉스반도체 자기 저항 램
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4670252B2 (ja) * 2004-01-20 2011-04-13 ソニー株式会社 記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101371313B (zh) * 2006-01-13 2011-08-17 夏普株式会社 非易失性半导体存储装置
CN101359493B (zh) * 2007-07-30 2012-08-29 三星电子株式会社 提高电场传感器的灵敏度的方法、存储设备及再现方法
CN101882462A (zh) * 2009-05-08 2010-11-10 复旦大学 一种电阻随机存储器的置位操作方法
CN102709306A (zh) * 2012-06-13 2012-10-03 北京大学 基于忆阻器和晶体管的存储器及实现多阻态的方法
CN102709306B (zh) * 2012-06-13 2015-02-11 北京大学 基于忆阻器和晶体管的存储器及实现多阻态的方法

Also Published As

Publication number Publication date
CN100533595C (zh) 2009-08-26
KR101106402B1 (ko) 2012-01-17
KR20050077792A (ko) 2005-08-03
US7145791B2 (en) 2006-12-05
EP1566810A3 (en) 2006-11-08
TWI285895B (en) 2007-08-21
EP1566810B1 (en) 2014-06-18
US20050174854A1 (en) 2005-08-11
JP4385778B2 (ja) 2009-12-16
JP2005216387A (ja) 2005-08-11
TW200605076A (en) 2006-02-01
EP1566810A2 (en) 2005-08-24

Similar Documents

Publication Publication Date Title
CN1697081A (zh) 存储器件
CN1203550C (zh) 存储器、写入设备、读取设备、写入方法和读取方法
CN100337333C (zh) 非易失性触发器
CN1779851A (zh) 存储器件和半导体器件
US8094485B2 (en) Variable resistance nonvolatile storage device with oxygen-deficient oxide layer and asymmetric substrate bias effect
US8178387B2 (en) Methods for reducing recrystallization time for a phase change material
CN1790540A (zh) 存储器和半导体设备
JP4607257B2 (ja) 不揮発性記憶素子及び不揮発性記憶装置
US8848421B2 (en) Forming method of performing forming on variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
EP2077580B1 (en) Nonvolatile memory element, nonvolatile memory device, nonvolatile semiconductor device, and method for manufacturing nonvolatile memory element
CN1770319A (zh) 存储装置及半导体装置
CN1894751A (zh) 电阻可变材料的初始化方法、包括电阻可变材料的存储器件及包含可变电阻器的非易失性存储电路的初始化方法
CN1901089A (zh) 存储器件
CN1717748A (zh) 驱动非易失性存储器的方法
JP5351363B1 (ja) 不揮発性記憶素子および不揮発性記憶装置
CN1976083A (zh) 相变化存储单元及其制造方法
CN1706046A (zh) 开关元件、驱动开关元件的方法、可重写的逻辑集成电路以及存储元件
CN1881466A (zh) 存储设备和半导体装置
US8576608B2 (en) Memory apparatus
CN1898749A (zh) 具有可变电阻的存储器件、存储电路及半导体集成电路
CN1650419A (zh) 固体电解质开关元件及使用其的fpga、存储元件及其制造方法
CN1445784A (zh) 强感应体存储器及其动作方法和存储器装置
JP2012124374A (ja) 記憶素子および記憶装置
CN1225024C (zh) 半导体存储装置及其驱动方法
JP2004288843A (ja) 半導体記憶素子及びこれを用いた半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090826

Termination date: 20210128