CN1898749A - 具有可变电阻的存储器件、存储电路及半导体集成电路 - Google Patents

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Abstract

第一可变电阻器(5)，连接在第一端子(7)与第三端子(9)之间，该第一可变电阻器(5)的电阻值根据被施加在第一端子(7)与第三端子(9)之间的脉冲电压的极性而增加或减少。第二可变电阻器(6)，连接在第三端子(9)与第二端子(8)之间，该第二可变电阻器(6)的电阻值根据被施加在第三端子(9)与第二端子(8)之间的脉冲电压的极性而增加或减少。在第一端子(7)与第三端子(9)之间和第三端子(9)与第二端子(8)之间施加规定脉冲电压，以让第一及第二可变电阻器(5、6)的电阻值可逆地变化，这样来记录一个位或多个位的信息。

Description

具有可变电阻的存储器件、存储电路及半导体集成电路
技术领域
本发明涉及一种使用电阻根据被施加的电脉冲而变化的材料的存储器件、存储电路及半导体集成电路。
背景技术
随着最近的用于电子机器的数字技术的发展，为了储存图像等数据，对非易失性存储器的要求越来越高。特别是，增加存储器的容量、减低为写入操作所需的功率、加快写入或读出速度、延长使用期限等要求在进一步增加。现在，通过利用下述结构而得到了非易失性的闪速存储器，已经被实际用作为非易失性存储器，该结构是：将电子注入到设置在半导体晶体管的栅极部分的浮置栅极中。该闪速存储器，被广泛用作为用于数码相机、个人电脑中的外部存储器。
然而，这种闪速存储器具有很多缺点，例如，写入功率高、写入时间长、可重写期限早、以及容量的增加(器件的小型化)难等。因此迄今为止，为了克服这些闪速存储器的缺点，新非易失性存储器被积极开发，如：使用铁电体的半导体存储器(FeRAM：铁电随机存取存储器)、使用TMR(穿隧磁阻)材料的半导体存储器(MRAM：磁性随机存取存储器)、以及使用相变材料的半导体存储器(OUM：双向通用存储器)等等。尽管如此，这些存储器也有缺点，如：FeRAM的器件小型化难、MRAM的写入功率高、OUM的可重写期限早等。到现在，没有存储器满足所有对非易失性固态存储器的要求。作为用以克服所述缺点的记录方法，由休斯顿大学发明了通过利用脉冲电压来使具有钙钛矿结构的氧化物的电阻值变化的技术(美国专利第6,204,139号公报)。然而，在得到稳定的存储器操作和高产品合格率这一方面，该技术还具有很大的问题。
发明内容
根据本发明的一个局面，存储器件包含第一可变电阻器和第二可变电阻器。所述第一及所述第二可变电阻器，串联连接在第一端子与第二端子之间。所述第一可变电阻器连接在所述第一端子与第三端子之间，所述第一可变电阻器的电阻值根据被施加在所述第一端子与所述第三端子之间的脉冲电压的极性而增加或减少。所述第二可变电阻器连接在所述第三端子与所述第二端子之间，所述第二可变电阻器的电阻值根据被施加在所述第三端子与所述第二端子之间的脉冲电压的极性而增加或减少。
在所述存储器件中，在所述第一端子与所述第三端子之间和所述第三端子与所述第二端子之间施加规定脉冲电压，以让所述第一及所述第二可变电阻器的各电阻值可逆地变化，这样来记录一个位或多个位的信息。
另一方面，若在所述第一端子上施加第一电位并且在所述第二端子上施加第二电位的状态下，输出所述第三端子的电压，一个位或多个位的信息就被再生。
根据本发明的别的局面，存储器件，是使用电阻值根据被施加的电脉冲而变化的材料(可变电阻材料)，以下述方式构成的。
在半导体衬底上形成了具有源极、漏极及栅极的晶体管。在晶体管上形成有保护绝缘膜。在保护绝缘膜上形成有导电膜。在导电膜上形成有由可变电阻材料构成的可变电阻膜。在可变电阻膜上形成有两个电极。设置有用以让晶体管的漏极和源极中之一个极电连接在导电膜上的接触插塞。
在所述存储器件中，通过在电极与导电膜之间施加电脉冲，使可变电阻膜中位于各电极正下方的部分(可变电阻部)的电阻值变化。这么一来，可变电阻部就具有多个电阻状态。若让各电阻状态对应于各数值，就能够储存一个位或多个位的信息。再加上，因为晶体管起到开关的作用，所以能用存储器件作为存储单元。
根据所述存储器件，没有现有非易失性固态存储器件中的下述缺点的非易失性固态存储器件被提供了，该缺点是：写入功率高、写入时间长、可重写期限早及容量的增加(器件的小型化)难等。
根据本发明的更别的局面，存储电路包含：第一存储区、第二存储区及第一区选择晶体管。所述第一存储区连接在第一节点与第二节点之间。所述第一区选择晶体管，与所述第一存储区串联连接在所述第一节点与所述第二节点之间。所述第二存储区，连接在第三节点、与使所述第一存储区和所述第一区选择晶体管互相连接的互连节点之间。所述第一及所述第二存储区中之每个存储区，包含多个串联连接起来的存储单元。所述多个存储单元中之每个存储单元，包含可变电阻器和晶体管。所述可变电阻器，连接在第一端子与第二端子之间，并且具有对应于被施加在所述第一端子与所述第二端子之间的电脉冲而变化的电阻值。所述晶体管，与所述可变电阻器并列连接在所述第一端子与所述第二端子之间。
根据本发明的又别的局面，存储电路包含：第一存储区、第一区选择晶体管、第二存储区及第二区选择晶体管。所述第一存储区，连接在第一节点与第二节点之间。所述第一区选择晶体管，与所述第一存储区串联连接在所述第一节点与所述第二节点之间。所述第二存储区，连接在所述第二节点与第三节点之间。所述第二区选择晶体管，与所述第二存储区串联连接在所述第二节点与所述第三节点之间。所述第一及所述第二存储区中之每个存储区，包含多个串联连接起来的存储单元。所述多个存储单元中之每个存储单元，包含可变电阻器和晶体管。所述可变电阻器，连接在第一端子与第二端子之间，并且具有对应于被施加在所述第一端子与所述第二端子之间的电脉冲而变化的电阻值。所述晶体管，与所述可变电阻器并列连接在所述第一端子与所述第二端子之间。
根据所述存储电路，即使在半导体的小型化发展了的情况下，与具有交叉点结构的存储器件的情况相比，在记录、再生操作时发生的错误更少。
附图说明
图1，是在本发明的实施例中使用的可变电阻器的典型基本结构。
图2，表示电阻值的在对图1所示的可变电阻器施加脉冲电压时的变化情况。
图3，表示可变电阻器的电阻特性和电路符号。
图4，表示基于第一实施例的存储器件结构、记录时的电压施加情况及可变电阻器的电阻变化情况。
图5，表示再生第一实施例的存储器件时的电压施加情况、和再生时的输出变化情况。
图6，表示在使第一实施例的存储器件复位时的电压施加情况和可变电阻器的电阻变化情况。
图7，表示基于第二实施例的存储器件的典型结构、记录时的电压施加情况及可变电阻器的电阻变化情况。
图8，是表示基于第三实施例的存储阵列电路的结构的典型电路图。
图9，表示图8所示的存储阵列电路的典型剖面结构。
图10，表示可变电阻器在记录和复位时的电阻值变化情况。
图11，表示在再生模式时的可变电阻的电阻值、与输出电压之间的关系。
图12，表示在可变电阻器的电阻值是二分之一的情况下的、可变电阻器的电阻值与输出电压之间的关系。
图13，表示基于第四实施例的存储阵列电路的剖面结构。
图14，是表示基于第五实施例的存储单元结构的电路图。
图15，表示可变电阻器在记录和复位时的电阻值变化情况。
图16，表示具有交叉点结构的存储LSI(存储大规模集成电路)之一例。
图17，是表示基于第六实施例的存储LSI的整体结构的典型方块图。
图18，表示图17所示的存储区的内部结构。
图19，表示包含在各存储单元中的可变电阻器的特性。
图20，是表示基于第七实施例的存储LSI的整体结构的典型方块图。
图21，是图20所示的存储区的内部结构。
图22，是用以说明图20所示的存储LSI的写入操作情况的典型图。
图23和图24，是用以说明图20所示的存储LSI的读出操作情况的典型图。
图25，是表示基于第八实施例的存储LSI的整体结构的典型方块图。
图26，表示图25所示的存储区的内部结构。
图27和图28，是用以说明图25所示的存储LSI的写入操作情况的典型图。
图29，是用以说明图25所示的存储LSI的读出操作情况的图。
图30，是表示基于第九实施例的系统LSI(系统大规模集成电路)的结构的典型方块图。
图31，是表示基于第十实施例的系统LSI的结构的典型方块图。
具体实施方式
下面，参照附图详细说明本发明的实施例。用相同的参照符号来表示相同或互相对应的部分，不反复进行这些部分的说明。
(可变电阻器的基本结构和基本特性)
首先，对在本发明的实施例中使用的可变电阻器的基本结构和基本特性进行说明。
在本实施例中的使用的可变电阻器，具有电阻值根据被施加的电脉冲的极性而增加或减少的特性。图1表示该可变电阻器的基本结构。在所述可变电阻器中，在衬底4上设置有电极3，在电极3上形成了具有可变电阻的材料2，在可变电阻材料2上设置有电极1。在该情况下，用硅(Si)作为衬底4，用铂(Pt)作为电极3，用Pr0.7Ca0.3MnO3(PCMO)的CMR(超巨磁阻)材料作为可变电阻材料2，用银(Ag)作为电极1。美国专利第6,204,139号公报报告说，PCMO材料具有下述特性，即：电阻值根据被施加的脉冲电压(在所述情况下，被施加在电极1与电极3之间的脉冲电压)的脉冲数量而变化(增加或减少)，该变化的方向根据被施加的电压的极性(在所述情况下，被施加在电极1与电极3之间的脉冲电压的极性)的不同而不同。然而，在该专利公报中，没有表示该PCMO材料的初始状态。因此，本案发明人调查了下述情况，即：对在700℃的衬底温度下通过溅射来形成的PCMO材料2施加极性相互不同的脉冲电压时，电阻变化如何依赖脉冲数量。图2表示该调查的结果。
图2(a)表示在对形成后的PCMO材料2表面施加(以设电极1为负极并且设电极3为正极的方式施加)负脉冲电压(电压-4V；脉冲宽度10ns)时的电阻变化情况。PCMO材料2中位于电极1正下方的部分(可变电阻部)2a显示了下述倾向。形成后(在被施加的脉冲电压数量为0的状态下)，部分2a具有约30kΩ这比较高的电阻值R。随着脉冲数量的增加，电阻值R减少，在施加约29次脉冲后减少到了约100Ω。接着，使极性反转，施加(以设电极1为正极并且设电极3为负极的方式施加)正脉冲电压(电压+4V；脉冲宽度10ns)，使得电阻值R增加，在第39次脉冲时达到了9kΩ。之后，再次使极性反转，施加(以设电极1为负极并且设电极3为正极的方式施加)负脉冲电压(电压-4V；脉冲宽度10ns)，使得电阻值R又减少。因此，如图3(a)所示，通过图2(a)所示的步骤来设电阻值R的初值为100Ω或9kΩ的可变电阻器α具有下述特性，即：电阻值R，是通过在膜表面(电极1)上施加正脉冲电压而增加，通过施加负脉冲电压而减少。在电阻值R为9kΩ的状态下，在膜表面(电极1)上施加正脉冲电压时，电阻值R不会再增加；在电阻值R为100Ω的状态下，在膜表面(电极1)上施加负脉冲电压时，电阻值R不会再减少。
图2(b)表示在对形成后的PCMO材料2表面施加(以设电极1为正极并且设电极3为负极的方式施加)正脉冲电压(电压+4V；脉冲宽度10ns)时的电阻变化情况。PCMO材料2中位于电极1正下方的部分(可变电阻部)2a显示了下述倾向。形成后(在被施加的脉冲电压数量为0的状态下)，部分2a具有约30kΩ这比较高的电阻值R。随着脉冲数量的增加，电阻值R减少，在施加约29次脉冲后减少到了约100Ω。接着，使极性反转，施加(以设电极1为负极并且设电极3为正极的方式施加)负脉冲电压(电压-4V；脉冲宽度10ns)，使得电阻值R增加，在第39次脉冲时达到了9kΩ。之后，再次使极性反转，施加(以设电极1为正极并且设电极3为负极的方式施加)正脉冲电压(电压+4V；脉冲宽度10ns)，使得电阻值R又减少。因此，如图3(b)所示，通过图2(b)所示的步骤来设电阻值R的初值为100Ω或9kΩ的可变电阻器β具有下述特性，即：电阻值R，是通过在膜表面(电极1)上施加负脉冲电压而增加，通过施加正脉冲电压而减少。在电阻值R为9kΩ的状态下，在膜表面(电极1)上施加负脉冲电压时，电阻值R不会再增加；在电阻值R为100Ω的状态下，在膜表面(电极1)上施加正脉冲电压时，电阻值R不会再减少。
在本实施例中，为了方便，将脉冲电压的极性定义为在PCMO材料2的膜表面(电极1)上施加的电压的极性。然而，在用电路图说明的情况下，材料的“正面”和“背面”的定义无效。因此，若用图3所示的电路符号来表示在所述记述中使用的可变电阻器，可变电阻器α和可变电阻器β的特性就同时都被说明。就是说，表示可变电阻器的电路符号以下述方式被下定义，即：在对箭形符号的尖端施加正脉冲电压时，电阻值增加；在对箭形符号的尖端施加负脉冲电压时，电阻值减少。通过该定义，就能用完全一样的符号来表示可变电阻器α和可变电阻器β。因此，在本说明书中，用图3所示的电路符号来表示可变电阻器。
(第一实施例)
(存储器件的结构)
图4(a)表示基于本发明的第一实施例的存储器件的结构。在该存储器件中，电阻值根据被施加的电脉冲的极性而变化的可变电阻器5和可变电阻器6，串联连接在电源端7与电源端8之间。输出入端9连接在使可变电阻器5和可变电阻器6互相连接的互连节点上。可变电阻器5，具有通过参照着图2和图3说明的初始化步骤来设为100Ω的初始电阻值。在输出入端9与电源端7之间施加用以设输出入端9为正极的脉冲电压时，可变电阻器5的电阻值增加；在施加用以设该输出入端9为负极的脉冲电压时，该电阻值减少。可变电阻器6，具有通过参照着图2和图3说明的初始化步骤来设为9kΩ的初始电阻值。在电源端8与输出入端9之间施加用以设电源端8为正极的脉冲电压时，可变电阻器6的电阻值增加；在施加用以设该电源端8为负极的脉冲电压时，该电阻值减少。
(将信息记录在存储器件中)
为了将信息记录在上述存储器件中，如图4(a)所示，在电源端7和电源端8上施加接地电压GND的状态下，在输出入端9上施加记录脉冲电压(电压+4V；脉冲宽度10ns)。在该情况下，正脉冲电压被施加在可变电阻器5(即，输出入端9)的箭形符号的尖端，负脉冲电压被施加在可变电阻器6(即，电源端8)的箭形符号的尖端。其结果是，如图4(b)所示，随着被施加的脉冲数量的增加，可变电阻器5的电阻值R增加，可变电阻器6的电阻值R减少。通过这样施加脉冲电压，所述两个可变电阻器即可变电阻器5和可变电阻器6的电阻值R向与初值相反的各方向变化，这样来记录信息。若设被施加的脉冲数量是0的状态为(0、0)、该脉冲数量是1的状态为(0、1)、该脉冲数量是2的状态为(1、0)并且该脉冲数量是3的状态为(1、1)，电阻值就根据该脉冲数量而在所述四个状态之间从一个状态变化成别的状态，因而能够记录两个位的多值信息。
(使存储器件再生信息)
可变电阻材料2(图1)也具有下述特性，即：在被施加的电压的绝对值(振幅)低于或等于规定电平时，可变电阻部2a的电阻值不变。因此，若在可变电阻部2a上施加低于或等于规定电平的电压，就能够测量可变电阻部2a的电阻值。通过利用所述办法，来使图4所示的存储器件再生信息。
图5(a)，表示再生记录在图4所示的存储器件中的信息的情况。在该再生时，在电源端7上施加接地电压GND，在电源端8上施加低于记录脉冲电压的再生电压(例如，+1V)。接着，从输出入端9取出输出电压。图5(b)表示该输出电压。因为输出电压的值根据记录时的脉冲数量的不同而不同，所以能够再生两个位的多值信息。
(记录状态的复位)
图6(a)表示存储器件的记录状态的复位情况。在该复位时，在电源端7和电源端8上施加接地电压GND，在输出入端9上施加与记录时的极性相反的极性即负极性的复位脉冲电压(电压-4V；脉冲宽度10ns)。在该情况下，负脉冲电压被施加在可变电阻器5(即，输出入端9)的箭形符号的尖端，正脉冲电压被施加在可变电阻器6(即，电源端8)的箭形符号的尖端。其结果是，如图6(b)所示，随着脉冲数量的增加，可变电阻器5的电阻值R减少，可变电阻器6的电阻值R增加。通过施加与记录时的脉冲数量相同的数量的脉冲，可变电阻器5和可变电阻器6的电阻值R复位到初始状态的值。
(变形例)
在图4(a)所示的存储器件中，也可以在记录和复位时施加下述脉冲电压。
在将信息记录在存储器件中时，在输出入端9上施加记录脉冲电压(电压+2V；脉冲宽度10ns)，并且与该记录脉冲同步，在电源端7和电源端8上施加极性与记录脉冲的极性相反的脉冲电压(电压-2V；脉冲宽度10ns)。在该情况下，正脉冲电压(+4V)被施加在可变电阻器5(即，输出入端9)的箭形符号的尖端，负脉冲电压(-4V)被施加在可变电阻器6(即，电源端8)的箭形符号的尖端。其结果是，电阻以与图4(b)所示的倾向一样的倾向变化。
在复位时，在输出入端9上施加极性与记录时的极性相反即负极性的复位脉冲电压(电压-2V；脉冲宽度10ns)，并且与该复位脉冲同步，在电源端7和电源端8上施加极性与复位脉冲的极性相反的脉冲电压(电压+2V；脉冲宽度10ns)。在该情况下，负脉冲电压(-4V)被施加在可变电阻器5(即，输出入端9)的箭形符号的尖端，正脉冲电压(+4V)被施加在可变电阻器6(即，电源端8)的箭形符号的尖端。其结果是，电阻以与图6(b)所示的倾向一样的倾向变化。
(第二实施例)
(存储器件的结构)
图7(a)表示基于本发明的第二实施例的存储器件的结构。该存储器件中的可变电阻器6具有通过参照着图2和图3说明的初始化步骤来设为9kΩ的初始电阻值。在电源端8与输出入端9之间施加用以设电源端8为正极的脉冲电压时，可变电阻器6的电阻值减少；在施加用以设该电源端8为负极的脉冲电压时，该电阻值增加。结构的其他部分与图4(a)所示的一样。
(将信息记录在存储器件中)
为了将信息记录在所述存储器件中，如图7(a)所示，在输出入端9上施加具有一个正脉冲(电压+2V；脉冲宽度10ns)和一个负脉冲(电压-2V；脉冲宽度10ns)的记录脉冲电压，并且与该记录脉冲电压同步，在电源端7上施加具有两个负脉冲(各脉冲电压-2V；各脉冲宽度10ns)的脉冲电压，并且与该记录脉冲电压同步，在电源端8上施加具有两个正脉冲(各脉冲电压+2V；各脉冲宽度10ns)的脉冲电压。这样，正脉冲电压(+4V)就被施加在可变电阻器5(即，输出入端9)的箭形符号的尖端，负脉冲电压(-4V)就被施加在可变电阻器6(即，电源端8)的箭形符号的尖端。其结果是，如图7(b)所示，随着被施加的脉冲数量的增加，可变电阻器5的电阻值R增加，可变电阻器6的电阻值R减少。通过这样施加脉冲电压，所述两个可变电阻器即可变电阻器5和可变电阻器6的电阻值R向与初值相反的各方向变化，这样来记录信息。
(使存储器件再生信息)
如第一实施例那样，在再生时，在电源端7上施加接地电压GND，在电源端8上施加低于记录脉冲电压的再生电压(例如，+1V)。接着，从输出入端9取出输出电压。该输出电压，与图5(b)所示的一样。
(记录状态的复位)
为了使存储器件的记录状态复位，在输出入端9上施加具有一个正脉冲(电压+2V；脉冲宽度10ns)和一个负脉冲(电压-2V；脉冲宽度10ns)的复位脉冲电压，并且与该复位脉冲电压同步，在电源端7上施加具有两个正脉冲(各脉冲电压+2V；各脉冲宽度10ns)的脉冲电压，并且与该复位脉冲电压同步，在电源端8上施加具有两个负脉冲(各脉冲电压-2V；各脉冲宽度10ns)的脉冲电压。这样，负脉冲电压(-4V)就被施加在可变电阻器5(即，输出入端9)的箭形符号的尖端，正脉冲电压(+4V)就被施加在可变电阻器6(即，电源端8)的箭形符号的尖端。其结果是，如图6(b)所示的那样，随着被施加的脉冲数量的增加，可变电阻器5的电阻值R减少，可变电阻器6的电阻值R增加。通过这样施加与记录时的脉冲数量相同的数量的脉冲电压，可变电阻器5和可变电阻器6的电阻值R复位到各初始状态。
(第三实施例)
(存储阵列电路的电路结构)
图8表示基于第三实施例的存储阵列电路的电路结构。该存储阵列电路，是将第二实施例(图7)所示的存储器件并入晶体管电路中的例子。在该存储阵列电路中，多个存储单元MC100沿行方向和列方向被设置，即被设置为矩阵状。多条字线W1、W2……，沿行方向被设置；多条位线B1、……，沿列方向被设置。还有多条板极线(plate line)P1a、P1b、……沿列方向被设置。图8表示的是，包含在存储阵列电路中的多个存储单元MC100中，包含对应于字线W1和字线W2、位线B1及板极线P1a和板极线P1b的两个存储单元MC100的部分。
各存储单元MC100包含可变电阻器5、可变电阻器6及晶体管T100。晶体管T100和可变电阻器5，串联连接在所对应的位线B1与所对应的板极线P1a之间。晶体管T100，具有连接在所对应的字线W1或字线W2上的栅极。可变电阻器6，连接在使晶体管T100和可变电阻器5互相连接的互连节点与所对应的板极线P1b之间。在使所述情况对应于图7(a)所示的存储器件来进行说明的情况下，输出入端9连接在晶体管T100的漏极(或源极)上，电源端7连接在板极线P1a上，电源端8连接在板极线P1b上。可变电阻器5，具有通过参照着图2和图3说明的初始化步骤来设为100Ω的初始电阻值。在输出入端9与电源端7之间施加用以设输出入端9为正极的脉冲电压时，可变电阻器5的电阻值增加；在施加用以设该输出入端9为负极的脉冲电压时，该电阻值减少。可变电阻器6，具有通过参照着图2和图3说明的初始化步骤来设为9kΩ的初始电阻值。在输出入端9与电源端8之间施加用以设输出入端9为正极的脉冲电压时，可变电阻器6的电阻值增加；在施加用以设该输出入端9为负极的脉冲电压时，该电阻值减少。
(存储阵列电路的剖面结构)
图9，表示图8所示的存储阵列电路的剖面结构。在该存储阵列电路中，存储单元MC100是以下述方式构成的。首先，在半导体衬底1001中形成了漏极1002a和源极1002b，在衬底1001上隔着栅极氧化膜1003形成了栅极1004。这些结构因素构成晶体管T100。晶体管T100，被保护绝缘膜1005覆盖着。导电膜1007，形成在保护绝缘膜1005上。可变电阻膜1008，通过溅射而形成在导电膜1007上。导电膜1007和源极1002b，通过接触插塞1006互相连接。两个电极即电极1009a和电极1009b，形成在可变电阻膜1008上。这样构成有存储单元MC100。
在电极1009a与导电膜1007之间施加规定脉冲电压时，可变电阻膜1008中位于电极1009a正下方的部分(可变电阻部1008a)的电阻值，增加或减少。在电极1009b与导电膜1007之间施加规定脉冲电压时，可变电阻膜1008中位于电极1009b正下方的部分(可变电阻部1008b)的电阻值，增加或减少。在该存储单元MC 100中，因为可变电阻部1008a和可变电阻部1008b被用作为一个存储器件，所以能通过利用可变电阻部1008a和可变电阻部1008b的电阻变化来储存一个或多个位的信息(位数据)。
对与图8的对应关系说明一下，漏极1002a连接在位线B1上。栅极1004，连接在字线W1或字线W2上。接触插塞1006相当于输出入端9。可变电阻膜1008中位于电极1009a正下方的部分(可变电阻部1008a)，相当于可变电阻器5；可变电阻膜1008中位于电极1009b正下方的部分(可变电阻部1008b)，相当于可变电阻器6。
(尺寸)
保护绝缘膜1005只需要有下述厚度，即：足够于防止栅极1004和导电膜1007互相电连接的厚度。导电膜1007只需要有下述宽度，即：至少足够于使接触插塞1006和可变电阻部1008a、可变电阻部1008b互相电连接的宽度。电极1009a和电极1009b只需要形成在导电膜1007的宽度范围内的部分。这样，在导电膜1007与电极1009a、电极1009b之间就产生电场。电极1009a和电极1009b，只需要位于下述位置，即：相互之间的距离足够于防止产生在电极1009a与导电膜1007之间的电场影响到电极1009b的位置。这样，就能对可变电阻部1008a和可变电阻部1008b个别地施加脉冲电压。
在本实施例中，设为这样的，即：图9所示的各存储单元MC100的宽度为0.28μm；可变电阻膜1008的厚度为0.05μm；保护绝缘膜1005的厚度为0.4μm；电极1009a和电极1009b的各电极宽度为0.09μm。设导电膜1007的宽度为与存储单元MC100的宽度一样的0.28μm。设电极1009a与电极1009b之间的距离为0.1μm。
(使用的材料)
在本实施例中，用Pr0.7Ca0.3MnO3(PCMO)的CMR材料作为可变电阻膜1008，用铂作为导电膜1007，用银作为电极1009a和电极1009b。还用硅作为衬底1001，用二氧化硅(SiO2)作为栅极氧化膜1003，用多晶硅作为栅极1004，用钨(W)作为接触插塞1006。
(存储阵列电路的操作情况)
该存储阵列电路具有记录模式、复位模式及再生模式，将二值或多值的信息(位数据)记录在存储单元MC100中。下面，具体进行说明。
(记录模式)
参照图10(a)和图10(b)，对将信息(位数据)记录在图8和图9所示的存储单元MC100中的记录模式进行说明。可变电阻部1008a(可变电阻器5)具有通过参照着图2和图3说明的初始化步骤来设为100Ω的初始电阻值。在导电膜1007与电极1009a之间施加用以设导电膜1007为正极的脉冲电压时，可变电阻部1008a(可变电阻器5)的电阻值增加；在施加用以设该导电膜1007为负极的脉冲电压时，该电阻值减少。可变电阻部1008b(可变电阻器6)，具有通过参照着图2和图3说明的初始化步骤来设为9kΩ的初始电阻值。在导电膜1007与电极1009b之间施加用以设导电膜1007为正极的脉冲电压时，可变电阻部1008b(可变电阻器6)的电阻值增加；在施加用以设该导电膜1007为负极的脉冲电压时，该电阻值减少。
首先，在对应于要将信息记录在其中的存储单元MC100的两条板极线上，施加已互相同步的脉冲电压。就是说，在两条板极线中之一条板极线(在此，为板极线P1a)上施加具有两个负脉冲(各脉冲电压-2V；各脉冲宽度10ns)的脉冲电压，在另一条板极线(在此，为板极线P1b)上施加具有两个正脉冲(各脉冲电压+2V；各脉冲宽度10ns)的脉冲电压。
接着，在对应于要将信息记录在其中的存储单元MC100的字线(在此，为字线W1)上施加规定电压，这样来使晶体管T100成为导通状态。
接着，与施加在两条板极线(P1a、P1b)上的脉冲电压同步，在对应于要将信息记录在其中的存储单元MC100的位线(在此，为位线B1)上施加具有一个正脉冲(电压+2V；脉冲宽度10ns)和一个负脉冲(电压-2V；脉冲宽度10ns)的脉冲电压。
施加在位线B1上的脉冲电压，通过晶体管T100被施加在可变电阻部1008a和可变电阻部1008b上。根据被施加的脉冲电压，可变电阻部1008a的电阻值R从100Ω增加到9kΩ；根据被施加的脉冲电压，可变电阻部1008b的电阻值R从9kΩ减少到100Ω(图10(b)中的第一到第十次脉冲)。
这么一来，可变电阻部1008a和可变电阻部1008b的电阻值R，就根据施加在位线B1上的脉冲电压的施加数量(脉冲数量)而阶段性地增加或减少，这样来将信息写入存储单元MC100中。就是说，能根据可变电阻部1008a和可变电阻部1008b的电阻值R而设定存储状态。例如，若让可变电阻部1008a的电阻值R为100Ω的状态对应于“0”，并且让可变电阻部1008a的电阻值R为9kΩ的状态对应于“1”，就能够储存二值信息。
(复位模式)
参照图10(a)和图10(b)，对擦除写入到图8和图9所示的存储单元MC100中的信息的复位模式进行说明。设想为这样的，即：通过所述记录模式，可变电阻部1008a的电阻值R已成为9kΩ，可变电阻部1008b的电阻值R已成为100Ω(即，图10(b)中的第十次脉冲时)。
首先，在对应于要擦除信息的存储单元MC100的两条板极线上，施加已互相同步的脉冲电压。就是说，在两条板极线中之一条板极线(在此，为板极线P1a)上施加具有两个正脉冲(各脉冲电压+2V；各脉冲宽度10ns)的脉冲电压，在另一条板极线(在此，为板极线P1b)上施加具有两个负脉冲(各脉冲电压-2V；各脉冲宽度10ns)的脉冲电压。
接着，在对应于要擦除信息的存储单元MC100的字线(在此，为字线W1)上施加规定电压，这样来使晶体管T100成为导通状态。
接着，与施加在两条板极线(P1a、P1b)上的脉冲电压同步，在对应于要擦除信息的存储单元MC100的位线(在此，为位线B1)上施加具有一个正脉冲(电压+2V；脉冲宽度10ns)和一个负脉冲(电压-2V；脉冲宽度10ns)的脉冲电压。
施加在位线B1上的脉冲电压，通过晶体管T100被施加在可变电阻部1008a和可变电阻部1008b上。根据被施加的脉冲电压，可变电阻部1008a的电阻值R从9kΩ减少到100Ω；根据被施加的脉冲电压，可变电阻部1008b的电阻值R从100Ω增加到9kΩ(图10(b)中的第十一到第二十次脉冲)。
这样，若将次数与记录模式时的次数一样的、极性与在记录模式时施加的脉冲电压的极性相反的脉冲电压施加在可变电阻部1008a和可变电阻部1008b中之每个可变电阻部上，写入到存储单元MC100中的信息就复位。就是说，可变电阻部1008a和可变电阻部1008b的存储状态，复位到初始状态。
若以在各个时候施加10次脉冲的方式交替反复进行上述记录模式和复位模式，可变电阻部1008a和可变电阻部1008b的电阻值R，就有规律地变化，如图10(b)所示。
(再生模式)
对读出写入到图8和图9所示的存储单元MC100中的信息(位数据)的再生模式进行说明。
首先，在对应于要读出信息的存储单元MC100的两条板极线中之一条板极线(在此，为板极线P1a)上施加接地电压GND。
接着，在对应于要读出信息的存储单元MC100的字线(在此，为字线W1)上施加规定电压，这样来使晶体管T100成为导通状态。
接着，在另一条板极线(在此，为板极线P1b)上施加再生电压V0。因为需要保持各可变电阻部即可变电阻部1008a和可变电阻部1008b的电阻值(存储状态)，所以施加的再生电压V0的绝对值(振幅)小于在记录模式或复位模式时施加在位线B1上的脉冲电压(正脉冲或负脉冲)的绝对值(振幅)。
接着，因为施加在板极线P1b上的再生电压V0被施加在可变电阻部1008b上，所以基于可变电阻部1008b的电阻值R与可变电阻部1008a的电阻值R的比率的输出电压Vout，被输出到位线B1中。若设可变电阻部1008b的电阻值R为“Rb”，并且可变电阻部1008a的电阻值R为“Ra”，输出到位线B1中的输出电压Vout就以下述算式被表示，即：Vout＝Ra/(Ra+Rb)×V0。
若在记录模式时施加十次脉冲，再在复位模式时施加十次脉冲，可变电阻部1008a和可变电阻部1008b的电阻值R就如图11(a)所示的那样变化。图11(b)表示在每次施加脉冲电压后进行了再生模式时，测定了被输出到位线B1中的输出电压Vout的结果。如图11(b)所示，输出到位线B1中的输出电压Vout，根据可变电阻部1008a和可变电阻部1008b的电阻值R而变化。
这样，在本实施例的存储阵列电路中，以分辨能力很高的方式再生相互不同的记录状态，不仅能记录或再生一个位的信息，也能记录或再生多个位的信息。例如，若让可变电阻部(1008a、1008b)的电阻值R为(100Ω、9kΩ)时的输出电压Vout对应于“0”，并且让可变电阻部(1008a、1008b)的电阻值R为(9kΩ、100Ω)时的输出电压Vout对应于“1”，就能读出一个位的信息。若让根据脉冲数量而在(100Ω、9kΩ)与(9kΩ、100Ω)之间决定的、可变电阻部(1008a、1008b)的电阻值的多个状态对应于多个位，就能记录或再生多个位的信息。
(可变电阻部的电阻变化较小的情况)
下面，参照图12(a)和图12(b)，对可变电阻部1008a和可变电阻部1008b的电阻值的变化较小的情况进行说明。
一般而言，存储器件的特性，根据存储阵列的不同、和设置在同一存储阵列内的存储器件的不同而不同。由于该不同，各存储器件的电阻值可能不一律地变化。就是说，可能有下述情况，即：有的存储器件的电阻值的上限高于所希望的电阻值，有的存储器件的电阻值的下限低于所希望的电阻值。这样，由于存储单元MC100的位置等因素，构成存储单元MC100的可变电阻部1008a和可变电阻部1008b的电阻变化幅度可能比较小。在这种情况下，若通过利用一个可变电阻部的电阻变化情况来储存信息，较小的电阻变化就使分辨能力较低，因此有可能不能读出已写入的信息。与此相对，在本实施例的存储单元MC100中，各可变电阻部即可变电阻部1008a和可变电阻部1008b的电阻值变化是互补的，基于这些电阻值的比率的电压，作为输出电压Vout被输出。因此，如图12(a)所示，例如即使可变电阻部1008a和可变电阻部1008b的电阻值R分别是图11(a)所示的电阻值R的一半，输出电压Vout与图11(b)所示的也实质上一样，如图12(b)所示。这样，即使电阻变化情况根据位置的不同而不同，也能以分辨能力很高的方式再生相互不同的记录状态。通过利用该特性，就能进一步减低在写入操作时施加的电脉冲的电压。
(效果)
如上所述，在本实施例的存储阵列电路中，为写入操作所需的时间极短，即10nsec，为写入操作所需的电压是4V之低，因此能够实现在现有技术中未实现的效果，即写入电压和为写入操作所需的时间的减低、和使用期限的延长。
再加上，两个可变电阻器即可变电阻器5(1008a)和可变电阻器6(1008b)，互相串联连接，具有以互补的方式变化的电阻值。因此，实现了作为存储器件的稳定的操作情况，同时大大提高了产品合格率。
作为存储区域起到作用的可变电阻膜1008自身，是能以形成的膜的状态使用，从而不需要微细的图案形成。因此与现有存储器件相比，该膜更适于批量生产。
再加上，电极1009a和电极1009b只需要形成在导电膜1007的宽度范围内的部分。因此，若将导电膜1007形成为较大的区域，能形成电极1009a和电极1009b的区域也就较大。其结果是，能够容易地形成电极。
而且，因为在写入信息的技术中利用电阻变化情况，所以即使为高密度化而进行小型化，也不会造成严重问题。
(变形例)
在所述实施例中，当复位时施加的是，绝对值与在记录时的电压一样，而极性相反的电压。也可以是这样的，在复位时施加高于记录时的电压的电压。这样，复位脉冲数量就减少。
用具有Pr0.7Ca0.3MnO3(PCMO)钙钛矿结构的氧化物作为可变电阻膜1008。然而，也可以使用其他巨磁电阻材料、高温超导材料(例如，Pr1-xCaxMnO3(PCMO)、LaSrMnO3、GdBaCoxOy等)或具有钛铁矿结构的非线性光学材料(例如，LiNbO3等)。在这种情况下，也能够得到一样的效果。
通过溅射来形成了使用具有钙钛矿结构的PCMO材料的可变电阻膜1008。也可以利用其他薄膜形成方法(例如，CVD(化学蒸气沉积)、MOCVD(金属有机化学蒸气沉积)、旋涂、激光消融等)。
用铂作为导电膜1007的材料。然而，该材料并不限于此，也可以使用由从银(Ag)、金(Au)、铱(Ir)、钌(Ru)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)、三氧化钌(RuO3)、二氧化钌(RuO2)、三氧化锶钌(SrRuO3)、三氧化镧钴(LaCoO3)、三氧化锶钴(SrCoO3)、三氧化镧锶钴(LaSrCoO3)、氮化钛(TiN)、钛氧化物(TiOx)、钇二钡三铜氧化物(YBa2Cu3Ox)、二氧化铱(IrO2)、钽硅氮化物(TaSiN)及氮化钼(MoN)所构成的材料组中选出的、任一种材料或者多种材料的混合物。
用银作为电极1009a和电极1009b的材料。然而，该材料并不限于此，也可以使用由从铜、铝、银、铂、金、铱、钌、锇、钛及钽所构成的材料组中选出的、任一种材料或者多种材料的混合物。
(第四实施例)
图13表示基于第四实施例的存储阵列电路的剖面结构。在该存储阵列电路中，图9所示的可变电阻膜1008中位于可变电阻部1008a与可变电阻部1008b之间的部分已被除掉。该结构的其他部分，与图9所示的一样。
在图13所示的存储阵列电路中，各存储单元MC100的宽度为0.25μm；可变电阻膜1008的厚度为0.1μm；保护绝缘膜1005的厚度为0.4μm；电极1009a和电极1009b的各宽度为0.09μm。导电膜1007的宽度为与存储单元MC100的宽度一样的0.25μm，电极1009a与电极1009b之间的距离为0.07μm。
在该存储阵列电路中，因为在可变电阻部1008a与可变电阻部1008b之间，不存在可变电阻膜1008，所以产生在电极1009a与导电膜1007之间的电场不会影响到电极1009b。因此，与第三实施例相比，能使电极1009a与电极1009b之间的距离更短，从而能使存储单元MC100的尺寸更小。
(第五实施例)
(存储阵列电路的电路结构)
基于第五实施例的存储阵列电路，包含图14所示的存储单元MC200，来代替图8所示的存储单元MC100。该结构的其他部分，与图8所示的存储阵列电路的一样。
存储单元MC200包含可变电阻器5、可变电阻器6及晶体管T100。存储单元MC200的可变电阻器6，具有通过参照着图2和图3说明的初始化步骤来设为9kΩ的初始电阻值。在电源端8与输出入端9之间施加用以设电源端8为正极的脉冲电压时，可变电阻器6的电阻值增加；在施加用以设该电源端8为负极的脉冲电压时，该电阻值减少。存储单元MC200的其他部分，与图8所示的存储单元MC100的一样。
(存储阵列电路的剖面结构)
图14所示的存储阵列电路的剖面结构，与图13所示的一样。可变电阻部1008a(可变电阻器5)具有通过参照着图2和图3说明的初始化步骤来设为100Ω的初始电阻值。在导电膜1007与电极1009a之间施加用以设导电膜1007为正极的脉冲电压时，可变电阻部1008a的电阻值增加；在施加用以设该导电膜1007为负极的脉冲电压时，该电阻值减少。可变电阻部1008b(可变电阻器6)具有通过参照着图2和图3说明的初始化步骤来设为9kΩ的初始电阻值。在导电膜1007与电极1009b之间施加用以设导电膜1007为负极的脉冲电压时，可变电阻部1008b的电阻值增加；在施加用以设该导电膜1007为正极的脉冲电压时，该电阻值减少。
(存储阵列电路的操作情况)
该存储阵列电路具有记录模式、复位模式及再生模式，将二值或多值的信息(位数据)记录在存储单元MC200中。下面，具体进行说明。
(记录模式)
参照图15(a)和图15(b)，对将信息(位数据)记录在图14(和图13)所示的存储单元MC200中的记录模式进行说明。
首先，在对应于要将信息记录在其中的存储单元MC200的两条板极线(在此，为板极线P1a和板极线P1b)上，施加接地电压GND。
接着，在对应于要将信息记录在其中的存储单元MC200的字线(在此，为字线W1)上施加规定电压，这样来使晶体管T100成为导通状态。
接着，在对应于要将信息记录在其中的存储单元MC200的位线(在此，为位线B1)上施加正脉冲电压(电压+4V；脉冲宽度10ns)。
施加在位线B1上的脉冲电压，通过晶体管T100被施加在可变电阻部1008a和可变电阻部1008b上。根据被施加的脉冲电压，可变电阻部1008a的电阻值R从100Ω增加到9kΩ；根据被施加的脉冲电压，可变电阻部1008b的电阻值R从9kΩ减少到100Ω(图15(b)中的第一到第十次脉冲)。
这么一来，可变电阻部1008a和可变电阻部1008b的电阻值R，就根据施加在位线B1上的脉冲电压的施加数量(脉冲数量)而阶段性地增加或减少，这样来将信息写入存储单元MC200中。就是说，能根据可变电阻部1008a和可变电阻部1008b的电阻值R而设定存储状态。
(复位模式)
参照图15(a)和图15(b)，对擦除写入到图14(和图13)所示的存储单元MC200中的信息的复位模式进行说明。设想为这样的，即：通过所述记录模式，可变电阻部1008a的电阻值R已成为9kΩ，可变电阻部1008b的电阻值R已成为100Ω(即，图15(b)中的第十次脉冲时)。
首先，在对应于要擦除信息的存储单元MC200的两条板极线(在此，为板极线P1a和板极线P1b)上，施加接地电压GND。
接着，在对应于要擦除信息的存储单元MC200的字线(在此，为字线W1)上施加规定电压，这样来使晶体管T100成为导通状态。
接着，在对应于要擦除信息的存储单元MC200的位线(在此，为位线B1)上施加负脉冲电压(电压-4V；脉冲宽度10ns)。
施加在位线B1上的脉冲电压，通过晶体管T100被施加在可变电阻部1008a和可变电阻部1008b上。根据被施加的脉冲电压，可变电阻部1008a的电阻值R从9kΩ减少到100Ω；根据被施加的脉冲电压，可变电阻部1008b的电阻值R从100Ω增加到9kΩ(图15(b)中的第十一到第二十次脉冲)。
这样，若将次数与记录模式时的次数一样的、极性与在记录模式时施加的脉冲电压的极性相反的脉冲电压施加在可变电阻部1008a和可变电阻部1008b中之每个可变电阻部上，写入到存储单元MC200中的信息就被复位。就是说，可变电阻部1008a和可变电阻部1008b的各存储状态，复位到初始状态。
若以在各个时候施加10次脉冲的方式交替反复进行上述记录模式和复位模式，可变电阻部1008a和可变电阻部1008b的电阻值R，就有规律地变化，如图15(b)所示。
(再生模式)
读出写入到图14(和图13)所示的存储单元MC200中的信息(位数据)的步骤的流程，与第三实施例的一样。
(变形例)
在图14(和图13)所示的存储阵列电路中，也可以在记录时和复位时，以下述方式施加脉冲电压。
在将信息记录在存储单元MC200中时，在位线B1上施加记录脉冲电压(电压+2V；脉冲宽度10ns)，并且与该记录脉冲同步，在板极线P1a和板极线P1b上施加极性与记录脉冲的极性相反的脉冲电压(电压-2V；脉冲宽度10ns)。这样，用以设导电膜1007为正极的脉冲电压(+4V)就被施加在导电膜1007与电极1009a之间，可变电阻部1008a的电阻值就增加。再加上，用以设电极1009b为负极的脉冲电压(-4V)被施加在导电膜1007与电极1009b之间，可变电阻部1008b的电阻值减少。其结果是，电阻以与图15(b)所示的倾向一样的倾向变化。
在复位时，在位线B1上施加极性与记录时的极性相反的负复位脉冲电压(电压-2V；脉冲宽度10ns)，并且与该复位脉冲同步，在板极线P1a和板极线P1b上施加极性与该复位脉冲的极性相反的脉冲电压(电压+2V；脉冲宽度10ns)。这样，用以设导电膜1007为负极的脉冲电压(-4V)就被施加在导电膜1007与电极1009a之间，可变电阻部1008a的电阻值就减少。再加上，用以设电极1009b为正极的脉冲电压(+4V)被施加在导电膜1007与电极1009b之间，可变电阻部1008b的电阻值增加。其结果是，电阻以与图15(b)所示的倾向一样的倾向变化。
(第六实施例)
(背景)
有人提案过将图16所示的、具有交叉点结构的存储LSI(存储大规模集成电路)作为使用参照着图1到图3说明的可变电阻器的大容量存储LSI。图16所示的存储LSI包含：多条位线BL，和与位线BL互相正交的多条板极线PL。在各条位线BL上设置有位线选择晶体管111；在各条板极线PL上设置有板极线选择晶体管112。在位线BL和板极线PL的各相交部分设置有存储单元MC。在各个存储单元MC中，两个电极即电极101和电极102连接在可变电阻器100上。在该存储单元MC中，若在可变电阻器100具有低电阻值的状态下，在电极101与电极102之间施加用以设电极102相对电极101为正极的电脉冲，可变电阻器100的电阻值就增加；若在可变电阻器100具有高电阻值的状态下，在电极101与电极102之间施加用以设电极102相对电极101为负极的电脉冲，可变电阻器100的电阻值就减少。
然而，在图16所示的、具有交叉点结构的存储LSI中，在记录时施加的电脉冲，影响到位于所选出的位线BL和所选出的板极线PL的相交部分的存储单元以外的存储单元；在再生时，再生信号受到所选出的存储单元以外的存储单元内的可变电阻器的电阻值的影响。因此造成信噪比的恶化。随着半导体尺寸的微细化，所述事情会增加记录或再生时的错误。
(存储LSI的整体结构)
图17表示基于本发明的第六实施例的存储LSI的整体结构。该存储LSI600包含：存储区BK11、BK12、BK21和BK22，行译码器10，列译码器20，晶体管T11、T12、T21和T22，字线WL11到WL14和字线WL21到WL24，位线BL1和BL2，区选择信号线BS11、BS12、BS21和BS22，以及板极线PL1和PL2。
存储区BK11、BK12、BK21及BK22，沿行方向和列方向被设置，即被设置为矩阵状。
字线WL11到WL14和字线WL21到WL24，沿行方向被设置。字线WL11到WL14，对应于存储区BK11和BK12；字线WL21到WL24，对应于存储区BK21和BK22。
位线BL1和BL2，沿列方向被设置。位线BL1，对应于存储区BK11和BK21；位线BL2，对应于存储区BK12和BK22。
板极线PL1，对应于存储区BK11和BK12；板极线PL2，对应于存储区BK21和BK22。
晶体管T11和存储区BK11，串联连接在位线BL1上的节点N1与板极线PL1上的节点N5之间。晶体管T11的栅极，连接在区选择信号线BS11上。晶体管T12和存储区BK12，串联连接在位线BL2上的节点N2与板极线PL1上的节点N6之间。晶体管T12的栅极，连接在区选择信号线BS12上。晶体管T21和存储区BK21，串联连接在位线BL1上的节点N3与板极线PL2上的节点N7之间。晶体管T21的栅极，连接在区选择信号线BS21上。晶体管T22和存储区BK22，串联连接在位线BL2上的节点N4与板极线PL2上的节点N8之间。晶体管T22的栅极，连接在区选择信号线BS22上。
行译码器10，接收来自外部的地址信号，再使区选择信号线中所对应的那一条区选择信号线、和字线中所对应的那一条字线活化。
在写入操作时，列译码器20接收来自外部的地址信号，再在位线和板极线中对应于该地址信号的那一条位线与那一条板极线之间，施加基于要写入的数据的电脉冲；在读出操作时，该列译码器20在位线和板极线中对应于来自外部的地址信号的那一条位线与那一条板极线之间施加规定电压，再检出因该施加而流过的电流的值，然后向外部输出基于所检出的电流值的数据。
(存储区BK11的内部结构)
图18表示图17所示的存储区BK11的内部结构。存储区BK11包含存储单元MC1到MC4。存储单元MC1到MC4，串联连接在晶体管T11与板极线PL1上的节点N5之间。存储单元MC1到MC4，分别对应于字线WL11到WL14中之一条字线。存储单元MC1到MC4中之各存储单元包含可变电阻器100，电极101和102，以及晶体管T1。可变电阻器100，连接在电极101与电极102之间。可变电阻器100，由电阻值根据施加在电极101与电极102之间的电脉冲而变化(增加或减少)的材料构成。晶体管T1，与可变电阻器100并列连接在电极101与电极102之间。晶体管T1的栅极，连接在字线中所对应的那一条字线上。
存储区BK12、BK21及BK22的内部结构，与图18所示的存储区BK11的内部结构一样。
(可变电阻器100的特性)
下面，对包含在存储单元MC1到MC4中之每个存储单元中的可变电阻器100的特性进行说明。
如图19(a)所示，在可变电阻器100的电阻值R为低电阻值r1的状态下，若在电极101与电极102之间施加用以设电极102相对电极101为正极的电脉冲(例如，脉冲宽度100ns；振幅V0＝4V)，可变电阻器100的电阻值R就从r1增加到r2。在可变电阻器100的电阻值R为高电阻值r2的状态下，若在电极101与电极102之间施加用以设电极102相对电极101为正极的电脉冲，高电阻值r2的状态被保持。
另一方面，如图19(b)所示，在可变电阻器100的电阻值R为高电阻值r2的状态下，若在电极101与电极102之间施加用以设电极102相对电极101为负极的电脉冲(例如，脉冲宽度100ns；振幅(-V0)＝-4V)，可变电阻器100的电阻值R就从r2减少到r1。在可变电阻器100的电阻值R为低电阻值r1的状态下，若在电极101与电极102之间施加用以设电极102相对电极101为负极的电脉冲，低电阻值r1的状态被保持。
在图19中，表示可变电阻器100的电路符号显示：在电极101与电极102之间施加了用以设箭形符号的尖端为正极(即，设电极102相对电极101为正极)的电脉冲的情况下，可变电阻器100的电阻值R增加；在电极101与电极102之间施加了用以设箭形符号的尖端为负极(即，设电极102相对电极101为负极)的电脉冲的情况下，可变电阻器100的电阻值R减少。
现在保持的可变电阻器100的电阻值R，一直保持到被施加下次电脉冲为止。因此，若让低电阻值r1和高电阻值r2中之一种电阻值对应于“0”，并且让另一种电阻值对应于“1”，本实施例的器件就作为能够储存数字信息的非易失性存储器件起到作用。
(将信息写入到存储单元中)
下面，对图17所示的存储LSI600的写入操作情况进行说明。在此，以将数据写入到存储区BK11内的存储单元MC1中的情况作为例子。
表示存储区BK11内的存储单元MC1的地址、和要写入到存储单元MC1中的数据，从外部被提供。
在对被提供的地址响应时，行译码器10使区选择信号线BS11活化，使区选择信号线BS12、BS21及BS22减活。行译码器10，使字线WL11减活，使字线WL12到WL14和字线WL21到WL24活化。这样，晶体管T11就成为导通状态；晶体管T12、T21及T22就成为截止状态。存储区BK11内的存储单元MC1内的晶体管T1成为截止状态；存储区BK11内的存储单元MC2到MC4内的晶体管T1成为导通状态。晶体管T1处于导通状态的存储单元MC2到MC4中之各存储单元内的电极101与电极102之间的电阻值较低，这是因为该电阻值被晶体管T1的内部电阻左右，并且该晶体管T1的内部电阻值低于与晶体管T1并列连接的可变电阻器100的电阻值。另一方面，晶体管T1处于截止状态的存储单元MC1内的电极101与电极102之间的电阻值较高，这是因为该电阻值被可变电阻器100的电阻值左右。
在该状态下，列译码器20，根据被提供的地址而在位线BL1与板极线PL1之间施加电脉冲。列译码器20，施加根据要写入的数据而决定极性的电脉冲。例如，关于可变电阻器100的电阻值R，若让低电阻值r1对应于“0”，并且让高电阻值r2对应于“1”，下述极性的电脉冲就被施加。
在将数据“1”写入到存储区BK11内的存储单元MC1中的情况下，在位线BL1与板极线PL1之间施加用以设位线BL1相对板极线PL1为正极的电脉冲(例如，脉冲宽度100ns；振幅V0＝4V)。这样，如图19(a)所示，用以设电极102相对电极101为正极的电脉冲就被施加在存储区BK11内的存储单元MC1内的可变电阻器100上。其结果是，可变电阻器100的电阻值R成为r2，该r2意味着将数据“1”写入到了存储区BK11内的存储单元MC1中这一状况。在存储区BK11内的存储单元MC2到MC4中之各存储单元中，因为晶体管T1处于导通状态，所以不会有足够于使可变电阻器100的电阻值变化的电脉冲施加在可变电阻器100上。
在将数据“0”写入到存储区BK11内的存储单元MC1中的情况下，在位线BL1与板极线PL1之间施加用以设位线BL1相对板极线PL1为负极的电脉冲(例如，脉冲宽度100ns；振幅(-V0)＝-4V)。这样，如图19(b)所示，用以设电极102相对电极101为负极的电脉冲就被施加在存储区BK11内的存储单元MC1内的可变电阻器100上。其结果是，可变电阻器100的电阻值R成为r1，该r1意味着将数据“0”写入到了存储区BK11内的存储单元MC1中这一状况。在存储区BK11内的存储单元MC2到MC4中之各存储单元中，因为晶体管T1处于导通状态，所以不会有足够于使可变电阻器100的电阻值变化的电脉冲施加在可变电阻器100上。
(从存储单元读出信息)
下面，对图17所示的存储LSI600的读出操作情况进行说明。在此，以从存储区BK11内的存储单元MC1中读出数据的情况作为例子。
表示存储区BK11内的存储单元MC1的地址，从外部被提供。
在对被提供的地址响应时，行译码器10使区选择信号线BS11活化，使区选择信号线BS12、BS21及BS22减活。行译码器10，使字线WL11减活，使字线WL12到WL14和字线WL21到WL24活化。这样，晶体管T11就成为导通状态；晶体管T12、T21及T22就成为截止状态。存储区BK11内的存储单元MC1内的晶体管T1成为截止状态；存储区BK11内的存储单元MC2到MC4内的晶体管T1成为导通状态。
在该状态下，在对被提供的地址响应时，列译码器20，在位线BL1与板极线PL1之间施加规定电压V1(例如，V1＝1V)。这样，电流就流过下述路径：(位线BL1)-(晶体管T11)-(存储区BK11内的存储单元MC1内的可变电阻器100)-(存储区BK11内的存储单元MC2内的晶体管T1)-(存储区BK11内的存储单元MC3内的晶体管T1)-(存储区BK11内的存储单元MC4内的晶体管T1)-(板极线PL1)。因为晶体管T11、和存储区BK11内的存储单元MC2到MC4内的晶体管T1的导通电阻是实质上一样的，所以流过该路径的电流的值，根据存储区BK11内的存储单元MC1内的可变电阻器100的电阻值R而变化。例如，在存储区BK11内的存储单元MC1内的可变电阻器100的电阻值R为低电阻值r1时流过该路径的电流值I1，大于在该可变电阻器100的电阻值R为高电阻值r2时流过该路径的电流值I2。
列译码器20，检出流过该路径的电流值，再对该检出的值和规定阈值Th(例如，I2＜Th＜I1)进行比较，然后根据该比较的结果，作为读出数据向外部输出数据“0”或“1”。关于可变电阻器100的电阻值R，在让低电阻值r1对应于“0”，并且让高电阻值r2对应于“1”的情况下，若所检出的电流值大于阈值Th，就作为读出数据向外部输出数据“0”；若所检出的电流值小于阈值Th，就作为读出数据向外部输出数据“1”。
(效果)
如上所述，在第六实施例的存储LSI600中，对应于各存储区即存储区BK11、BK12、BK21及BK22设置有晶体管T11、T12、T21及T22，所述晶体管中对应于包含要存取的存储单元的存储区的那一个晶体管成为导通状态，其他晶体管成为截止状态。再加上，要存取的存储单元内的晶体管T1成为截止状态，其他存储单元内的晶体管T1成为导通状态。这样，在写入操作时，施加在对应于要存取的存储单元的位线与板极线之间的电压对其他存储单元(可变电阻器100)的影响就较小；在再生操作时，再生信号受到要存取的存储单元以外的存储单元内的可变电阻器的影响受得较小。其结果是，即使在半导体的小型化发展了的情况下，与具有交叉点结构的现有存储器件相比，在记录、再生操作时发生的错误更少。
与在每个存储单元中设置了一个用以选择存储单元的晶体管的情况相比，存储单元尺寸有所减低，从而能通过高密度化来实现大容量。
(变形例)
在本实施例中，四个存储区BK11、BK12、BK21及BK22沿行方向和列方向被设置，即被设置为矩阵状。然而，存储区的数量并不限于四个。若为构成存储阵列而将更多数量的存储区设置为矩阵状，作为其结果而构成出来的存储LSI，就与闪速存储器或铁电体存储器等现有存储器相比，实现了高速操作及大容量、或者高速操作或大容量。
在本实施例中，四个存储单元(MC1到MC4)包含在存储区BK11、BK12、BK21及BK22中之各存储区中。然而，不言而喻，存储单元的数量并不限于四个。
此外，在本实施例中，通过图19所示的电脉冲，使存储单元内的可变电阻器100的电阻值R变化为低电阻状态r1或高电阻状态r2，让所述状态中之一种状态对应于“0”，并且让另一个状态对应于“1”，这样来进行使用各存储单元的一个位的数字记录。然而，若调整施加的电脉冲的脉冲宽度和脉冲振幅(脉冲电压)，就能使存储单元内的可变电阻器100的电阻值R变化为高电阻状态时的最高电阻值与低电阻状态时的最低电阻值之间的中间值。例如，若让一个使用2n(n＝2、3、4……)个相互不同的电阻值的存储单元记录或再生n个位的信息，就能够实现容量更大的存储器件。
(第七实施例)
(存储LSI的整体结构)
图20表示基于本发明的第七实施例的存储LSI的整体结构。该存储LSI700包含：存储区BK11、BK12、BK21和BK22，行译码器10，列译码器20，晶体管T11和T21，字线WL11到WL14和字线WL21到WL24，位线BL1，区选择信号线BS11和BS21，以及板极线PL11、PL12、PL21和PL22。
位线BL1，对应于存储区BK11、BK12、BK21及BK22。
板极线PL11对应于存储区BK11；板极线PL12对应于存储区BK12；板极线PL21对应于存储区BK21；板极线PL22对应于存储区BK22。
晶体管T11和存储区BK11，串联连接在位线BL1上的节点N1与板极线PL11上的节点N9之间。存储区BK12，连接在使晶体管T11和存储区BK11互相连接的互连节点N11、与板极线PL12上的节点N10之间。晶体管T21和存储区BK21，串联连接在位线BL1上的节点N3与板极线PL21上的节点N12之间。存储区BK22，连接在使晶体管T21和存储区BK21互相连接的互连节点N21、与板极线PL22上的节点N13之间。
(存储区BK11和BK12的内部结构)
图21表示图20所示的存储区BK11和BK12的内部结构。存储区BK11和BK12中之各个存储区，包含存储单元MC1到MC4。存储区BK11内的存储单元MC1到MC4，串联连接在节点N11与板极线PL11上的节点N9之间。存储区BK11内的存储单元MC1到MC4中之各个存储单元，是以下述方式构成的，即：电极101设置在板极线PL11侧；电极102设置在节点N11侧。存储区BK12内的存储单元MC1到MC4，串联连接在节点N11与板极线PL12上的节点N10之间。存储区BK12内的存储单元MC1到MC4中之各个存储单元，是以下述方式构成的，即：电极102设置在板极线PL12侧；电极101设置在节点N11侧。
存储区BK21的内部结构，与存储区BK11的内部结构一样；存储区BK22的内部结构，与存储区BK12的内部结构一样。
(将信息写入到存储单元中)
下面，对图20所示的存储LSI700的写入操作情况进行说明。在该LSI700中，一个位的信息被储存在存储区BK11和BK12内的存储单元中对应于同一字线的那一对存储单元中(例如，存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1，都对应于字线WL11)。同样，一个位的信息被储存在存储区BK21和BK22内的存储单元中对应于同一字线的那一对存储单元中(例如，存储区BK21内的存储单元MC1和存储区BK22内的存储单元MC1，都对应于字线WL21)。具体而言，若让一对存储单元中之一个存储单元的可变电阻器100具有低电阻r1、并且另一个存储单元的可变电阻器100具有高电阻r2的状态对应于“0”，同时让所述一个存储单元的可变电阻器100具有高电阻r2、并且所述另一个存储单元的可变电阻器100具有低电阻r1的状态对应于“1”，一个位的信息就储存在一对存储单元中。在此，让存储区BK11和BK21内的存储单元内的可变电阻器100具有低电阻r1、并且存储区BK12和BK22内的存储单元内的可变电阻器100具有高电阻r2的状态对应于“0”，同时让存储区BK11和BK21内的存储单元内的可变电阻器100具有高电阻r2、并且存储区BK12和BK22内的存储单元内的可变电阻器100具有低电阻r1的状态对应于“1”，将信息写入到一对存储单元中，所述一对存储单元由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成。
表示一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元的地址、和要写入到所述一对存储单元中的数据，从外部被提供。
在对被提供的地址响应时，行译码器10使区选择信号线BS11活化，使区选择信号线BS21减活。行译码器10，使字线WL11减活，使字线WL12到WL14和字线WL21到WL24活化。这样，晶体管T11就成为导通状态；晶体管T21就成为截止状态。再加上，存储区BK11和BK12内的存储单元MC1内的晶体管T1成为截止状态；存储区BK11和BK12内的存储单元MC2到MC4内的晶体管T1成为导通状态。
在该状态下，在对被提供的地址响应时，列译码器20在位线BL1与板极线PL11、PL12之间施加电脉冲。列译码器20所施加的电脉冲的极性，是根据要写入的数据而被决定的。
在将数据“1”写入到一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中的情况下，如图22所示，在位线BL1与板极线PL11、PL12之间施加用以设位线BL1相对板极线PL11和PL12为正极的电脉冲(例如，脉冲宽度100ns；振幅V0＝4V)。这样，如图22(a)所示，用以设电极102相对电极101为正极的电脉冲就被施加在存储区BK11内的存储单元MC1内的可变电阻器100上，可变电阻器100的电阻值R成为r2；如图22(b)所示，用以设电极102相对电极101为负极的电脉冲就被施加在存储区BK12内的存储单元MC1内的可变电阻器100上，可变电阻器100的电阻值R成为r1。其结果是，存储区BK11内的存储单元MC1内的可变电阻器100具有高电阻r2；存储区BK12内的存储单元MC1内的可变电阻器100具有低电阻r1，所述状态意味着数据“1”被写入到了一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中这一状况。
另一方面，在将数据“0”写入到一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中的情况下，在位线BL1与板极线PL11、PL12之间施加用以设位线BL1相对板极线PL11和PL12为负极的电脉冲(例如，脉冲宽度100ns；振幅(-V0)＝-4V)。这样，用以设电极102相对电极101为负极的电脉冲就被施加在存储区BK11内的存储单元MC1内的可变电阻器100上，可变电阻器100的电阻值R成为r1；用以设电极102相对电极101为正极的电脉冲就被施加在存储区BK12内的存储单元MC1内的可变电阻器100上，可变电阻器100的电阻值R成为r2。其结果是，存储区BK11内的存储单元MC1内的可变电阻器100具有低电阻r1；存储区BK12内的存储单元MC1内的可变电阻器100具有高电阻r2，所述状态意味着数据“0”被写入到了一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中这一状况。
(从存储单元读出信息)
下面，对图20所示的存储LSI700的读出操作情况进行说明。在下述实施例中，使存储区BK11和BK21内的存储单元内的可变电阻器100具有低电阻r1、并且存储区BK12和BK22内的存储单元内的可变电阻器100具有高电阻r2的状态对应于“0”，同时使存储区BK11和BK21内的存储单元内的可变电阻器100具有高电阻r2、并且使存储区BK12和BK22内的存储单元内的可变电阻器100具有低电阻r1的状态对应于“1”，从一对存储单元中读出数据，所述一对存储单元由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成。
表示一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元的地址，从外部被提供。
在对被提供的地址响应时，行译码器10使区选择信号线BS11活化，使区选择信号线BS21减活。行译码器10，使字线WL11减活，使字线WL12到WL14和字线WL21到WL24活化。这样，晶体管T11就成为导通状态；晶体管T21就成为截止状态。存储区BK11和BK12内的存储单元MC1内的晶体管T1成为截止状态；存储区BK11和BK12内的存储单元MC2到MC4内的晶体管T1成为导通状态。
在该状态下，在对被提供的地址响应时，列译码器20，在板极线PL11与板极线PL12之间施加规定电压V1，如图23所示。接着，列译码器20，检出位线BL1上的电压Vout，再对该检出的电压和规定阈值Th进行比较，然后根据该比较的结果，作为读出数据向外部输出数据“0”或“1”。因为晶体管T11、和存储区BK11和BK12内的存储单元MC2到MC4内的晶体管T1的导通电阻是实质上一样的，所以位线BL1上的电压Vout，根据存储区BK11和BK12内的存储单元MC1内的可变电阻器100的电阻值R而变化。如图24(a)所示，若存储区BK11内的存储单元MC1内的可变电阻器100具有低电阻r1，并且存储区BK12内的存储单元MC1内的可变电阻器100具有高电阻r2，位线BL1上的电压Vout1就被检出。因为该电压Vout1高于阈值Th，所以列译码器20读出数据“0”，再作为读出数据向外部输出该数据。另一方面，如图24(b)所示，若存储区BK11内的存储单元MC1内的可变电阻器100具有高电阻r2，并且存储区BK12内的存储单元MC1内的可变电阻器100具有低电阻r1，位线BL1上的电压Vout2就被检出。因为该电压Vout2低于阈值Th，所以列译码器20读出数据“1”，再作为读出数据向外部输出该数据。
(效果)
如上所述，在第七实施例的存储LSI700中，一个位的信息被储存在一对存储单元中，因而与第六实施例的存储LSI600相比，能进一步使记录和再生时的错误减低。
(变形例)
在本实施例中，四个存储区BK11、BK12、BK21及BK22沿行方向和列方向被设置，即被设置为矩阵状。然而，存储区的数量并不限于四个。
在本实施例中，四个存储单元(MC1到MC4)包含在存储区BK11、BK12、BK21及BK22中之每个存储区中。然而，不言而喻，存储单元的数量并不限于四个。
此外，在本实施例中，使一对存储单元中之一个存储单元内的可变电阻器100具有低电阻r1、并且另一个存储单元内的可变电阻器100具有高电阻r2的状态对应于“0”，同时使所述一个存储单元内的可变电阻器100具有高电阻r2、并且所述另一个存储单元内的可变电阻器100具有低电阻r1的状态对应于“1”，这样来将一个位的信息储存在一对存储单元中。然而，若调整施加的电脉冲的脉冲宽度和脉冲振幅(脉冲电压)，就能使存储单元内的可变电阻器100的电阻值R变化为高电阻状态时的最高电阻值与低电阻状态时的最低电阻值之间的中间值。例如，若让一对使用2n(n＝2、3、4……)个相互不同的电阻值的存储单元记录或再生n个位的信息，就能够实现容量更大的存储器件。
(第八实施例)
(存储LSI的整体结构)
图25表示基于本发明的第八实施例的存储LSI的整体结构。该存储LSI800包含：存储区BK11、BK12、BK21和BK22，行译码器10，列译码器20，晶体管T11、T12、T21和T22，字线WL11到WL14和字线WL21到WL24，位线BL1和BL2，区选择信号线BS11和BS21，以及板极线PL1和PL2。
晶体管T11和存储区BK11，串联连接在位线BL1上的节点N1与板极线PL1上的节点N5之间；晶体管T12和存储区BK12，串联连接在位线BL2上的节点N2与板极线PL1上的节点N6之间。晶体管T11和T12的各个栅极，连接在区选择信号线BS11上。晶体管T21和存储区BK21，串联连接在位线BL1上的节点N3与板极线PL2上的节点N7之间；晶体管T22和存储区BK22，串联连接在位线BL2上的节点N4与板极线PL2上的节点N8之间。晶体管T21和T22的各个栅极，连接在区选择信号线BS21上。
(存储区BK11和BK12的内部结构)
图26表示图25所示的存储区BK11和BK12的内部结构。存储区BK11和BK12中之各个存储区，包含存储单元MC1到MC4。存储区BK11内的存储单元MC1到MC4，串联连接在晶体管T11与板极线PL11上的节点N5之间。存储区BK11内的存储单元MC1到MC4中之各个存储单元，是以下述方式构成的，即：电极101设置在板极线PL1侧；电极102设置在晶体管T11侧。存储区BK12内的存储单元MC1到MC4，串联连接在晶体管T12与板极线PL1上的节点N6之间。存储区BK12内的存储单元MC1到MC4中之各个存储单元，是以下述方式构成的，即：电极101设置在板极线PL1侧；电极102设置在晶体管T12侧。
存储区BK21的内部结构，与存储区BK11的内部结构一样；存储区BK22的内部结构，与存储区BK12的内部结构一样。
(将信息写入到存储单元中)
下面，对图25所示的存储LSI800的写入操作情况进行说明。在该LSI800中，如第七实施例那样，一个位的信息被储存在存储区BK11和BK12内的存储单元中对应于同一字线的那一对存储单元中(例如，存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1，都对应于字线WL11)。同样，一个位的信息被储存在存储区BK21和BK22内的存储单元中对应于同一字线的那一对存储单元中(例如，存储区BK21内的存储单元MC1和存储区BK22内的存储单元MC1，都对应于字线WL21)。具体而言，若让一对存储单元中之一个存储单元的可变电阻器100具有低电阻r1、并且另一个存储单元的可变电阻器100具有高电阻r2的状态对应于“0”，同时让所述一个存储单元的可变电阻器100具有高电阻r2、并且所述另一个存储单元的可变电阻器100具有低电阻r1的状态对应于“1”，一个位的信息就储存在一对存储单元中。在本实施例中，使存储区BK11和BK21内的存储单元内的可变电阻器1 00具有低电阻r1、并且存储区BK12和BK22内的存储单元内的可变电阻器100具有高电阻r2的状态对应于“0”，同时使存储区BK11和BK21内的存储单元内的可变电阻器100具有高电阻r2、并且存储区BK12和BK22内的存储单元内的可变电阻器100具有低电阻r1的状态对应于“1”，将信息写入到一对存储单元中，所述一对存储单元由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成。
表示一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元的地址、和要写入到所述一对存储单元中的数据，从外部被提供。
在对被提供的地址响应时，行译码器10使区选择信号线BS11活化，使区选择信号线BS21减活。行译码器10，使字线WL11减活，使字线WL12到WL14和字线WL21到WL24活化。这样，晶体管T11和T12就成为导通状态；晶体管T21和T22就成为截止状态。再加上，存储区BK11和BK12内的存储单元MC1内的晶体管T1成为截止状态；存储区BK11和BK12内的存储单元MC2到MC4内的晶体管T1成为导通状态。
在该状态下，在对被提供的地址响应时，列译码器20，在位线BL1、BL2及板极线PL1中之每条线上施加根据要写入的数据而决定极性的电脉冲。
在将数据“1”写入到一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中的情况下，图27所示的电脉冲被施加在位线BL1、BL2及板极线PL1中之各条线上。这样，用以设电极102相对电极101为正极的电脉冲，就被施加在存储区BK11内的存储单元MC1内的可变电阻器100上。于是，如图28(a)所示，可变电阻器100的电阻值R成为r2。另一方面，用以设电极102相对电极101为负极的电脉冲被施加在存储区BK12内的存储单元MC1内的可变电阻器100上。于是，如图28(b)所示，可变电阻器100的电阻值R成为r1。其结果是，存储区BK11内的存储单元MC1内的可变电阻器100具有高电阻r2；存储区BK12内的存储单元MC1内的可变电阻器100具有低电阻r1，所述状态意味着数据“1”被写入到了一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中这一状况。
另一方面，在将数据“0”写入到一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中的情况下，互换图27所示的电脉冲中被施加在位线BL1上的脉冲和被施加在位线BL2上的脉冲。这样，用以设电极102相对电极101为负极的电脉冲就被施加在存储区BK11内的存储单元MC1内的可变电阻器100上，可变电阻器100的电阻值R成为r1。另一方面，用以设电极102相对电极101为正极的电脉冲被施加在存储区BK12内的存储单元MC1内的可变电阻器100上，可变电阻器100的电阻值R成为r2。其结果是，存储区BK11内的存储单元MC1内的可变电阻器100具有低电阻r1；存储区BK12内的存储单元MC1内的可变电阻器100具有高电阻r2，所述状态意味着数据“0”被写入到了一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元中这一状况。
(从存储单元读出信息)
下面，对图25所示的存储LSI800的读出操作情况进行说明。在下述实施例中，使存储区BK11和BK21内的存储单元内的可变电阻器100具有低电阻r1、并且存储区BK12和BK22内的存储单元内的可变电阻器100具有高电阻r2的状态对应于“0”，同时使存储区BK11和BK21内的存储单元内的可变电阻器100具有高电阻r2、并且存储区BK12和BK22内的存储单元内的可变电阻器100具有低电阻r1的状态对应于“1”，从一对存储单元中读出数据，所述一对存储单元由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成。
表示一对由存储区BK11内的存储单元MC1和存储区BK12内的存储单元MC1构成的存储单元的地址，从外部被提供。
在对被提供的地址响应时，行译码器10使区选择信号线BS11活化，使区选择信号线BS21减活。行译码器10，使字线WL11减活，使字线WL12到WL14和字线WL21到WL24活化。这样，晶体管T11和T12就成为导通状态；晶体管T21和T22就成为截止状态。存储区BK11和BK12内的存储单元MC1内的晶体管T1成为截止状态；存储区BK11和BK12内的存储单元MC2到MC4内的晶体管T1成为导通状态。
在该状态下，在对被提供的地址响应时，列译码器20，在位线BL1与位线BL2之间施加规定电压V1。接着，列译码器20，检出板极线PL1上的电压Vout，再对该检出的电压和规定阈值Th进行比较，然后根据该比较的结果，作为读出数据向外部输出数据“0”或“1”。因为晶体管T11、和存储区BK11和BK12内的存储单元MC2到MC4内的晶体管T1的导通电阻是实质上一样的，所以板极线PL1上的电压Vout，根据存储区BK11和BK12内的存储单元MC1内的可变电阻器100的电阻值R而变化。如图29(a)所示，若存储区BK11内的存储单元MC1内的可变电阻器100具有低电阻r1，并且存储区BK12内的存储单元MC1内的可变电阻器100具有高电阻r2，板极线PL1上的电压Vout1就被检出。因为该电压Vout1高于阈值Th，所以列译码器20读出数据“0”，再作为读出数据向外部输出该数据。另一方面，如图29(b)所示，若存储区BK11内的存储单元MC1内的可变电阻器100具有高电阻r2，并且存储区BK12内的存储单元MC1内的可变电阻器100具有低电阻r1，板极线PL1上的电压Vout2就被检出。因为该电压Vout2低于阈值Th，所以列译码器20读出数据“1”，再作为读出数据向外部输出该数据。
(效果)
如上所述，在第八实施例的存储LSI800中，一个位的信息被储存在一对存储单元中，因而与第六实施例的存储LSI600相比，能进一步使记录和再生时的错误减低。
(变形例)
在本实施例中，四个存储区BK11、BK12、BK21及BK22沿行方向和列方向被设置，即被设置为矩阵状。然而，存储区的数量并不限于四个。
在本实施例中，四个存储单元(MC1到MC4)包含在存储区BK11、BK12、BK21及BK22中之每个存储区中。然而，不言而喻，存储单元的数量并不限于四个。
此外，在本实施例中，使一对存储单元中之一个存储单元内的可变电阻器100具有低电阻r1、并且另一个存储单元内的可变电阻器100具有高电阻r2的状态对应于“0”，同时使所述一个存储单元内的可变电阻器100具有高电阻r2、并且所述另一个存储单元内的可变电阻器100具有低电阻r1的状态对应于“1”，这样来将一个位的信息储存在一对存储单元中。然而，若调整施加的电脉冲的脉冲宽度和脉冲振幅(脉冲电压)，就能使存储单元内的可变电阻器100的电阻值R变化为高电阻状态时的最高电阻值与低电阻状态时的最低电阻值之间的中间值。例如，若让一对使用2n(n＝2、3、4……)个相互不同的电阻值的存储单元记录或再生n个位的信息，就能够实现容量更大的存储器件。
(第九实施例)
图30表示基于本发明的第九实施例的系统LSI(嵌入式随机存取存储器)400的结构。在该系统LSI400中，存储电路30和逻辑电路40设置在一块芯片上。该系统LSI400，用存储电路30作为数据随机存取存储器。该存储电路30的结构和操作情况，与在第六到第八实施例中所述的存储LSI600、700及800中之任一种存储LSI的一样。
在将数据写入到存储电路30中的情况下，逻辑电路40设存储电路30的操作模式为储存模式。接着，逻辑电路40向存储电路30输出表示要将数据储存在其中的存储单元的地址的信号。之后，逻辑电路40向存储电路30输出要写入的数据。之后，存储电路30，以与第六到第八实施例中之任一个实施例所述的方式一样的方式进行操作，从逻辑电路40输出的数据被写入到存储电路30内的存储单元中。
在读出被写入到存储电路30内的存储单元中的数据的情况下，逻辑电路40设存储电路30的操作模式为再生模式。接着，逻辑电路40向存储电路30输出表示要读出数据的存储单元的地址的信号。之后，存储电路30，以与第六到第八实施例中之任一个实施例所述的方式一样的方式进行操作，已被储存在选出的存储单元中的数据被读出并输出到逻辑电路40中。
(第十实施例)
图31表示基于本发明的第十实施例的系统LSI(可重构大规模集成电路)500的结构。该系统LSI500包含：存储电路50，处理机60及接口70。在该系统LSI500中，存储电路50被用作为程序只读存储器。存储电路50的结构和操作情况，与在第六到第八实施例中所述的存储LSI600、700及800中之任一种存储LSI的一样。为处理机60的操作所需的程序，储存在存储电路50中。处理机60，控制存储电路50和接口70，读出已储存在存储电路50中的程序Pm，再根据该程序而进行处理。接口70向存储电路50输出从外部输入的程序Pin。
在将来自外部的程序Pin写入到存储电路50中的情况下，处理机60设存储电路50的操作模式为储存模式，再向存储电路50输出表示要将程序Pin写入到其中的存储单元的地址的信号。之后，接口70输入从外部已输入的程序Pin，再将该输入的程序Pin输出到存储电路50中。之后，存储电路50，以与第六到第八实施例中之任一个实施例所述的方式一样的方式进行操作，来自接口70的程序Pin被写入到存储单元中。
在读出被写入到存储电路50中的程序Pm的情况下，处理机60设存储电路50的操作模式为再生模式，再向存储电路50输出表示要读出程序Pm的存储单元的地址的信号。之后，存储电路50，以与第六到第八实施例中之任一个实施例所述的方式一样的方式进行操作，已被储存在选出的存储单元中的程序Pm被输出到处理机60中。处理机60，根据被输入的程序Pm而进行操作。
因为存储电路50是可重写非易失性存储器，所以储存在其中的程序是可重写的。因此，能来代替处理机60所实现的功能。此外，也可以是这样的，在存储电路50中储存有多个程序，以对应于从存储电路50中读出的程序而来代替处理机60所实现的功能。
如上所述，在第十实施例中，能用一个LSI实现相互不同的功能(即，所谓的可重构大规模集成电路得到实现)。
-工业实用性-
基于本发明的存储器件，作为人们要求低功率、高速的写入或擦除操作、以及大容量的非易失性存储器，很有用。

Claims (39)

1.一种存储器件，包括：
第一可变电阻器，连接在第一端子与第三端子之间，具有根据所述第一端子与所述第三端子之间的脉冲电压的极性而变化的电阻，和
第二可变电阻器，连接在所述第三端子与第二端子之间，具有根据所述第三端子与所述第二端子之间的脉冲电压的极性而向与所述第一可变电阻器变化的方向相反的方向变化的电阻。
2.根据权利要求1所述的存储器件，其中：
所述第一可变电阻器的电阻值和所述第二可变电阻器的电阻值，根据第一电位和与所述第一电位不同的第二电位而变化，所述第一电位被施加在所述第一端子、所述第二端子及所述第三端子中的两个端子上；所述第二电位被施加在所述第一端子、所述第二端子及所述第三端子中的另一个端子上。
3.根据权利要求2所述的存储器件，其中：
在第一时间中，所述第一电位，通过第一脉冲电压而施加在所述第一端子、所述第二端子及所述第三端子中的所述两个端子上；在所述第一时间中，所述第二电位，通过第二脉冲电压而施加在所述第一端子、所述第二端子及所述第三端子中的所述另一个端子上。
4.根据权利要求3所述的存储器件，其中：
在第二时间中，所述第二电位的第三脉冲电压施加在所述第一端子、所述第二端子及所述第三端子中的所述两个端子上，所述第一电位的第四脉冲电压施加在所述第一端子、所述第二端子及所述第三端子中的所述另一个端子上。
5.根据权利要求1所述的存储器件，其中：
所述第一可变电阻器和所述第二可变电阻器中的一个可变电阻器的电阻值，被初始化为比所述第一可变电阻器和所述第二可变电阻器中的另一个可变电阻器的电阻值大的值。
6.根据权利要求1所述的存储器件，其中：
施加在所述第一端子与所述第三端子之间的脉冲电压的极性，若所述第一端子具有第一极性，就使所述第一可变电阻器的电阻值增加，若所述第一端子具有与所述第一极性相反的第二极性，就使所述第一可变电阻器的电阻值减少；
施加在所述第三端子与所述第二端子之间的脉冲电压的极性，若所述第三端子具有所述第一极性，就使所述第二可变电阻器的电阻值增加，若所述第三端子具有所述第二极性，就使所述第二可变电阻器的电阻值减少；
7.根据权利要求1所述的存储器件，其中：
在设所述第一及所述第二端子为第一电位的状态下，在所述第三端子上施加具有第二电位的脉冲电压。
8.根据权利要求7所述的存储器件，其中：
所述第一电位是接地电位，所述第二电位是所述接地电位以外的电位。
9.根据权利要求7所述的存储器件，其中：
所述第一电位是正电位并且所述第二电位是负电位，或者所述第一电位是所述负电位并且所述第二电位是所述正电位。
10.根据权利要求1所述的存储器件，其中：
第一时间中，在所述第一端子和所述第三端子上施加所述第一极性的所述第一脉冲电压，并且在所述第二端子上施加极性与所述第一极性相反的所述第二脉冲电压；第二时间中，在所述第三端子和所述第二端子上施加所述第二脉冲电压，并且在所述第一端子上施加所述第一脉冲电压。
11.根据权利要求1所述的存储器件，其中：
在所述第一端子上施加第一电位并且在所述第二端子上施加第二电位的状态下，输出所述第三端子的电压。
12.一种存储器件，该存储器件的电阻值根据被施加在该存储器件上的脉冲电压而变化；包括多个存储单元；所述多个存储单元中的每个，包括：形成在半导体衬底上并且具有源极、漏极及栅极的晶体管，形成在所述晶体管上的绝缘层，形成在所述绝缘层上的可变电阻层，以及形成在所述可变电阻层上的两个电极，其中：
所述晶体管的所述漏极和所述源极中的至少一个极，电连接在所述两个电极上。
13.根据权利要求12所述的存储器件，其中：
所述多个存储单元中的每个，还包括：
导电层，形成在所述绝缘层上，和
接触插塞，使所述晶体管的所述漏极和所述源极中的至少一个极电连接在所述导电层上。
14.根据权利要求12所述的存储器件，其中：
所述可变电阻层，为具有钙钛矿结构的氧化物。
15.根据权利要求14所述的存储器件，其中：
所述具有钙钛矿结构的氧化物，为巨磁电阻材料。
16.根据权利要求14所述的存储器件，其中：
所述具有钙钛矿结构的氧化物，为高温超导材料。
17.根据权利要求12所述的存储器件，其中：
所述可变电阻层，为具有钛铁矿结构的氧化物。
18.根据权利要求17所述的存储器件，其中：
所述具有钛铁矿结构的氧化物，为非线性光学材料。
19.根据权利要求13所述的存储器件，其中：
所述导电层，由从铂、银、金、铱、钌、钛、钽、铝、铜、RuO3、RuO2、SrRuO3、LaCoO3、SrCoO3、LaSrCoO3、TiN、TiOx、YBa2Cu3Ox、IrO2、TaSiN及MoN所构成的材料组中选出的、任一种材料或者多种材料的混合物构成。
20.根据权利要求12所述的存储器件，其中：
所述两个电极中的各个电极，由从铜、铝、银、铂、金、铱、钌、锇、钛及钽所构成的材料组中选出的、任一种材料或者多种材料的混合物构成。
21.一种存储电路，包括：连接在第一节点与第二节点之间的第一存储区，与所述第一存储区串联连接在所述第一节点与所述第二节点之间的第一区选择晶体管，以及连接在互连节点与第三节点之间的第二存储区；所述互连节点，使所述第一存储区和所述第一区选择晶体管互相连接，其中：
所述第一及所述第二存储区中的每个，包含串联连接起来的多个存储单元；
所述多个存储单元中的每个，包含：
可变电阻器，连接在第一端子与第二端子之间，并且该可变电阻器的电阻值对被施加在所述第一端子与所述第二端子之间的脉冲电压响应而变化，和
晶体管，与所述可变电阻器并列连接在所述第一端子与所述第二端子之间。
22.根据权利要求21所述的存储电路，其中：
在写入数据时，
使所述第一区选择晶体管成为导通状态，
使所述第一存储区所包含的所述多个存储单元中的第一存储单元所包含的晶体管成为截止状态，并且使所述第一存储区所包含的所述多个存储单元中所述第一存储单元以外的各个存储单元所包含的晶体管成为导通状态，
使所述第二存储区所包含的所述多个存储单元中的第二存储单元所包含的晶体管成为截止状态，并且使所述第二存储区所包含的所述多个存储单元中所述第二存储单元以外的各个存储单元所包含的晶体管成为导通状态。
23.根据权利要求22所述的存储电路，其中：
写入数据时，在所述第一节点与所述第二节点之间施加用以让包含在所述第一存储单元中的可变电阻器的电阻值增加的脉冲电压，并且在所述第一节点与所述第三节点之间施加用以让包含在所述第二存储单元中的可变电阻器的电阻值减少的脉冲电压。
24.根据权利要求21所述的存储电路，其中：
在读出数据时，
使所述第一区选择晶体管成为导通状态，
使所述第一存储区所包含的所述多个存储单元中的第一存储单元所包含的晶体管成为截止状态，并且使所述第一存储区所包含的所述多个存储单元中所述第一存储单元以外的各个存储单元所包含的晶体管成为导通状态，
使所述第二存储区所包含的所述多个存储单元中的第二存储单元所包含的晶体管成为截止状态，并且使所述第二存储区所包含的所述多个存储单元中所述第二存储单元以外的各个存储单元所包含的晶体管成为导通状态。
25.根据权利要求24所述的存储电路，其中：
在所述第二节点与所述第三节点之间施加规定电压的状态下，检出所述第一节点的电压。
26.根据权利要求21所述的存储电路，其中：
所述多个存储单元中的各个存储单元，设置为矩阵状。
27.一种存储电路，包括：连接在第一节点与第二节点之间的第一存储区，与所述第一存储区串联连接在所述第一节点与所述第二节点之间的第一区选择晶体管，连接在所述第二节点与第三节点之间的第二存储区，以及与所述第二存储区串联连接在所述第二节点与所述第三节点之间的第二区选择晶体管，其中：
所述第一及所述第二存储区中的每个，包含串联连接起来的多个存储单元；
所述多个存储单元中的每个，包含：
可变电阻器，连接在第一端子与第二端子之间，并且该可变电阻器的电阻值对被施加在所述第一端子与所述第二端子之间的脉冲电压响应而变化，和
晶体管，与所述可变电阻器并列连接在所述第一端子与所述第二端子之间。
28.根据权利要求27所述的存储电路，其中：
在写入数据时，
使所述第一区选择晶体管和所述第二区选择晶体管成为导通状态，
使所述第一存储区所包含的所述多个存储单元中的第一存储单元所包含的晶体管成为截止状态，并且使所述第一存储区所包含的所述多个存储单元中所述第一存储单元以外的各个存储单元所包含的晶体管成为导通状态，
使所述第二存储区所包含的所述多个存储单元中的第二存储单元所包含的晶体管成为截止状态，并且使所述第二存储区所包含的所述多个存储单元中所述第二存储单元以外的各个存储单元所包含的晶体管成为导通状态。
29.根据权利要求28所述的存储电路，其中：
写入数据时，在所述第一节点与所述第二节点之间施加用以让包含在所述第一存储单元中的可变电阻器的电阻值增加的脉冲电压，在所述第二节点与所述第三节点之间施加用以让包含在所述第二存储单元中的可变电阻器的电阻值减少的脉冲电压。
30.根据权利要求27所述的存储电路，其中：
在读出数据时，
使所述第一区选择晶体管和所述第二区选择晶体管成为导通状态，
使所述第一存储区所包含的所述多个存储单元中的第一存储单元所包含的晶体管成为截止状态，并且使所述第一存储区所包含的所述多个存储单元中所述第一存储单元以外的各个存储单元所包含的晶体管成为导通状态，
使所述第二存储区所包含的所述多个存储单元中的第二存储单元所包含的晶体管成为截止状态，并且使所述第二存储区所包含的所述多个存储单元中所述第二存储单元以外的各个存储单元所包含的晶体管成为导通状态。
31.根据权利要求30所述的存储电路，其中：
读出数据时，在所述第一节点与所述第三节点之间施加规定电压的状态下，检出所述第二节点的电压。
32.一种数据写入及复位方法，为了将数据写入到至少具有三个端子的可变电阻存储单元中、和为了使所述可变电阻存储单元复位而利用，包括：
在所述可变电阻存储单元的所述至少三个端子中的两个端子上施加第一电位的步骤，和
在所述可变电阻存储单元的所述两个端子以外的端子上施加第二电位的步骤。
33.根据权利要求32所述的数据写入及复位方法，其中：
在写入数据时，所述第二电位具有第一极性；在复位操作时，所述第二电位具有与所述第一极性相反的第二极性。
34.根据权利要求32所述的数据写入及复位方法，其中：
还包括：
使所述可变电阻存储单元的第一可变电阻器件的电阻值变化的步骤，和
使所述可变电阻存储单元的第二可变电阻器件的电阻值向与所述第一可变电阻器件变化的方向相反的方向变化的步骤。
35.根据权利要求32所述的数据写入及复位方法，其中：
所述施加所述第一电位的步骤，包括在第一时间中施加所述第一电位的第一脉冲的步骤；
所述施加所述第二电位的步骤，包括在所述第一时间中施加所述第二电位的第二脉冲的步骤，所述第二脉冲具有与所述第一脉冲的第一极性相反的第二极性。
36.根据权利要求35所述的数据写入及复位方法，其中：
还包括：
第二时间中，在所述可变电阻存储单元的所述至少三个端子中的两个端子上施加所述第二极性的第三电位的步骤，和
所述第二时间中，在所述可变电阻存储单元的所述两个端子以外的端子上施加所述第一极性的第四电位的步骤。
37.一种数据读出方法，用来从至少具有三个端子的可变电阻存储单元中读出数据，包括：
在所述至少三个端子中的第一端子上施加接地电压的步骤，
在所述至少三个端子中的第二端子上施加低于记录电压的再生电压的步骤，以及
从所述至少三个端子中的第三端子输出电压的步骤。
38.根据权利要求37所述的数据读出方法，其中：
所述被输出的电压，具有对应于在记录操作时被施加的电压脉冲数量的多值。
39.一种存储单元，用来至少储存一个位的数据，包括：
第一可变电阻机构，电阻根据第一端子与第三端子之间的脉冲电压的极性而变化，和
第二可变电阻机构，电阻根据第三端子与所述第二端子之间的脉冲电压的极性向与所述第一可变电阻机构变化的方向相反的方向变化。
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