JP2012243359A - 抵抗変化型メモリデバイスおよびその動作方法 - Google Patents

Abstract

【課題】低抵抗化動作の終了時に、逆向きの素子電流が流れディスターブが発生することを防止した抵抗変化型メモリデバイスを提供する。
【解決手段】印加電圧に応じて抵抗値が変化する可変抵抗素子Ｒｅの低抵抗化動作を、電圧ドライバ５１が第２共通線（ＢＬとＳＬの一方）の電位を変化させて開始し、低抵抗化動作中は可変抵抗素子Ｒｅに流れる素子電流を電流制御部５２が第１共通線（ＢＬとＳＬの他方）の側で制御する。低抵抗状態に遷移可能な期間の経過後に第１，第２共通線を、例えば短絡スイッチ５４によって電位的にイコライズさせる。
【選択図】図８

Description

本開示技術は、印加電圧に応じて抵抗値が変化する記憶素子を第１及び第２共通線間に接続させた抵抗変化型メモリデバイス、および、その動作方法に関する。

導電性イオンを絶縁膜に注入し、または、絶縁膜から導電性イオンを引く抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜で形成した積層構造を有する。メモリセルは、記憶素子とアクセストランジスタとをアクティブマトリクス駆動可能にビット線とプレート間に直列接続させて構成されている。
このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗（Ｒ）を持つことから１Ｔ１Ｒ型の電流駆動方式メモリの一種である。この導電性イオンを用いたメモリは、絶縁層の酸化、還元を用いたメモリと共に、一般に、ＲｅＲＡＭと広く呼ばれている。

ＲｅＲＡＭでは、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。

図１に、導電性イオンを用いたメモリＲｅＲＡＭの低抵抗状態におけるコンダクタンスと電流との相関図を示す。
図１の横軸は、低抵抗状態（ＬＲＳ）の抵抗値ＲＬＲＳの逆数（コンダクタンス）を表している。また、図１の縦軸は、低抵抗化動作（ここではセット動作と呼ぶ）におけるＳｅｔ電流（Ｉｓｅｔ）の値を表している。

図１から明らかなように、記憶素子の抵抗値は、Ｓｅｔ電流に応じてほぼリニアに変化する。このような特性は、他のＲｅＲＡＭ等の抵抗変化型のメモリでも同様に実現可能である。

以上より、ＲｅＲＡＭは、電流制御を精密に行うことで抵抗値分布を狭くし、あるいは多値メモリの実現が可能という利点を有する。
しかし、その一方で、ＲｅＲＡＭは、電流制御の精度が低いと、所望の狭い分布の抵抗値が得にくい。また、ＲｅＲＡＭは、電流制御の精度が低いと、特に過剰な電流印加によって、高抵抗化（リセット）動作がしにくくなり、あるいは、繰り返し特性が低下するというオーバーセットに伴う不利益も併せて有している。

素子電流の制御を行う方式としては、アクセストランジスタのゲート電位制御（ワード線制御）で素子電流を制御する方式と、ビット線の電流を制御する方式が知られる。
このうち、ワード線はゲートメタルで形成され、大きなゲート容量を多数、寄生容量として含むことから配線容量が大きく制御しにくい。その一方、ビット線は上層配線層で形成されるため、単位長あたりの配線容量を低減でき、駆動力が小さい回路での制御が可能である。

ビット線の電流制御で素子電流を制御する方式は、ビット線、ワード線以外にソース線も行方向または列方向に分離して電圧駆動を可能とするセルアレイ構造に適している。この電流制御法の適用が容易な構造または方式（あるいはアクセス方式）を、３線式と言う。３線式の例としては、下記非特許文献２を挙げることができる。

３線式でビット線の電流制御に関して、本願発明者は、既に幾つかの提案を行っている（例えば、特許文献１参照）。また、電流制御方式をスピン注入方式の抵抗変化型メモリへ適用された例が、下記特許文献２に開示されている。

上記特許文献１に記載された、３線式でビット線の電流制御を行う方式では、例えば、電流制御トランジスタ（ＮＭＯＳトランジスタ）のドレインがビット線に接続され、そのゲート電圧が制御回路によって制御される。この制御では、記憶素子の低抵抗化状態への反転以後、制御回路が電流制御トランジスタを制御し、これによって、アクセストランジスタを飽和領域で動作させ、かつ素子電流が一定となるようにビット線電位が制御される。このため、記憶素子の抵抗値が変化しても、あるいは記憶素子のばらつきが存在しても、Ｓｅｔ電流（反転以後の素子電流）が一定となり、過剰電流が流れないためオーバーセットに伴う素子特性の低下が有効に防止または抑止される。

このように、３線式でビット線の電流制御を行う方式は、高速な抵抗変化動作が可能であり、素子特性の低下を招くことなく、抵抗変化後の抵抗分布のばらつきを抑制することができる。また、この方式は、ワード線制御方式に比べて駆動能力が低くても済むため制御回路の専有面積が小さく、このため低コストという利点を有する。

なお、下記非特許文献１は、加工容易性のため上部電極をプレート状に加工し、アクセストランジスタのドレインを記憶ノードとし、ソースをライン状に加工したビット線に接続しているアレイ構成を有する。ビット線とワード線の２線によって、１つのメモリセルが選択される方式（２線式）である。

特開２０１０−１７０６１７号公報 再公表特許第ＷＯ２００７／０１５３５８号公報

"Ａ Ｎｏｖｅｌ Ｒｅｓｉｓｔａｎｃｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｈｉｇｈ Ｓｃａｌａｂｉｌｉｔｙ ａｎｄ Ｎａｎｏｓｅｃｏｎｄ Ｓｗｉｔｃｈｉｎｇ" Ｋ． Ａｒａｔａｎｉ， Ｋ． Ｏｈｂａ， Ｔ． Ｍｉｚｕｇｕｃｈｉ， Ｓ． Ｙａｓｕｄａ， Ｔ． Ｓｈｉｉｍｏｔｏ， Ｔ． Ｔｓｕｓｈｉｍａ， Ｔ． Ｓｏｎｅ， Ｋ． Ｅｎｄｏ， Ａ． Ｋｏｕｃｈｉｙａｍａ， Ｓ． Ｓａｓａｋｉ， Ａ． Ｍａｅｓａｋａ， Ｎ． Ｙａｍａｄａ， ａｎｄ Ｈ． Ｎａｒｉｓａｗａ ， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ＩＥＤＭ ２００７， ｐｐ．７８３−７８６ "Ａ ５ｎｓ Ｆａｓｔ Ｗｒｉｔｅ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｎｏｎ−Ｖｏｌａｔｉｌｅ １ Ｋ ｂｉｔｓ ＲＲＡＭ Ｍｅｍｏｒｙ ｗｉｔｈ ＡｄｖａｎｃｅＷｒｉｔｅ Ｓｃｈｅｍｅ"， Ｓｈｙｈ−Ｓｈｙｕａｎ Ｓｈｅｕ， Ｐｅｉ−Ｃｈｉａ Ｃｈｉａｎｇ， Ｗｅｎ−Ｐｉｎ Ｌｉｎ， Ｈｅｎｇ−Ｙｕａｎ Ｌｅｅ， Ｐａｎｇ−Ｓｈｉｕ Ｃｈｅｎ， Ｙｕ−ＳｈｅｎｇＣｈｅｎ， Ｔａｉ−Ｙｕａｎ Ｗｕ， Ｆｒｅｄｅｒｉｃｋ Ｔ． Ｃｈｅｎ， Ｋｅｎｇ−Ｌｉ Ｓｕ， Ｍｉｎｇ−Ｊｅｒ Ｋａｏ， Ｋｕｏ−Ｈｓｉｎｇ Ｃｈｅｎｇ， Ｍｉｎｇ−ＪｉｎｎＴｓａｉ．

上記特許文献１等に記載された３線式でビット線の電流制御を行う方式において、セット動作の制御が以下のように実行される。
セット動作の開始時には、例えば、ビット線に対しソース線を高電位にして、ソース線からビット線に素子電流を流す。そして、記憶素子が十分に低抵抗状態に変化可能な期間の経過後に、ソース線の電位を動作前の低電位に戻すことでセット動作を終了させる。

３線式でビット線の電流制御を行う方式では、ビット線電位がゼロ（接地電位）ではなく、ある程度の電位に動的に制御されている。このため、セット動作を終了する直前はビット線に、ある程度まとまった量の電荷が溜まった状態である。その状態でソース線の電位を低電位に制御すると、瞬時に、Ｓｅｔ電流とは逆向き（リセット方向）の電流が記憶素子に流れる。

ビット線は、ワード線に比べ配線容量は小さいものの、メモリの大容量化に伴い多数のメモリセルが接続され、配線容量も増大している。したがって、ビット線の比較的大きな配線容量に充電された電荷がメモリセル列で１つだけ選択されたメモリセルの記憶素子に集中して流れると、セット動作によって所望の低い値に制御された記憶素子の抵抗値が高くなることがある。言い換えると、セット動作の終了時に瞬時に流れる逆方向の放電電流（リセット電流）によってセット状態が悪影響を受けるディスターブが発生する。
このディスターブの発生は、ビット線の電流制御における記憶素子の抵抗値の精密な制御性を毀損するものである。

以上より、ビット線の制御による素子電流の制御を行う場合、その制御性を損なう動作終了時の逆方向の放電を有効に防止または抑制する必要がある。

なお、ビット線とソース線を高電位で保持した状態から、ビット線電位を、より低電位に変化させて低抵抗化動作（例えばセット動作）を行うことも可能である。

本開示技術は、ビット線とソース線の一方の電位を変化させて低抵抗化動作を開始し、ビット線またはソース線の側で電流制御を行う抵抗変化型メモリデバイスと、その動作方法において、上記逆方向の放電電流を防止または抑制する技術を開示するものである。

本開示技術に関わる抵抗変化型メモリデバイスは、第１共通線と、第２共通線と、記憶素子と、駆動制御回路とを有する。
前記記憶素子は、前記第１共通線と前記第２共通線との間に接続され、印加電圧に応じて抵抗値が変化する。
前記駆動制御回路は、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第２共通線の電位を変化させて開始し、低抵抗化動作中は前記記憶素子に流れる素子電流を前記第１共通線の側で制御し、前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第１共通線と前記第２共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる。

本開示技術に関わる抵抗変化型メモリデバイスの動作方法は、第１共通線と、第２共通線と、前記第１共通線と前記第２共通線との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子とを有する抵抗変化型メモリデバイスに対し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第２共通線の電位を変化させて開始し、低抵抗化動作中は前記記憶素子に流れる素子電流を前記第１共通線の側で制御し、前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第１共通線と前記第２共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる。

上記構成によれば、低抵抗化動作の終了を、本開示技術の適用前において採用されていた第２共通線の電位変化によって行う方法に代えて、第１および第２共通線のイコライズで行う。このため、低抵抗化動作の直前に第１共通線に溜まっていた電荷が、記憶素子の電流経路とは別のイコライズを行う経路で第２共通線へ放電される。そのため、低抵抗状態に悪影響を与える逆方向（高抵抗化方向）の電流が記憶素子に流れない。

本開示技術によれば、ビット線とソース線の一方（第２共通線）の電位を変化させて低抵抗化動作を開始する抵抗変化型メモリデバイスと、その動作方法において、上記逆方向の放電電流を防止または抑制することができる。

導電性イオンを用いたメモリＲｅＲＡＭの低抵抗状態におけるコンダクタンスと電流との相関図である。 メモリセルの等価回路図である。 隣接する２つのメモリセルのデバイス構造である。 可変抵抗素子を負荷とするアクセストランジスタの負荷曲線を示すグラフである。 基本的なカラム回路構成図である。 基本的なカラム回路構成の動作波形図である。 セット動作の説明図である。 回路素子を負荷したカラム回路構成図である。 回路素子を負荷したカラム回路構成の動作波形図である。 メモリデバイスの回路ブロック図である。 カラム回路構成図である（第２の実施形態）。 カラム回路構成の動作波形図である（第２の実施形態）。 カラム回路構成図である（第３の実施形態）。 カラム回路構成図である（第４の実施形態）。 カラム回路構成図である（第５の実施形態）。

本開示技術の実施形態を、導電性イオンの移動により抵抗変化するメモリデバイスを例として、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：「第１共通線」をビット線、「第２共通線」をソース線とする例。
２．第２の実施の形態：「第１共通線」をソース線、「第２共通線」をビット線とする例。
３．第３の実施の形態：アクセストランジスタをＰ型とする例。
４．第４の実施の形態：短絡スイッチを単一のＮ型トランジスタとする例。
５．第５の実施の形態：短絡スイッチを単一のＰ型トランジスタとする例。

＜１．第１の実施の形態＞
［メモリセル構成］
図２（Ａ）と図２（Ｂ）に、本実施形態に共通なメモリセルの等価回路図を示す。なお、図２（Ａ）は書き込み電流、図２（Ｂ）は消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、「記憶素子」としての１つの可変抵抗素子Ｒｅと、１つのアクセストランジスタＡＴとを有する。
可変抵抗素子Ｒｅの一端がソース線ＳＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートがワード線ＷＬに、それぞれ接続されている。ここで、ビット線ＢＬが「第１共通線」の例であり、ソース線ＳＬが「第２共通線」の例である。

なお、ビット線ＢＬとソース線ＳＬが図１では並行しているが、これに限らない。
本実施形態では、このようにメモリセルがビット線ＢＬ（第１共通線）と、ソース線ＳＬ（第２共通線）と、ワード線ＷＬとの３つの線に接続された３線方式を前提とする。ここでワード線ＷＬは、アクセストランジスタＡＴを制御するが、制御対象はトランジスタに限らずメモリセルを選択する手段であれば他の素子でもよい。

図３に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図３は模式断面図であり、斜線を付していない。また、特に言及しない図３の空白部分は絶縁膜で充填され、あるいは他の構成部分の一部を構成する。
図３に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。

より詳細には、アクセストランジスタＡＴ（ＡＴ１またはＡＴ２）のソース（Ｓ）とドレイン（Ｄ）となる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここでは、ゲート電極が行方向（図３の紙面に垂直な方向）に配線されたワード線ＷＬ１，ＷＬ２を構成し、ワード線ＷＬ１，ＷＬ２の間にドレイン（Ｄ）となる不純物領域が配置されている。また、各ワード線のドレイン（Ｄ）と反対の側にソース（Ｓ）となる不純物領域が配置されている。
ドレイン（Ｄ）はビット線コンタクトを介して、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。なお、図３に現れていないが、ビット線ＢＬは、実際には、列方向（図３の横方向）に長く配線される。

ソース（Ｓ）上に、プラグ１０５Ｐとランディングパッド１０５（配線層から形成）が繰り返し積み上げられることでソース線コンタクトが形成されている。ソース線コンタクトの上に、可変抵抗素子Ｒｅが形成されている。
可変抵抗素子Ｒｅを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変抵抗素子Ｒｅが形成されている。

可変抵抗素子Ｒｅは、例えば、下部電極１０１と、ソース線ＳＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ，ＳｉＯ_２，Ｇｄ_２Ｏ_３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素を用いてもよい。また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つと組み合わされる元素は、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、「導電性イオンの供給層」として形成されている。

図３には、１つのソース線ＳＬに接続された２つの可変抵抗素子Ｒｅを図示している。ここで、図示した２つの可変抵抗素子Ｒｅの記憶層（絶縁体膜１０２）、イオン供給層（導体膜１０３）、および、ソース線ＳＬは、それぞれが同じ層で形成されている。
なお、本実施形態においてソース線ＳＬは、ビット線ＢＬより上層の配線層で形成されている。ここでは、ビット線ＢＬが第１層目の配線層（１Ｍ）で形成され、ソース線ＳＬが４〜５層目の配線層で形成されている。ただし、ビット線ＢＬとソース線ＳＬが利用する配線層の上限関係は逆でもよいし、それぞれが何層目であるかも任意である。

図４は、可変抵抗素子Ｒｅの拡大図に、電流の向きおよび印加電圧値の例を添えて示す図である。
図４は、一例として、窒化膜（ＳｉＮ膜）１０４の開口部で下部電極１０１との接触面積が規制された絶縁体膜１０２がＳｉＯ_２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Ｃｕ−Ｔｅ ｂａｓｅｄ）から形成されている場合を示している。

図４（Ａ）では、絶縁体膜１０２側を負極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ビット線ＢＬを０Ｖで接地し、ソース線ＳＬに、例えば＋３Ｖを印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｒ，Ａｌが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図４（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）という。

これとは逆に図４（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ソース線ＳＬを０Ｖで接地し、ビット線ＢＬに、例えば＋１．７Ｖを印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）という。リセットでは、図４（Ｂ）に示す向きの消去電流Ｉｅが流れる。

なお、セットは「導電性イオンを絶縁体膜に十分注入すること」を言い、リセットは「導電性イオンを絶縁体膜から十分に引き抜くこと」をいう。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
また、別の定義では、可変抵抗素子Ｒｅを高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに遷移させることをセット、その逆をリセットと呼ぶ。

以下の説明では、絶縁体膜１０２の絶縁性が低下して可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで下がった場合（低抵抗状態ＬＲＳへの遷移）をデータの「書き込み（セット）」に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで上がった場合（高抵抗状態ＨＲＳにへの復帰）をデータの「消去（リセット）」に対応させる。
ここで、図２に示す可変抵抗素子Ｒｅの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。

上述したセットとリセットを繰り返すことにより、可変抵抗素子Ｒｅの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、可変抵抗素子Ｒｅは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
但し、２値メモリ以外の３値以上の多値メモリに本開示技術を適用しても構わない。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される「記憶層」とみなすことができる。

この可変抵抗素子Ｒｅを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動制御回路（周辺回路）とを有して構成される。

［基本的なカラム回路構成と動作］
次に、基本的なカラム回路構成と動作を、図５と図６を用いて説明する。

図５に、メモリセルアレイの列（カラム）方向の回路構成（カラム回路構成）を示す。
図５において、列方向に隣接する２つのメモリセルＭＣ１，ＭＣ２を示す。メモリセルＭＣ１，ＭＣ２の各々は、図２と同様に、ソース線（第２共通線）に接続された可変抵抗素子Ｒｅと、可変抵抗素子Ｒｅとビット線ＢＬとの間に接続されたアクセストランジスタＡＴとを有する。
メモリセルＭＣ１は、そのワード線ＷＬにワード線駆動パルス（同一符号のＷＬで示す）が印加されて選択される。一方、メモリセルＭＣ２のワード線は非選択ワード線（Ｕｎｓｅｌ ＷＬ）であり、この場合、接地されている。

なお、ビット線ＢＬとソース線ＳＬの対（以下、共通線対と呼ぶ）に、この他にも多数のメモリセルが接続される。図５では、他のメモリセルは図示を省略しているが、この場合、図示を省略したメモリセルは、メモリセルＭＣ２と同様に、ワード線が接地された非選択状態である。

同様な構成の複数の共通線対が、図５に示すビット線ＢＬとソース線ＳＬからなる共通線対以外にも多数設けられて、メモリセルアレイが構成されている。
本カラム回路構成は、電圧ドライバ５１（電圧駆動部）と、ビット線の電流制御部５２を有するセットドライバ５（駆動制御回路）を、複数の共通線対で共有する構造を開示する。
そのために、共有された共通線対の何れか１対を選択して、駆動制御回路に接続させる構成が必要となる。

より詳細には、ビット線ＢＬの選択トランジスタ６１と、ソース線ＳＬの選択トランジスタ６２とを各共通線対に設けている。この選択トランジスタ対（６１，６２）は、同じ駆動制御回路で共有される共通線対の数だけ設けられている。図５では、選択トランジスタ対（６１，６２）を４つ示している。
図５に示す選択トランジスタ対（６１，６２）は、２つのＮＭＯＳトランジスタからなり、その対を選択するときに、各ゲートに正の選択信号ＹＳＷが印加される。
一方、非選択の他の選択トランジスタ対（６１，６２）は、各ゲートが接地される。

以下、選択トランジスタ６１によってビット線ＢＬと接続される共通配線を「共通ビット線ＣＢＬ」と言う。また、選択トランジスタ６２によってソース線ＳＬと接続される共通配線を「共通ソース線ＣＳＬ」と言う。

セットドライバ５（駆動制御回路）は、共通ソース線ＣＳＬに接続された電圧ドライバ５１（電圧駆動部）と、共通ビット線ＣＢＬに接続された電流制御部５２と、リセット部５３とを有する。
なお、リセット部５３の「リセット」は、前述した消去あるいは高抵抗化動作ではなく、単に、非動作状態（いわゆるスタンバイ）の意味である。以後、「リセット」という言葉は、スタンバイの意味で用いることがある。

電圧ドライバ５１は、２つのＰＭＯＳトランジスタＰ１，Ｐ２と、２つのＮＭＯＳトランジスタＮ１，Ｎ２を有する。
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１の共通ドレインが共通ソース線ＣＳＬに接続されている。ＰＭＯＳトランジスタＰ２のソースと、正のセット電圧Ｖｓｅｔの供給線との間に、ＰＭＯＳトランジスタＰ１が接続されている。ＮＭＯＳトランジスタＮ１のソースと接地電位の供給線との間に、ＮＭＯＳトランジスタＮ２が接続されている。

ＮＭＯＳトランジスタＮ１のゲートにセットイネーブル信号ＳｅｔＥｎが印加され、ＰＭＯＳトランジスタＰ２のゲートにセットイネーブルの反転信号（／ＳｅｔＥｎ）が印加される。
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２の各ゲートに、セットパルスイネーブルの反転信号（／ＳｅｔＰｌｓＥｎ）が印加される。

電流制御部５２は、共通ビット線ＣＢＬと接地電位の供給線との間に直列接続された２つのＮＭＯＳトランジスタＮ３，Ｎ４を有する。
ＮＭＯＳトランジスタＮ３のゲートに電流制御のためのセットゲート電圧Ｖｇｓｅｔが供給される。ＮＭＯＳトランジスタＮ３のゲートは、上記セットイネーブル信号ＳｅｔＥｎにより制御される。

リセット部５３は、共通ビット線ＣＢＬと共通ソース線ＣＳＬとの間に直列接続された２つのＮＭＯＳトランジスタＮ５，Ｎ６を有する。ＮＭＯＳトランジスタＮ５，Ｎ６の接続中点が接地され、各ゲートがリセット信号ＢＬＲＥＳにより制御される。

図６を用いて上記図５の動作を説明する前に、セット動作の基本を、図７を用いて説明する。
セット動作（低抵抗化動作）は、ビット線ＢＬとソース線ＳＬを接地したスタンバイ状態から、ソース線ＳＬに正のセット電圧Ｖｓｅｔを印加することで開始する。この時、ワード線ＷＬに電源電圧Ｖｄｄが印加されている。このため、図７（Ａ）に示す矢印の向きに素子電流（ここでは書き込み電流Ｉｗ）が流れる。なお、以下、書き込み電流Ｉｗを「セット（Ｓｅｔ）電流」とも言う。

図７（Ｂ）は、ワード線に電源電圧が印加されてチャネルが開いた状態のアクセストランジスタＡＴのドレイン電圧−ドレイン電流特性（飽和特性）に、可変抵抗素子Ｒｅによる負荷直性を重ねた図である。
図７（Ａ）に示すように、可変抵抗素子ＲｅとアクセストランジスタＡＴの間のノードを記憶ノードＳＮとする。図７（Ｂ）の横軸は、接地状態のビット線電位を基準とするＳＮ電圧（アクセストランジスタＡＴのドレイン電圧）を表す。また、図７（Ｂ）の縦軸は、Ｓｅｔ電流（アクセストランジスタＡＴのドレイン電流）を表す。

セット動作の前では、ワード線ＷＬの印加電圧は、例えば電源電圧Ｖｄｄであるため、記憶ノードＳＮとビット線ＢＬは短絡され、ＳＮ電位とビット線ＢＬの電位（以下、ＢＬ電位）とはほぼ同電位になっている。また、このときソース線ＳＬが接地されているため、可変抵抗素子Ｒｅに非常に小さい電圧しか印加されず、可変抵抗素子Ｒｅは、ほぼストレスフリーの状態である。また、アクセストランジスタＡＴは、そのソースとドレイン間の電圧も非常に小さく、非飽和領域で動作するか、電流を流していない。

この状態でセット動作が開始され、ソース線ＳＬの電圧がセット電圧Ｖｓｅｔに立ち上がる。セット開始時は、可変抵抗素子Ｒｅが高抵抗状態ＨＲＳであるため、負荷直性の傾きが小さい。このセット動作の開始からしばらくの間は、動作点の電圧（第１の記憶ノード電圧Ｖｓｎ１）は非常に小さい。したがって、可変抵抗素子Ｒｅは、（Ｖｓｅｔ−Ｖｓｎ１）の大きな電圧が印加されて電圧ストレスに晒される。ここでＢＬ電位は（Ｖｓｅｔ−Ｉｓｅｔ×Ｒｃｅｌｌ）であり、セル抵抗Ｒｃｅｌｌが非常に大きいため、ＢＬ電位は基準電圧Ｖｓｓ（ここではＧＮＤ＝０Ｖ）に近い値をとる。よって、可変抵抗素子Ｒｅの印加電圧は、セット電圧Ｖｓｅｔに近い大きな電圧である。

この大きなストレスがある程度の時間かかると、可変抵抗素子Ｒｅが高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに遷移する（ＬＲＳ反転）。ＬＲＳ反転が起こると、負荷直線の傾きが急激に大きくなり、動作点が飽和領域に入る。動作点の電圧は、小さい第１の記憶ノード電圧Ｖｓｎ１から、第２の記憶ノード電圧Ｖｓｎ２に遷移する。ＬＲＳ反転後は、ＳＮ電位が、Ｓｅｔ電流Ｉｓｅｔ（反転後の素子電流）とＬＲＳ時の素子抵抗値（ＲＬＲＳ）の積で決まる電圧Ｖｓｎ２＝（Ｉｓｅｔ×ＲＬＲＳ）となり、電圧（Ｖｓｅｔ−Ｖｓｎ２）が可変抵抗素子Ｒｅに印加された状態となる。

ビット線の電流駆動方式では、図７（Ａ）に示すように、セットゲート電圧Ｖｇｓｅｔが印加されたＮＭＯＳトランジスタＮ３が、実効的に、ビット線ＢＬと接地電位との間に介在する（図５参照）。

いま仮に、このＮＭＯＳトランジスタＮ３がない場合を想定すると、ビット線ＢＬは接地電位に固定された状態となる。この場合に、記憶素子（可変抵抗素子Ｒｅ）の特性ばらつきがあると、動作点も変動し、その結果、Ｓｅｔ電流値もばらついてしまう。
これに対し、ビット線の電流駆動方式では、ＮＭＯＳトランジスタＮ３が、ビット線に流す電流（つまり、書き込み電流ＩＷまたはＳｅｔ電流）を一定とするように、そのドレイン電位（ビット線電位）を変動させる。このため、素子特性のばらつきがあっても、飽和領域でＳｅｔ電流が一定となる。
ＬＲＳ反転後は、ソース線ＳＬの電位を元の接地電位に戻して、当該セット動作が終了する。

以上のセット動作を、図６に示すタイミングチャートを用いて回路動作の面から再度説明する。なお、この動作説明では図５で用いた回路素子の参照符号を適宜引用する。
図６に示す時間ｔ０まではスタンバイ状態であり、このとき図６（Ａ）〜図６（Ｅ）に示すように、図５で用いられた各種の（パルス）信号が、それぞれハイ（Ｈ）またはロー（Ｌ）の決められた値をとる。

具体的には、ＷＬ＝ＬでアクセストランジスタＡＴがオフ、ＹＳＷ＝Ｌで選択トランジスタ６１，６２がオフし、ビット線ＢＬとソース線ＳＬは、それぞれ、共通ビット線ＣＢＬと共通ソース線ＣＳＬから切り離されている。ＢＬＲＥＳ＝Ｈであり、共通ビット線ＣＢＬは、オン状態のＮＭＯＳトランジスタＮ５よって接地されている。一方、共通ソース線ＣＳＬは、オン状態のＮＭＯＳトランジスタＮ６により接地されている。さらにＳｅｔＥｎ＝Ｌであるため、電圧ドライバ５１による電圧駆動は非活性となっている。

このとき図６（Ｆ）に示すセットゲート電圧Ｖｇｓｅｔは、図５では示していない制御回路によってある電圧に設定されている。ただし、ＳｅｔＥｎ＝ＬなのでＮＭＯＳトランジスタＮ４がオフし、ＮＭＯＳトランジスタＮ３によるビット線電流制御は働かない（無効である）。
図６（Ｇ）および図６（Ｈ）のように、スタンバイ時には、共通ビット線ＣＢＬおよび共通ソース線ＣＳＬ等の電位が接地電位（ＧＮＤ）をとり、素子電流は流れていない。

時間ｔ０で、図６（Ａ）〜図６（Ｄ）に示す各種信号が反転する。
これによりスタンバイ状態が解除されて共通ビット線ＣＢＬと共通ソース線ＣＳＬが接地電位（ＧＮＤ）に対し非接続となる。
カラムスイッチが導通してビット線ＢＬが共通ビット線ＣＢＬと、ソース線ＳＬが共通ソース線ＣＳＬと、それぞれ接続される。
アクセストランジスタＡＴが導通可能となる。
また、電圧ドライバ５１において、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２がオン可能となる。但し、図６（Ｅ）に示すようにＳｅｔＰｌｓＥｎ＝Ｌが維持されているため、電圧ドライバ５１によるソース線の電圧駆動はまだ行われない。
さらに、電流制御部５２においては、ＮＭＯＳトランジスタＮ４がオンするため、ＮＭＯＳトランジスタＮ３によりビット線電流制御が可能な有効（ｖａｌｉｄ）期間になる。
以上のように、時間ｔ０における信号反転によって、セット動作の事前準備が整う。

セット動作（低抵抗化動作）は、時間ｔ０に続く時間ｔ１で開始される。このときセットパルスイネーブル信号ＳｅｔＰｌｓＥｎがＬからＨに遷移するため、電圧ドライバ５１の駆動によって、ソース線ＳＬの電位（ＳＬ電位）がセット電圧Ｖｓｅｔへと立ち上がる。すると、図６（Ｇ）に示すように、ＳＬ電位と、共通ソース線ＣＳＬの電位（ＣＳＬ電位）が一斉に、接地電位（ＧＮＤ）からセット電圧Ｖｓｅｔへと変化する。

このＳＬ電位反転は、電圧ドライバ５１が行う。図７の負荷曲線で示した通り、メモリセルは高抵抗状態ＨＲＳであるためセットドライバ５は線形領域で動作し、ＢＬ電位は「（Ｖｓｅｔ−Ｉｓｅｔ×ＲＨＲＳ）≒Ｖｓｓ（ＧＮＤ）」である。よって、可変抵抗素子ＲｅがＶｓｅｔに近い大きな電圧ストレスに晒され、しばらくしてＬＲＳ反転する。このことは、図７を用いて既に説明した通りである。

図６（Ｇ）において、時間ｔ１からｔ２までの期間ｔは、ＬＲＳ反転を起こすまでのストレス印加時間（実行的な書き込み時間）を表している。このように抵抗変化型メモリ素子、例えば図４の構成のメモリ素子では、ある程度大きな電圧の印加によって金属イオンの移動が起き始め、抵抗状態の遷移が生じる。

時間ｔ２でＬＲＳ反転が起きると、電流制御部５２が有するＮＭＯＳトランジスタＮ３のビット線電流制御によって、ビット線電流、すなわち素子電流（Ｓｅｔ電流）が一定となるようにＢＬ電位が制御される。この制御後のＢＬ電位は、図６（Ｇ）に示すように、接地電位（ＧＮＤ）より大きく、セット電圧Ｖｓｅｔより小さい値をとる。この値は、可変抵抗素子Ｒｅに特性ばらつきがあってもＳｅｔ電流Ｉｓｅｔが一定となるように、メモリセルごとに適応的に変化する。また、ＮＭＯＳトランジスタＮ３に与えるセットゲート電圧ＶｇｓｅｔでＳｅｔ電流Ｉｓｅｔを所望の値に制御できる。

ここで、可変抵抗素子Ｒｅには、図６（Ｇ）に示すように、（Ｉｓｅｔ×ＲＬＲＳ）の電圧が印加される。このとき図４に示すように、Ｓｅｔ電流Ｉｓｅｔの値によってＬＲＳの抵抗値ＲＬＲＳを制御できる。この制御は、本開示技術においてはビット線電流制御であり、図５に示すＮＭＯＳトランジスタＮ３に与えられるセットゲート電圧Ｖｇｓｅｔを如何なる値とするかによって所望のＬＲＳの抵抗値ＲＬＲＳが得られる。
したがって、多数のメモリセルにおいて狭いＬＲＳ抵抗分布の実現が可能であり、また、２ビットより多いビットの多値化メモリの実現が容易となる。

但し、本開示技術の適用がない場合は、以下の不利益がある。
図５の構成を用いた図６の動作シーケンスでは、その後の時間ｔ４で、セットパルスイネーブル信号ＳｅｔＰｌｓＥｎがＬに戻される。そのためソース線ＳＬとビット線ＢＬが初期値のＧＮＤに戻され、これによりセット動作（低抵抗化動作）が終了する。

しかし、このセット動作直前のＢＬ電位は、ビット線電流制御のためＧＮＤより大きくセット電圧Ｖｓｅｔより小さいある値をとっている。そのため、Ｓｅｔ終了時にＳＬ電位をＬにドライブすると、ビット線ＢＬにチャージされた電荷がメモリセルを介してリセット方向（消去方向）に流れる恐れがある。図６（Ｈ）の電流波形で、時間ｔ４で発生する負の瞬時電流（Ｉｒｅｓｅｔと表記）は、このときのリセット方向の素子電流を示す。

本開示技術において、このようなリセット方向の素子電流の発生防止を、基本的には、後述するように別にイコライズ部を追加することで解決する。
但し、リセット部５３を利用することで、このリセット方向の電流発生を防止し、あるいは、発生しても電流値を小さくすることができる。この場合、図５（Ａ）においては時間ｔ６でＨレベルに戻すリセット信号ＢＬＲＥＳを、時間ｔ４と同時か、それより前でＬＲＳ反転後の電流制御が済んだ後にＨにする。これにより、ＢＬ電位の残存電荷がメモリセルとは別の経路で放電されるため、リセット方向の電流が流れないか、流れても低減される。
このようなリセット信号ＢＬＲＥＳのタイミング変更を行うと、リセット部５３（イコライズ部）によるイコライズによって、セット動作の終了タイミングが決められる。この場合、リセット部５３が本開示技術の「イコライズ部」を兼用する。

［回路要素を追加したカラム回路構成と動作］
次に、図５の基本構成に回路要素を追加したカラム回路構成を、図８に示す。
図８においては、共通ビット線ＣＢＬと共通ソース線ＣＳＬ間に接続された「イコライズ部」としての短絡スイッチ５４を、図５の構成図に追加している。それ以外の構成は、図８は図５と共通し、その共通な構成の動作も同じである。したがって、短絡スイッチ５４以外の構成と動作に関する上記の説明は、図８の回路構成でもそのまま適用される。

図８において、ソース同士、ドレイン同士が共通接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるトランスミッションゲートＴＧから短絡スイッチ５４が構成されている。
短絡スイッチ５４において、ＮＭＯＳトランジスタのゲートにイコライズ信号ＢＬＥＱが供給され、ＰＭＯＳトランジスタのゲートにイコライズの反転信号（／ＢＬＥＱ）が供給される。なお、イコライズの反転信号（／ＢＬＥＱ）は、イコライズ信号ＢＬＥＱをセットドライバ５内部のインバータ（不図示）で反転して生成してもよい。

図９に、図８の回路構成の動作タイミングチャートを示す。
図９が図６と異なる点は、図９（Ｅ１）としてイコライズ信号ＢＬＥＱのパルス波形図を追加したことである。
イコライズ信号ＢＬＥＱは、図６でセット動作の終了を規定する時間ｔ４の前の時間ｔ３でＬからＨに立ち上がる。そして、時間ｔ４より後の時間ｔ５でＬに戻される。

このようなタイミングのイコライズ動作を追加すると、時間ｔ３で、メモリセル抵抗よりも十分低インピーダンスでビット線ＢＬとソース線を短絡する短絡スイッチ５４が導通する。そのため、イコライズ開始の時間ｔ３でビット線ＢＬが速やかにソース線ＳＬと同電位となる。このため、可変抵抗素子Ｒｅへの印加電圧が解除され（０Ｖとなり）、セット動作が終了する。このように、「第１共通線（ＢＬ）と第２共通線（ＳＬ）を電位的にイコライズすることによって低抵抗化動作（セット動作）を終了させる」ことが本開示技術の特徴である。

なお、イコライズ信号ＢＬＥＱの立ち上がりタイミングは時間ｔ４とほぼ同時でもよい。ここで「ほぼ同時」とは、イコライズ信号ＢＬＥＱの立ち上がりタイミングが時間ｔ４より僅かに後でも、電圧ドライバ５１によりソース線ＳＬがＧＮＤ電位まで引き落とされる前に短絡スイッチ５４によりイコライズが有効に働けば、そのような遅れは許されるという趣旨である。この場合、電圧ドライバ５１によりＳＬ電位がＧＮＤに引き落とされる前にイコライズが有効に働くので、イコライズがセット動作の終了タイミングを規定する。

図９では、時間ｔ４でＢＬ電位とＳＬ電位がＧＮＤ電位に落とされるが、このときはイコライズによりセット動作が終了しているため、この動作は、もはや、これらの電位を初期状態（スタンバイ状態）に戻す意味しかもたない。イコライズ信号ＢＬＥＱをＨからＬに戻すタイミングは、図示のように時間ｔ４の後の時間ｔ５が望ましいが、時間ｔ４とほぼ同時でもよい。
その後、時間ｔ６で全ての信号を初期状態（スタンバイ状態）に戻す。

この制御を行うと、図９（Ｈ）の電流波形図に示すように、時間ｔ４でリセット方向の素子電流が流れず、ディスターブの回避が達成される。

［メモリ全体のブロック構成］
図１０に、抵抗変化型メモリデバイスの全体のブロック構成を例示する。図１０は、１Ｔ−１Ｒ型のメモリセルＭＣを行列状に多数配置したメモリセルアレイ１と、その周辺回路の要部を示す回路ブロック図である。

図解したメモリは、４つのメモリセル列ごとに、１つのセットドライバ５と、当該セットドライバ５が接続された共通線対（ＣＢＬ，ＣＳＬ）とが共有された方式が採用されている。４つのメモリセル列と、１つの共通線対（ＣＢＬ，ＣＳＬ）との接続制御は、図５，図８に示す選択トランジスタ６１，６２を４対有するＹＳＷ部６０で行われる。この接続制御は、１／４ＭＵＸ切り替えであり、共通線対（ＣＢＬ，ＣＳＬ）に接続する（ＢＬ，ＳＬ）対が４対から１対だけ選択される。

ＹＳＷ部６０ごとに４対設けられた選択トランジスタ６１，６２の選択信号ＹＳＷ＜０＞〜ＹＳＷ＜３＞を発生するＹＳＷドライバ６が設けられている。
また、メモリセルアレイ１に（Ｎ＋１）本設けられたワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞の何れかを選択して、例えば電源電圧Ｖｄｄに駆動するＷＬドライバ４が設けられている。

１／４ＭＵＸ切り替え方式を採用する本例では、セットドライバ５が、メモリカラム数の１／４の数だけ設けられ、その分、セットドライバ５の配置スペースに余裕があり、効率的な配置となっていることから面積縮小が図られている。
各セットドライバ５は、図５または図８に示す回路構成となっており、必要な４種類の信号が、メモリ内のセット制御回路１１から与えられる。４種類の信号とは、セットパルスイネーブル信号ＳｅｔＰｌｓＥｎ、セットイネーブル信号ＳｅｔＥｎ、イコライズ信号ＢＬＥＱ、リセット信号ＢＬＲＥＳであるが、前から３つの信号の反転信号を含めると、合計７種類の信号がセット制御回路１１で生成される。

セット電圧Ｖｓｅｔとセットゲート電圧Ｖｇｓｅｔを発生する電源回路（Ｐｏｗｅｒ Ｃｉｒｃｕｉｔ）８が設けられている。

ここでセット制御回路１１は、メモリデバイスの各ブロック全てを統括制御する不図示の統括制御回路の機能の一部として実現してもよいし、統括制御回路に制御される個別制御回路として配置されてもよい。
また、電源回路８は、統括制御回路（不図示）またはセット制御回路１１の制御を受けて、セットゲート電圧Ｖｇｓｅｔの値を可変制御する。これにより、所望のＬＳＲ抵抗値が得られるようにＳｅｔ電流が変更可能なメモリが実現されている。

＜２．第２の実施の形態＞
第２の実施形態に関わるカラム回路構成図を図１１に、動作波形図（タイミングチャート）を図１２に、それぞれ示す。
前記した第１の実施形態では、ビット線ＢＬを「第１共通線」、ソース線ＳＬを「第２共通線」とした。これに対し、本第２の実施形態では、ビット線ＢＬを「第２共通線」、ソース線ＳＬを「第１共通線」とする。
ここで「第２共通線」は、低抵抗化動作の開始時に電位変化される配線であり、「第１共通線」は素子電流制御を行う側の配線である。

以上のような変更に伴って、図１１に示すように、電圧ドライバ５１がビット線ＢＬの側（共通ビット線ＣＢＬ）に接続され、電流制御部５２がソース線ＳＬの側（共通ソース線ＣＳＬ）に接続されている。
電圧ドライバ５１に入力される信号が、セットパルスイネーブル信号ＳｅｔＰｌｓＥｎから、その反転信号（／ＳｅｔＰｌｓＥｎ）に変更されている。また、電流制御部５２は、共通ソース線ＣＳＬとセット電圧Ｖｓｅｔの供給線との間に直列接続された、２つのＰＭＯＳトランジスタＰ３，Ｐ４に変更されている。

これらの変更は、スタンバイ時のＢＬ電位、ＳＬ電位がＧＮＤからセット電圧Ｖｓｅｔに変更され、セット動作の開始をＶｓｅｔ→ＧＮＤの電位引き落としにより行い、セット動作が終了するとＶｓｅｔに戻されることに起因する。
さらに、スタンバイ時の電位変更に起因して、リセット部５３を、セット電圧Ｖｓｅｔを供給するＰＭＯＳトランジスタＰ５，Ｐ６に変更されている。よって、ＰＭＯＳトランジスタＰ５，Ｐ６の制御信号も、第１の実施形態から反転されている。

この場合、図１２に示す動作波形となる。なお、図１２（Ａ）と図１２（Ｅ）は図９（Ａ）と図９（Ｅ）と同じであるが、実際に用いられる信号は、その反転信号である（図１１参照）。
それ以外で図１２が図９と異なるのは、図１２（Ｇ）の電圧波形図である。本例では、ＢＬ電位（第２共通線の電位）の変化（この場合、引き落とし）によりセット動作が開始される。また、イコライズ（時間ｔ４）後のスタンバイ状態に戻す動作は電位の上昇によって行う。

短絡スイッチ５４によるイコライズ動作そのものは、第１の実施形態で述べた通りである。本実施形態においても、セット動作を規定するイコライズのタイミングを、セットパルスイネーブル信号ＳｅｔＰｌｓＥｎの電位変化と異なるタイミングとすることでリセット方向の素子電流に起因するディスターブを回避する。

なお、図５と図６を用いて説明したように、短絡スイッチ５４を新たに設けることなく、リセット部５３を「イコライズ部」としても兼用することも可能である。また、図１０のブロック図は、本実施形態においてそのまま適用可能である。

＜３．第３の実施の形態＞
図１３に、第３の実施形態に関わるカラム回路構成を示す。
図１３に示す構成においては、各メモリセルＭＣのアクセストランジスタＡＴが、第１，第２の実施形態のＮＭＯＳトランジスタから、ＰＭＯＳトランジスタに変更されている。これに伴い、ワード線ＷＬの制御信号の活性論理を、図６，図９，図１２の各図（Ａ）の場合と反転する必要がある。図１０のブロック図はそのまま適用される。
その他の回路構成と動作波形図は、第１，第２の実施形態と共通する。

＜４．第４の実施の形態＞
図１４に、第４の実施形態に関わるカラム回路構成を示す。
図１４に示す構成においては、短絡スイッチ５４が単一のＮＭＯＳトランジスタで構成されている。そのため、イコライズ信号ＢＬＥＱのみで短絡スイッチ５４を制御する。動作波形図は、図６，図９，図１２と共通する。また、図１０のブロック図はそのまま適用される。
その他の回路構成と動作は、第１〜第３の実施形態と共通する。

＜５．第５の実施の形態＞
図１５に、第５の実施形態に関わるカラム回路構成を示す。
図１５に示す構成においては、短絡スイッチ５４が単一のＰＭＯＳトランジスタで構成されている。そのため、イコライズの反転信号（／ＢＬＥＱ）のみで短絡スイッチ５４を制御する。動作波形図は、図６，図９，図１２と共通する。また、図１０のブロック図はそのまま適用される。
その他の回路構成と動作は、第１〜第３の実施形態と共通する。

以上のように、本開示技術は、低抵抗化動作（ｓｅｔ動作）を第２の共通線（ＢＬ，ＳＬの一方）の電位変化で開始し、低抵抗化動作中は記憶素子（Ｒｅ）に流れる素子電流（Iｓｅｔ）を第１共通線（ＢＬ，ＳＬの他方）の側で制御する。そして、ｓｅｔ動作を、ビット線ＢＬとソース線ＳＬ間をリセット部５３または短絡スイッチ５４によって電位的にイコライズすることで終了させる。この制御は、セットドライバ５を少なくとも含む駆動制御回路で実行される。駆動制御回路には、セット制御回路１１（または統括制御回路）、電源回路８等を概念として含んでもよい。

「第１共通線」と「第２共通線」は、ｓｅｔ動作の開始時に電位変化する側を「第２共通線」とし、電流制御する側を「第１共通線」とする。セットドライバ５は、少なくとも、第２共通線にｓｅｔ動作の開始等を行う電圧ドライバ５１（電圧駆動部）を有する。また、セットドライバ５は、第１の共通線の側を電流制御する電流制御部５２を含む。さらに、セットドライバ５は、第１，第２共通線間をイコライズしてｓｅｔ動作を終了させるイコライズ部として、例えば、短絡スイッチ５４（または、リセット部５３）を含む。

イコライズ部（例えば、短絡スイッチ５４）は、図９，図１２のように、第２共通線（例えば、ＳＬ）の電位が反転するタイミング（ｔ４）を含む所定の期間（ｔ３〜ｔ５）だけ前記短絡スイッチを導通するパルスで制御される。

短絡スイッチ５４は、Ｐ型ＭＯＳトランジスタ（図１５）、Ｎ型ＭＯＳトランジスタ（図１４）、又は、ソース同士、ドレイン同士が共通化されて互いに逆位相で駆動されるＰ型とＮ型の２つのトランジスタ（図８，図１１，図１３）で構成してよい。

第１の実施形態のように、ｓｅｔ動作の開始時に、第２共通線の電位をローレベル（例えばＧＮＤ）からハイレベル（例えばＶｓｅｔ）に上昇させ、イコライズ後に第２共通線（ＳＬ）の電位をローレベルに戻すようにしてもよい。
これとは逆に、第２の実施形態のように、ｓｅｔ動作の開始時に、第２共通線の電位をハイレベル（例えばＶｓｅｔ）からローレベル（例えばＧＮＤ）に引き落とし、イコライズ後に第２共通線（ＳＬ）の電位をハイレベルに戻すようにしてもよい。

本開示技術に関わる抵抗変化型メモリデバイスは、例えば図４に構造を示す、導電性イオンの移動で抵抗値を変化させるタイプが好適である。但し、本開示技術は、絶縁層の酸化、還元を用いたタイプなど、他の抵抗変化型メモリにも広く適用できる。

１…メモリセルアレイ、５…セットドライバ（駆動制御回路）、５１…電圧ドライバ（電圧駆動部）、５２…電流制御部、５３…リセット部、５４…短絡スイッチ（イコライズ部）、６０…ＹＳＷ部、８…電源回路、１１…セット制御回路、ＭＣ…メモリセル、Ｒｅ…可変抵抗素子（記憶素子）、ＡＴ…アクセストランジスタ、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、Ｉｗ…書き込み電流（Ｉｓｅｔ：Ｓｅｔ電流、素子電流）

Claims (9)

1. 第１共通線と、
   第２共通線と、
   前記第１共通線と前記第２共通線との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子と、
   前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第２共通線の電位を変化させて開始し、低抵抗化動作中は前記記憶素子に流れる素子電流を前記第１共通線の側で制御し、前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第１共通線と前記第２共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる駆動制御回路と、
   を有する抵抗変化型メモリデバイス。
2. 前記駆動制御回路は、
   前記低抵抗化動作の開始時に前記第２共通線の電位を変化させ、前記第１共通線と前記第２共通線との電位差によって前記記憶素子に電圧を印加する電圧駆動部と、
   前記記憶素子に流れる素子電流を前記第１共通線の側で制御する電流制御部と、
   前記記憶素子が低抵抗状態に遷移可能な期間の経過後、前記電圧駆動部が前記第２共通線の電位を反転する以前または当該反転の直後に、前記第１共通線と前記第２共通線とを電位的にイコライズするイコライズ部と、
   を有する請求項１に記載の抵抗変化型メモリバイス。
3. 前記イコライズ部は、前記第１共通線と前記第２共通線との間に接続され、前記第１共通線と前記第２共通線とを短絡する短絡スイッチを含む
   請求項２に記載の抵抗変化型メモリデバイス。
4. 前記イコライズ部は、前記第２共通線の電位が反転するタイミングを含む所定の期間だけ前記短絡スイッチを導通する
   請求項３に記載の抵抗変化型メモリデバイス。
5. 前記短絡スイッチは、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、又は、ソース同士、ドレイン同士が共通化されて互いに逆位相で駆動されるＰ型とＮ型の２つのトランジスタである
   請求項３または４に記載の抵抗変化型メモリデバイス。
6. 前記第２共通線の電位を基準電位から電源電位に変化させて前記低抵抗化動作を開始し、当該低抵抗化動作の終了後に前記第２共通線の電位を電源電位から基準電位に戻す前記電圧駆動部が、前記第２共通線に接続され、
   前記記憶素子は、前記低抵抗化動作の期間中はゲートに一定電圧が印加されて導通状態に保持されるアクセストランジスタを介して前記第１共通線に接続され、
   前記電流制御部は、
   制御回路と、
   前記第１共通線と基準電位の供給線との間に接続され、前記制御回路により制御されたゲート電位の値に応じて前記素子電流の値を制御する電流制御トランジスタと
   を含む請求項２から５の何れか一項に記載の抵抗変化型メモリデバイス。
7. 前記第２共通線の電位を電源電位から基準電位に変化させて前記低抵抗化動作を開始し、当該低抵抗化動作の終了後に前記第２共通線の電位を基準電位から電源電位に戻す前記電圧駆動部が、前記第２共通線に接続され、
   前記記憶素子は、前記低抵抗化動作の期間中はゲートに一定電圧が印加されて導通状態に保持されるアクセストランジスタを介して前記第２共通線に接続され、
   前記電流制御部は、
   制御回路と、
   前記第１共通線と電源電位の供給線との間に接続され、前記制御回路により制御されたゲート電位の値に応じて前記素子電流の値を制御する電流制御トランジスタと
   を含む請求項２から５の何れか一項に記載の抵抗変化型メモリデバイス。
8. 前記記憶素子は、２つの電極間に、
   導電性イオンの供給層と、
   当該導電性イオンの供給層に接し、前記２つの電極間の印加電圧の向きに応じて、前記導電性イオンの供給層から前記導電性イオンが注入され、あるいは、注入された導電性イオンが前記供給層へ戻される抵抗変化層と
   を有する請求項６または７に記載の抵抗変化型メモリデバイス。
9. 第１共通線と、第２共通線と、前記第１共通線と前記第２共通線との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子とを有する抵抗変化型メモリデバイスに対し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第２共通線の電位を変化させて開始し、
   低抵抗化動作中は前記記憶素子に流れる素子電流を前記第１共通線の側で制御し、
   前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第１共通線と前記第２共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる
   抵抗変化型メモリデバイスの動作方法。

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