JP4720912B2 - 抵抗変化型メモリデバイス - Google Patents

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Description

本発明は、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを直列接続させて各メモリセルが形成されている抵抗変化型メモリデバイスに関する。
導電性イオンを絶縁膜に注入し、または、絶縁膜から導電性イオンを引く抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
メモリセルは、記憶素子とアクセストランジスタとをアクティブマトリクス駆動可能な第１および第２共通線間に直列接続させて構成されている。このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗(Ｒ)を持つことから１Ｔ１Ｒ型のメモリセルと呼ばれる。
この１Ｔ１Ｒ型メモリセルを有するメモリデバイスは、ＲｅＲＡＭと呼ばれる。
ＲｅＲＡＭでは、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒[ns]オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。
しかし、現行のＦＧ（Floating Gate）＿ＮＡＮＤ型のＮＶＭ（フラッシュメモリ）を置き換えるために乗り越えるべき障壁が幾つか存在し、そのひとつがメモリセルの書き込み・消去特性が書き換え回数依存性をもつことである。
そのため書き換え回数に応じて、メモリセルに印加する最適な動作条件が変化する。つまり、書き換えの頻度等の使用条件が異なれば、メモリセルにとって必要十分な書き換え電流・電圧ストレスも異なる。過剰な書き換え電流・電圧ストレスは、リークを増大させ、また、書き換え可能な回数を変動させる（低下させる）ため望ましくない。
言い換えると、このタイプの不揮発性メモリデバイスは、その時々に必要十分な書き換え電流・電圧ストレスを与えることを条件に、書き換え回数上限の保証と、データ保持特性の維持との両立が可能となる。
上記必要十分な駆動を行うことを目的として、１回の書き換え時にメモリセルに印加する初期電流または初期電圧を低めにして、パルス印加後に検証読み出し動作（以下、ヴェリファイ動作と言う）を実施する駆動方法が知られている。この駆動方法では、一般に、検証読み出しの結果（ヴェリファイ結果）に応じて、次に印加すべき電流値または電圧値を決定する。
しかし、この駆動方法では、書き込みや消去のたびにヴェリファイ動作を行う必要から、このことが高速動作を阻害する。
ヴェリファイ動作を伴う駆動方法において、高速性を高める工夫が種々提案されている（特許文献１〜３および非特許文献１〜２）。
特許文献１および非特許文献２では、１Ｔ１Ｒ型メモリセルに印加する電圧（または電流）を、アクセストランジスタのゲート電圧と、アクセストランジスタのドレイン電圧とを制御することが記載または示唆されている。特許文献１および非特許文献２では、ゲート電圧やドレイン電圧を制御することによって、メモリセルに書き換え回数依存性があっても書き込み・消去特性を保証しながら、かつ、高速動作を可能とする。
ＭＯＮＯＳ型フラッシュメモリにおいても、トランジスタのゲート電圧やドレイン電圧を制御する技術が知られている（例えば、特許文献２および３参照）。
相変化メモリにおいても、ドレイン電圧（ビット線電圧）を制御する技術が知られている（例えば、特許文献４参照）。この技術では、ビット線ドライバを複数設け、これを切り替える構成が開示されている。
特開２００８−１００３５号公報 特開２０００−７６８７８号公報 特開２００２−３１９２８９号公報 特開２００６−１５５７００号公報
しかしながら、特許文献１および非特許文献２には、具体的な動作、方法、制御回路が記載されていない。
特許文献１および非特許文献２においてアクセストランジスタのゲート電圧を制御する場合、例えば特許文献２にＮＡＮＤ型フラッシュメモリへの適用において記載されているように、ワード線ドライバを、ワード線ごとに接続させることが適用可能である。
しかし、セル行ごとにアクセストランジスタを共通接続するワード線の１本に対し、１つのワード線ドライバを接続すると、制御回路全体の構成が複雑になる。負荷が大きいワード線の駆動のためにはドライバ能力を高くする必要があり、制御回路は回路規模としても大きい。またドライバ能力をある程度大きくしても負荷が大きいワード線の電位変化確定のための待機時間をある程度大きく見積もる必要があるため、このことが高速動作を阻害する。
特許文献１および非特許文献２においてアクセストランジスタのドレイン電圧（ビット線電圧）を制御する場合、複数のビット線ドライバ（ライトアンプ回路と呼称）を２つのビット線で切り替える構成が採用可能である。この構成は、例えば特許文献４に相変化メモリへの適用において記載されている。
しかし、１本のビット線に対し、複数のビット線ドライバを切り替えて異なる電圧を設定すると、トランジスタの特性バラツキ等に起因して設定電圧に誤差が生じる。
特にＲｅＲＡＭは、印加電圧に応じて抵抗値が漸次変化するため、ビット線の設定電圧のバラツキに対し得られる抵抗値の大きさが敏感にばらつく。そのため、このような複数のビット線ドライバを切り替えて異なる電圧を設定する方法の採用は、ＲｅＲＡＭにおいては余り好ましくない。
また、この方法ではドライバ自体を切り替えるためビット線電圧の安定に時間がかかり、高速化にも不利と予想される。
そして何よりも、複数のビット線を同時制御して記憶データをワード単位あるいはページ単位で読み出す場合、特許文献４に記載の制御回路では回路規模が大きくなる。
本発明は、駆動回路の規模を抑制しつつ、高速動作が可能な動作を実行可能な抵抗変化型メモリデバイスを提供するものである。
本発明に関わる抵抗変化型メモリデバイスは、第１共通線と、第２共通線と、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタを、前記第２共通線と前記第１共通線との間に直列に接続させて各々が形成されている複数のメモリセルと、前記第１共通線および前記第２共通線を介して、前記複数のメモリセルを駆動する駆動回路とを備え、前記駆動回路は、前記第１共通線と所定電圧の供給ノードとの間に接続されたＮ型の共通線パストランジスタと、前記メモリセルの前記記憶素子を低抵抗状態と高抵抗状態の一方の側から他方の側に変化させるときは前記第１共通線を電流駆動し、前記記憶素子の状態を前記他方の側から前記一方の側に逆向きに変化させるときは前記第１共通線を電圧駆動する、前記共通線パストランジスタのゲートドライバ回路と、前記ゲートドライバ回路が前記Ｎ型の共通線パストランジスタを電流駆動するときは前記所定電圧を前記第２共通線の電圧より低い値に制御し、前記ゲートドライバ回路が前記Ｎ型の共通線パストランジスタを電圧駆動するときは前記所定電圧を前記第２共通線の電圧より高い値に制御する駆動電圧回路と、を有する。
本発明に関わる他の抵抗変化型メモリデバイスは、第１共通線と、第２共通線と、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタを、前記第２共通線と前記第１共通線との間に直列に接続させて各々が形成されている複数のメモリセルと、前記第１共通線および前記第２共通線を介して、前記複数のメモリセルを駆動する駆動回路とを備え、前記駆動回路は、前記第１共通線と所定電圧の供給ノードとの間に接続されたＰ型の共通線パストランジスタと、前記メモリセルの前記記憶素子を低抵抗状態と高抵抗状態の一方の側から他方の側に変化させるときは前記第１共通線を電流駆動し、前記記憶素子の状態を前記他方の側から前記一方の側に逆向きに変化させるときは前記第１共通線を電圧駆動する、前記共通線パストランジスタのゲートドライバ回路と、前記ゲートドライバ回路が前記Ｐ型の共通線パストランジスタを電流駆動するときは前記所定電圧を前記第２共通線の電圧より高い値に制御し、前記ゲートドライバ回路が前記Ｐ型の共通線パストランジスタを電圧駆動するときは前記所定電圧を前記第２共通線の電圧より低い値に制御する駆動電圧回路と、を有する。
以上の構成によれば、第１共通線と第２共通線とに印加する電圧の向きに応じて、メモリセルの抵抗値が変化する。この電圧制御は駆動回路が実行する。第１共通線と所定電圧の供給ノードとの間に共通線パストランジスタが接続されている。その制御ノードの電圧は、駆動回路によって制御される。
この構成では、共通線パストランジスタは、第１共通線の負荷が大きい場合でも、その第１共通線の電圧または電流を、第１共通線とは異なる共通線パストランジスタの制御線を介して駆動する。この共通線パストランジスタの制御線を介した駆動によって、メモリセルに対する電圧や電流の駆動が十分となる。
本発明によれば、駆動回路の規模を抑制しつつ、高速動作が可能な動作を実行可能な抵抗変化型メモリデバイスが提供できる。
第１〜第５の実施の形態ならびに変形例に共通なメモリセルの等価回路図 隣接する２つのメモリセル部分のデバイス断面構造図 可変セル抵抗（記憶素子）の断面と動作を示す図 セル抵抗の書き込み電流依存性を示すグラフ 第１の実施の形態に関わる駆動回路のセット時におけるメモリセル接続図 第１の実施の形態に関わる駆動回路のリセット時におけるメモリセル接続図 第２の実施の形態に関わる駆動回路のセット時におけるメモリセル接続図 第２の実施の形態に関わる駆動回路のリセット時におけるメモリセル接続図 第３の実施の形態に関わる駆動回路のセット時におけるメモリセル接続図 第３の実施の形態に関わる駆動回路のリセット時におけるメモリセル接続図 第４の実施の形態に関わる駆動回路のセット時におけるメモリセル接続図 第４の実施の形態に関わる駆動回路のリセット時におけるメモリセル接続図 第５の実施の形態に関わるＩＣチップのブロック図 Ｘセレクタの回路図 Ｙセレクタの回路図 ＷＬドライバユニット２つ分の回路図 ＣＳＷドライバユニットの回路図 センスアンプの第１構成図 センスアンプの第２構成図（変形例） 第１の実施の形態に対応するＶＢＬＤドライバの回路図 第２の実施の形態に対応するＶＢＬＤドライバの回路図 第３の実施の形態に対応するＶＢＬＤドライバの回路図 第４の実施の形態に対応するＶＢＬＤドライバの回路図 第１の実施の形態に対応した書き込み・消去ドライバの構成を含む回路図 プレートドライバの構成を含む回路図 書き込み動作説明に用いる回路図 書き込み動作のタイミングチャート 消去動作説明に用いる回路図 消去動作のタイミングチャート 変形例１に関わるＢＬドライバ配置図 変形例２に関わるＢＬドライバ配置図 比較例の説明図 本発明適用による効果説明のための図 変形例３に関わるＷＬドライバユニットの回路図
本発明の実施の形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：Ｎ型（共通線パストランジスタ）ＰＴをソースの接地状態で駆動（図５,６）
２．第２の実施の形態：Ｎ型ＰＴをドレインのＶｄｄ接続状態で駆動（図７，８）
３．第３の実施の形態：Ｐ型ＰＴをドレインの接地状態で駆動（図９,１０）
４．第４の実施の形態：Ｐ型ＰＴをソースのＶｄｄ接続状態で駆動（図１１,１２）
５．第５の実施の形態：具体的ＩＣ構成と制御例（図１３〜２９）
６．変形例１：ＢＬドライバ配置例１（図３０）
７．変形例２：ＢＬドライバ配置例２（図３１）
８．変形例３：ＷＬドライバ構成例（図３４）
＜１．第１の実施の形態＞
［メモリセル構成］
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流、図１（Ｂ）は消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、「記憶素子」としての１つの可変セル抵抗Ｒcellと、１つのアクセストランジスタＡＴとを有する。
可変セル抵抗Ｒcellの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
ここでビット線ＢＬが“第１共通線”の一例に該当し、プレート線ＰＬが“第２共通線”の一例に該当する。なお、ビット線ＢＬとプレート線ＰＬが図１では直交しているが、ビット線ＢＬとプレート線ＰＬを平行に配置してもよい。
図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の構成部分の一部を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。
より詳細には、アクセストランジスタＡＴのソースＳとドレインＤとなる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極がワード線ＷＬ１またはＷＬ２を構成する。
ドレインＤは２つのメモリセルＭＣで共有され、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。
ソースＳ上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられ、その上に可変セル抵抗Ｒcellが形成されている。可変セル抵抗Ｒcellを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変セル抵抗Ｒcellが形成されている。
可変セル抵抗Ｒcellは、下部電極１０１と、プレート線ＰＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成になっている。ここで図２の断面は、図１（Ａ）に示すメモリセルＭＣと、不図示の他のメモリセルとが同じビット線ＢＬに接続されている箇所の模式断面図である。この場合、行方向にプレート線ＰＬが配線され、当該プレート線ＰＬが行方向のメモリセル対に共通接続されている。
なお、後述のように複数のプレート線ＰＬをメモリセルアレイの縁部や外部で短絡してもよいし、各々のプレート線ＰＬを独立に電圧制御してもよい。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ,ＳｉＯ２，Ｇｄ２Ｏ３等の絶縁体が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ,Ａｇ,Ｚｎから選ばれる少なくとも１つの金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を用いてもよい。導体膜１０３は、“導電性イオンの供給層”として形成されている。
図３に、可変セル抵抗Ｒcellの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図３は、一例として、絶縁体膜１０２がＳｉＯ２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Cu-Te based）から形成されている場合を示している。
図３（Ａ）では、絶縁体膜１０２側を陰極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、ビット線ＢＬを０[Ｖ]で接地し、プレート線ＰＬに＋３[Ｖ]を印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｎが、イオン化して陰極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）と言う。
これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を陰極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、プレート線ＰＬを０[Ｖ]で接地し、ビット線ＢＬに＋１.７[Ｖ]を印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）と言う。リセットでは、図３（Ａ）に示す向きの消去電流Ｉｅが流れる。
なお、一般に、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”を言う。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
以下の説明では、絶縁体膜１０２の絶縁性が低下して可変セル抵抗Ｒcell全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”（セット）に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変セル抵抗Ｒcell全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”（リセット）に対応させる。以上より、絶縁体膜１０２が“抵抗変化層”の実施例に該当する。
ここで、図１に示す可変セル抵抗Ｒcellの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。
図４に示すように、書き込み電流Ｉｗの値によって可変セル抵抗Ｒcell全体の抵抗値（以下、セル抵抗Ｒｃ）の値が変化する。この変化にある程度の線形性があるため、書き込み電流Ｉｗを制御することで多値記憶（３値以上の記憶）も可能である。
上述したセットとリセットを繰り返すことにより、可変セル抵抗Ｒcellの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される“記憶層”とみなすことができる。
この可変セル抵抗Ｒcellを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とから構成される。
ところで、図１〜図３に示した構成の可変セル抵抗Ｒcellに対して、書き込み及び消去を多数回繰り返していくと、書き込み後の低抵抗状態の抵抗値が、想定レベルより低くにまで変化していくことがある。
本実施の形態では、このようなデータ書き換えに伴う抵抗値の意図しない変化を補償するように、メモリセルに印加するバイアスを微調整することが可能なビット線の駆動回路構成を提案する。
［ビット線駆動回路］
図５と図６に、第１の実施の形態に関わるビット線の駆動回路をメモリセルＭＣとともに示す。
図５および図６に図解する駆動回路は、１つのトランジスタ（以下、共通線パストランジスタＰＴ）と、共通線パストランジスタＰＴの駆動ゲート電圧ＶＢＬＤの制御回路（以下、ＶＢＬＤドライバ５）と、を有する。また、駆動回路は、ＢＬドライバ１０Ａとプレートドライバ１２とを含む。
共通線パストランジスタＰＴは、そのドレインがビット線ＢＬに接続され、ソースがＢＬドライバ１０Ａに接続されている。
ここでＢＬドライバ１０Ａは、ビット線電圧を細かい幾つもの電圧に駆動するドライバでなく、単に、電源電圧Ｖｄｄと接地電圧ＧＮＤといったハイレベルとローレベルを切り替える２電源スイッチとしての役目がある。その点、特許文献４に記載されたビット線ドライバとは、回路規模も役目も異なる。
一方、プレート線ＰＬにプレートドライバ１２が接続されている。
プレートドライバ１２も、ＢＬドライバ１０Ａと同様、電源電圧Ｖｄｄと接地電圧ＧＮＤといったハイレベルとローレベルを切り替える２電源スイッチとしての役目がある。
ただし、プレートドライバ１２は、ＢＬドライバ１０Ａがビット線ＢＬの電圧を制御するときと逆位相でプレート線ＰＬの電圧を制御する。
このようなＢＬドライバ１０Ａとプレートドライバ１２の動作によって、メモリセルＭＣに書き込み時と消去時では逆向きの電流を流すことができる。
プレートドライバ１２とＢＬドライバ１０Ａが、“駆動電圧回路”の具体例に該当する。ＶＢＬＤドライバ５は、本発明の“ゲートドライバ回路”の具体例に該当する。
ＶＢＬＤドライバ５は、大別すると、ここでは書き込み時に用いられる電流制御型のゲート制御回路５Ａと、ここでは消去時に用いられる電圧制御型のゲート制御回路５Ｂと、両ゲート制御回路の出力を切り替える２つのスイッチＳｗＡ,ＳｗＢとから構成されている。
スイッチＳｗＡの一方端は電流制御型のゲート制御回路５Ａの出力に接続され、スイッチＳｗＢの一方端は電圧制御型のゲート制御回路５Ｂの出力に接続されている。
スイッチＳｗＡとＳｗＢの２つの他方端は、共に、共通線パストランジスタＰＴのゲートに接続されている。
スイッチＳｗＡは書き込み時にオン、消去時にオフし、スイッチＳｗＢは書き込み時にオフ、消去時にオンする。
電流制御型のゲート制御回路５Ａと電圧制御型のゲート制御回路５Ｂは、共通線パストランジスタＰＴが駆動電流を流すビット線ＢＬに対しては、カレントミラー型の駆動回路として働くように構成されている。
より詳細に、電流制御型のゲート制御回路５Ａは、スイッチと電流源の直列接続回路が正電源に対し並列に複数、接続された、書き込み基準電流Ｉwrtの発生回路（以下、基準電流発生部５１）を有する。基準電流発生部５１は、複数の電流源で異なる基準電流値を発生させ、その一の基準電流Ｉwrtを出力するように複数のスイッチが制御される。スイッチの制御は、不図示の制御部が行う。
基準電流発生部５１により選択された基準電流Ｉwrtが出力されるノードにＮＭＯＳトランジスタ５２のドレインが接続されている。ＮＭＯＳトランジスタ５２のソースは接地され、ゲートとドレインが共通接続されている。
ＮＭＯＳトランジスタ５２のドレインがドライバとしてのオペアンプＯＰ１の非反転入力「＋」に接続されている。オペアンプＯＰ１の反転入力「−」と出力が短絡されている。オペアンプＯＰ１の出力電圧（書き込み制御電圧ＶＧＷ）がスイッチＳｗＡを介して、共通線パストランジスタＰＴのゲートに印加可能になっている。
オペアンプＯＰ１は、基準電流発生部５１が選択した基準電流Ｉwrtとほぼ同じ大きさの電流が、書き込み電流Ｉｗとしてビット線ＢＬに流れるように、共通線パストランジスタＰＴのゲートに印加する書き込み制御電圧ＶＧＷを制御する。
電圧制御型のゲート制御回路５Ｂは、複数のスイッチの各々が、消去基準電圧ＶＥ１〜ＶＥ４の入力経路に接続されて構成された基準電圧発生部５３を有する。消去基準電圧ＶＥ１〜ＶＥ４は、不図示の制御回路または電源発生回路から与えられる。基準電圧発生部５３は、消去基準電圧ＶＥ１〜ＶＥ４の何れか一の基準電圧（以下、消去基準電圧ＶＥと表記）を出力するように複数のスイッチが制御される。スイッチの制御は、不図示の制御部が行う。
基準電圧発生部５３により選択された基準電圧が印加されるノードにＮＭＯＳトランジスタ５５のソースが接続されている。ＮＭＯＳトランジスタ５５のドレインと、正の電源電圧との間に消去基準電流Ｉersを流す電流源５４が接続されている。ＮＭＯＳトランジスタ５５のドレインとゲートが共通接続されている。
ＮＭＯＳトランジスタ５５のドレインがドライバとしてのオペアンプＯＰ２の非反転入力「＋」に接続されている。オペアンプＯＰ２の反転入力「−」と出力が短絡されている。オペアンプＯＰ２の出力電圧は、消去基準電圧ＶＥに、ＮＭＯＳトランジスタ５５の閾値電圧Ｖtnを加えた電圧である。この消去制御電圧（ＶＥ＋Ｖtn）がスイッチＳｗＢを介して、共通線パストランジスタＰＴのゲートに印加可能になっている。
オペアンプＯＰ２は、消去基準電流Ｉersの大きさ如何にかかわらず、基準電圧発生部５３で選択された消去基準電圧ＶＥにＮＭＯＳトランジスタ５５の閾値電圧Ｖtnを加えた上記消去制御電圧（ＶＥ＋Ｖtn）を出力する。
図５および図６において、符号“Ｉcell”は、図１および図３に示す書き込み電流Ｉｗまたは消去電流Ｉｅを指し、以下“セル電流”と呼ぶ。また、符号Ｖｍは、セル電流Ｉcellが流れたときのビット線ＢＬの電圧を指し、以下“ビット線動作電圧”と呼ぶ。
［ビット線の駆動動作］
以下、図５に示す書き込み動作、図６に示す消去動作を、この順に説明する。
図５に示すように、書き込み時にプレートドライバ１２がプレート線ＰＬをハイレベルの電圧、例えば正の電源電圧に接続する。また、ＢＬドライバ１０Ａが共通線パストランジスタＰＴのソースをローレベルの電圧、例えば接地電圧に接続する。
ワード線ＷＬが活性化されると、図５に示す向きにセル電流Ｉcell（書き込み電流Ｉｗ）が流れる。このセル電流Ｉcellは、オン状態のスイッチＳｗＡを介して電流制御型のゲート制御回路５Ａから与えられる書き込み制御電圧ＶＧＷの大きさに応じて決まり、書き込み基準電流Ｉwrtのミラー電流（大きさがほぼ等しい電流）となる。このとき共通線パストランジスタＰＴは、所望の電流値を流すことができるようにドレインフォロア動作する。
図６に示すように、消去時にプレートドライバ１２がプレート線ＰＬをローレベルの電圧、例えば接地電圧に接続する。また、ＢＬドライバ１０Ａが共通線パストランジスタＰＴのソースをハイレベルの電圧、例えば正の電源電圧に接続する。
ワード線ＷＬが活性化されると、図６に示すように書き込み時とは逆の向きにセル電流Ｉcell（消去電流Ｉｅ）が流れる。このセル電流Ｉcellは、オン状態のスイッチＳｗＢを介して電圧制御型のゲート制御回路５Ｂから与えられる消去制御電圧（ＶＥ＋Ｖtn）の大きさに応じて決まる。
ここでＮＭＯＳトランジスタ５５と共通線パストランジスタＰＴは同じＩＣ内の近接した２つのＮＭＯＳトランジスタであるため、両者の閾値電圧はほぼ等しいことが普通である。この場合、ビット線動作電圧Ｖｍは、共通線パストランジスタＰＴの閾値電圧がキャンセルされ、消去基準電圧ＶＥとほぼ等しく制御される。
このとき共通線パストランジスタＰＴは、所望の電圧値をビット線ＢＬに設定可能にソースフォロア動作する。
書き込み時のセル電流Ｉcell（書き込み電流Ｉｗ）の値を変化させたい場合は、不図示の制御回路が基準電流発生部５１のスイッチを切り替えて、所望の電流値を流す電流源を選択する。また、消去時にビット線動作電圧Ｖｍを変化させたい場合は、不図示の制御回路が基準電圧発生部５３のスイッチを切り替えて、入力される消去基準電圧ＶＥを変更する。
このようなビット線ＢＬの電流や電圧を細かく制御できる構成を有する場合、ワード線ＷＬは、図５や図６に示す１つのインバータで構成されるＷＬドライバユニット４Ａで駆動することができる。ＷＬドライバユニット４Ａは“アクセス制御回路”の実施例に該当する。
ＷＬドライバユニット４Ａは、正の電源電圧と接地電圧といったハイレベルとローレベルの２値電圧駆動で済むため、簡単な構成でよい。ワード線ＷＬはトランジスのゲートを多数接続するため配線負荷（主として配線容量）が大きい。そのため、このような２値電圧駆動は、ワード線ＷＬの大きな配線容量を充放電するときに要する時間的、エネルギー的な節約に寄与する。
以上の第１の実施の形態によれば、以下の利益が受けられる。
書き込み時は共通線パストランジスタＰＴがドレインフォロア動作するためメモリセル印加電流を制御し、消去時は共通線パストランジスタＰＴがソースフォロア動作するためメモリセル印加電圧を制御している。このため、所望の電流や電圧の設定が容易で、高精度な駆動が可能である。
メモリセルに印加する電流や電圧の大きさは、共通線パストランジスタＰＴのゲート電圧（駆動ゲート電圧ＶＢＬＤ）によって制御する。言い換えると、駆動ゲート電圧ＶＢＬＤは、書き込み基準電流Ｉｗｒｔ、消去基準電圧ＶＥの切り替えによって制御される。
このとき書き込み基準電流Ｉｗｒｔ、消去基準電圧ＶＥをそれぞれ発生する電流制御型のゲート制御回路５Ａと電圧制御型のゲート制御回路５Ｂの配線負荷は、ビット線ＢＬ自体の配線負荷より格段に小さくできる。したがって、高速に書き込み基準電流Ｉｗｒｔ、消去基準電圧ＶＥの切り替えが可能である。
駆動ゲート電圧ＶＢＬＤはドライバ（オペアンプＯＰ１，ＯＰ２）の出力で制御されるため、ビット線ＢＬを出力の負荷とする共通線パストランジスタＰＴは、高速で出力を切り替えることが可能である。
また、本実施の形態では、電源電圧線自体の電圧レベルが細かく制御されない。
一般的に、電源電圧線はインピーダンスを下げるため配線負荷が大きくなる。よって高速な電圧遷移ができない。
本方式では、共通線パストランジスタＰＴのゲート電圧の高速制御によってビット線ＢＬの電圧を制御する。本方式において、ワード線ＷＬの駆動電圧（電源電圧）の値は変えずに、電源電圧を印加するか否かをアクセストランジスタＡＴを、そのゲート電圧制御によるスイッチング動作させる構成が採用可能である。
よって、ビット線ＢＬ駆動、ワード線ＷＬ駆動の双方で高速動作が可能となっている。
しかも、アクセストランジスタＡＴが単なるスイッチとして作用するため、ＷＬドライバユニット４Ａをインバータ構成として簡素にできる。
＜２．第２の実施の形態＞
図７と図８に、第２の実施の形態に関わるビット線の駆動回路をメモリセルＭＣとともに示す。図７が書き込み時、図８が消去時に対応する。
図７を図５と比較すると、ＢＬドライバ１０Ａとプレートドライバ１２の電圧関係が逆転し、そのためセル電流Ｉcellの向きも反対となっている。同様に、図８を図６と比較すると、ＢＬドライバ１０Ａとプレートドライバ１２の電圧関係が逆転し、そのためセル電流Ｉcellの向きも反対となっている。
このことに対応して、図７の書き込み時にはスイッチＳｗＢがオン、スイッチＳｗＡがオフとなって、電圧制御型のゲート制御回路５Ｂが駆動ゲート電圧ＶＢＬＤの発生に寄与している。
これとは逆に、図８の消去時にはスイッチＳｗＡがオン、スイッチＳｗＢがオフとなって、電流制御型のゲート制御回路５Ａが駆動ゲート電圧ＶＢＬＤの発生に寄与している。
名称の変更であるが、図７および図８においては、基準電流発生部５１内の電流源が消去基準電流Ｉersを流し、電流源５４が書き込み基準電流Ｉwrtを流すとしている。オペアンプＯＰ１が消去制御電圧ＶＧＥを出力し、オペアンプＯＰ２が書き込み制御電圧（ＶＷ＋Ｖtn）を出力する。
以上より、第２の実施の形態においては、共通線パストランジスタＰＴのドレインフォロア動作およびソースフォロア動作と、セット（書き込み)およびリセット（消去)との対応関係が、第１の実施の形態の場合と逆になっている。
つまり、本実施の形態においては、書き込み時にソースフォロア動作が実行され、消去時にドレインフォロア動作が実行される。
その他の構成、動作および得られる利益は、第１の実施の形態と同様である。
＜３．第３の実施の形態＞
図９と図１０に、第３の実施の形態に関わるビット線の駆動回路をメモリセルＭＣとともに示す。図９が書き込み時、図１０が消去時に対応する。
図９を図５、図１０と図６とをそれぞれ比較すると、共通線パストランジスタＰＴがＮＭＯＳ型からＰＭＯＳ型に変更されている。また、ＶＢＬＤドライバ５もＰＭＯＳ駆動のために構成が変更されている。
より詳細には、ＮＭＯＳトランジスタ５２と５５が、それぞれ、ＰＭＯＳトランジスタ５６と５７に変更されている。また、基準電流発生部５１内の電流源の向きがトランジスタ（ＰＭＯＳトランジスタ５６）から消去基準電流Ｉersを吸い出す向きに変更されている。同様に、電流源５４の向きがトランジスタ（ＰＭＯＳトランジスタ５７）から書き込み基準電流Ｉwrtを吸い出す向きに変更されている。
また、図９の書き込み時にはスイッチＳｗＢがオン、スイッチＳｗＡがオフとなって、電圧制御型のゲート制御回路５Ｂが駆動ゲート電圧ＶＢＬＤの発生に寄与している。
これとは逆に、図１０の消去時にはスイッチＳｗＡがオン、スイッチＳｗＢがオフとなって、電流制御型のゲート制御回路５Ａが駆動ゲート電圧ＶＢＬＤの発生に寄与している。
名称の変更であるが、図９および図１０においては、基準電流発生部５１内の電流源が消去基準電流Ｉersを流し、電流源５４が書き込み基準電流Ｉwrtを流すとしている。オペアンプＯＰ１が消去制御電圧ＶＧＥを出力し、オペアンプＯＰ２が書き込み制御電圧（ＶＷ＋Ｖtp）を出力する。ここで符号“Ｖtp”はＰＭＯＳトランジスタの閾値電圧を表す。
第３の実施の形態においては、共通線パストランジスタＰＴがＰＭＯＳ型に変更され、セット（書き込み)がソースフォロア動作、リセット（消去)がドレインフォロア動作で行われ、このこと自体は第１の実施の形態の場合と異なる。
その他の構成、動作および得られる利益は、第１の実施の形態と同様である。
＜４．第４の実施の形態＞
図１１と図１２に、第４の実施の形態に関わるビット線の駆動回路をメモリセルＭＣとともに示す。図１１が書き込み時、図１２が消去時に対応する。
図１１を図９と比較すると、ＢＬドライバ１０Ａとプレートドライバ１２の電圧関係が逆転し、そのためセル電流Ｉcellの向きも反対となっている。同様に、図１２を図１０と比較すると、ＢＬドライバ１０Ａとプレートドライバ１２の電圧関係が逆転し、そのためセル電流Ｉcellの向きも反対となっている。
このことに対応して、図１１の書き込み時にはスイッチＳｗＡがオン、スイッチＳｗＢがオフとなって、電流制御型のゲート制御回路５Ａが駆動ゲート電圧ＶＢＬＤの発生に寄与している。
これとは逆に、図１２の消去時にはスイッチＳｗＢがオン、スイッチＳｗＡがオフとなって、電圧制御型のゲート制御回路５Ｂが駆動ゲート電圧ＶＢＬＤの発生に寄与している。
名称の変更であるが、図１１および図１２においては、基準電流発生部５１内の電流源が書き込み基準電流Ｉwrtを流し、電流源５４が消去基準電流Ｉersを流すとしている。オペアンプＯＰ１が書き込み制御電圧ＶＧＷを出力し、オペアンプＯＰ２が消去制御電圧（ＶＥ＋Ｖtp）を出力する。
第４の実施の形態においては、共通線パストランジスタＰＴがＰＭＯＳ型に変更されているが、セット（書き込み)がドレインフォロア動作、リセット（消去)がソースフォロア動作で行われ、このこと自体は第１の実施の形態の場合と同じである。
その他の構成、動作および得られる利益は、第１の実施の形態と同様である。
＜５．第５の実施の形態＞
第５の実施の形態は、より詳細なメモリデバイスのＩＣチップ構成を例示する。ここでは、第１の実施の形態をより詳細にすることを説明し、その後、第２〜第４の実施の形態に関する変形を述べる。
［ＩＣチップ構成］
図１３に、第５実施の形態に関わるＩＣチップのブロック図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｎ＋１）個、列（カラム）方向に（Ｍ＋１）個配置しているメモリセルアレイ１と、その周辺回路とを有する。ここで“Ｎ”と“Ｍ”は比較的大きな自然数であり、その具体的値は任意に設定される。
メモリセルアレイ１において、ロウ方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する（Ｎ＋１）本のビット線ＢＬ＜０＞〜ＢＬ＜Ｎ＞が、ロウ方向に所定間隔で配置されている。
可変セル抵抗ＲcellのアクセストランジスタＡＴと反対側のノードを、ロウ方向に共通接続するプレート線ＰＬが（Ｎ＋１）本、カラム方向に所定間隔で配置されている。（Ｎ＋１）本のプレート線ＰＬは、その一方端が共通化され、メモリセルアレイ１の外部に引き出されている。
なお、プレート線ＰＬはカラム方向に長く配置して、その本数を（Ｍ＋１）本としてもよい。
周辺回路は、図１３に示すように、Ｘ（アドレス）デコーダ（X Decoder）２、Ｙ（アドレス）デコーダを兼ねるプリデコーダ（Pre Decoder）３、ＷＬドライバ４、ＶＢＬＤドライバ５、ＣＳＷドライバ６を含む。周辺回路は、センスアンプ（Sense Amp）７、カラムスイッチ（Column Switch）８、Ｉ／Ｏバッファ(Input/Output Buffer)９、書き込み・消去(Write・Erase Driver)ドライバ１０、制御回路１１、および、プレートドライバ（PLATE Driver）１２を含む。
Ｘデコーダ２は、Ｘセレクタ２０を基本単位として構成されている。Ｘデコーダ２は、プリデコーダ３から入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ_ＳＥＬをＷＬドライバ４に送る回路である。Ｘセレクタ２０の詳細は後述する。
プリデコーダ３は、入力されるアドレス信号（Address）をＸアドレス信号とＹアドレス信号とに分離する。Ｘアドレス信号はＸデコーダ２に送り、Ｙアドレス信号をＹデコード部によりデコードする。
プリデコーダ３のＹデコード部は、Ｙセレクタ３０を基本単位として構成されている。プリデコーダ３は、入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ_ＳＥＬをＣＳＷドライバ６に送る回路である。Ｙセレクタ３０の詳細は後述する。
ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット４Ａを（Ｎ＋１）個含む。各ＷＬドライバユニット４Ａの出力に、（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞のうち、対応する１本のワード線が接続されている。Ｘデコーダ２から入力されるＸセレクト信号Ｘ_ＳＥＬに応じて、ＷＬドライバユニット４Ａの１つが選択される。ＷＬドライバユニット４Ａは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニット４Ａの詳細は後述する。
ＣＳＷドライバ６は、ＣＳＷドライバユニット６Ａを基本単位として構成されている。ＣＳＷドライバ６は、カラムスイッチ８を制御するための信号として、Ｙスイッチ信号ＹＳＷ（および、必要に応じて、その反転信号）を、入力されるＹセレクト信号Ｙ_ＳＥＬに応じて発生する回路である。ＣＳＷドライバユニット６Ａの詳細は後述する。
カラムスイッチ８は、ＮＭＯＳトランジスタ単独で構成されるスイッチの集合である。あるいは、カラムスイッチ８は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをソース同士、ドレイン同士で接続しているトランスミッションゲート（ＴＧ）の集合である。各スイッチはビット線ＢＬごとに接続され、全部で（Ｎ＋１）個のスイッチが形成されている。
カラムスイッチ８の１本の出力線を、“共通ビット線ＣＢＬ”と呼ぶ。
共通ビット線ＣＢＬには、センスアンプ７と書き込み・消去ドライバ１０が接続されている。センスアンプ７および書き込み・消去ドライバ１０の構成例は後述する。センスアンプ７と書き込み・消去ドライバ１０はＩ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９、書き込み・消去ドライバ１０を経由して書き込み、センスアンプ７で読み出したデータをＩ／Ｏバッファ９を介して外部に排出可能となっている。
ＶＢＬＤドライバ５は、第１〜第４の実施の形態で図解した回路であり、さらに現実的な回路例は後述する。
制御回路１１は、書き込み信号ＷＲＴ、消去信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて動作する。
制御回路１１には、以下の４つの機能を備える。
（１）センスアンプ７を制御する読み出し制御の機能
（２）書き込み時にプレートドライバ１２および書き込み・消去ドライバ１０を制御する書き込み制御の機能
（３）書き込みおよび読み出し時にＷＬドライバ４を制御するワード線制御の機能
（４）書き込みおよび読み出し時にＣＳＷドライバ６を介してカラムスイッチ８を制御するカラムスイッチ制御の機能
なお、この制御回路１１により出力される各種制御信号は、符号のみ図１３で示し、詳細は後述する。
電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は図示を省略している。
[制御系回路]
つぎに、Ｘデコーダ２の基本構成であるＸセレクタ２０と、プリデコーダ３のＹダコーダ機能の基本構成であるＹセレクタ３０とを説明する。続いて、ＷＬドライバ４の基本構成であるＷＬドライバユニット４Ａと、ＣＳＷドライバ６の基本構成であるＣＳＷドライバユニット６Ａを説明する。
図１４に、Ｘセレクタ２０の回路例を示す。
図１４に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図１４は２ビットデコードの例であるが、Ｘデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図１３の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図１５に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図１５は２ビットデコードの例であるが、プリデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図１５の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図１６は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている（図１３参照）。
この（Ｎ＋１）個のＷＬドライバユニット４Ａは、図１４に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはＷＬ＜１＞を活性化する。
図１６に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥＮが入力され、他方入力にＸセレクト信号Ｘ_ＳＥＬ０またはＸ_ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはＷＬ＜１＞が活性化または非活性となる。
図１７に、ＣＳＷドライバユニット６Ａの回路例を示す。
図解されているＣＳＷドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥＮが入力され、他方入力に図１５に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬ０またはＹ_ＳＥＬ１が入力される。このＹセレクト信号Ｙ_ＳＥＬ０またはＹ_ＳＥＬ１とＹスイッチ・イネーブル信号ＹＳＷＥＮがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択線ＣＳＷ＜０＞またはＣＳＷ＜１＞が活性レベル（本例ではハイレベル）に遷移する。
カラム選択線ＣＳＷ＜０＞,ＣＳＷ＜１＞,…は、図１３では“ＣＳＷ＜Ｍ：０＞と表記されカラムスイッチ８に入力されている。
図１６に示すＷＬ選択イネーブル信号ＷＬＥＮと図１７に示すＹスイッチ・イネーブル信号ＹＳＷＥＮは、図１３の制御回路１１で発生され、それぞれロウデコーダ４とＣＳＷドライバ６に与えられる。
制御回路１１は、書き込み信号ＷＲＴ、消去信号ＥＲＳ、データ読み出し信号ＲＤを入力し、ＷＬ選択イネーブル信号ＷＬＥＮやＹスイッチ・イネーブル信号ＹＳＷＥＮの他に、種々の制御信号を発生する。
［センスアンプ］
図１８に、センスアンプ７の第１の構成例を示す。
図１８に図解するセンスアンプ７は、正の電源電圧と共通ビット線ＣＢＬとの間に基準電流ＩＲｅｆを流す電流源７１、ＮＭＯＳトランジスタ７２,７３を直列接続させている。
また、センスアンプ７は、電流源７１とＮＭＯＳトランジスタ７２との接続ノードの電位を電圧センスするセンス部７４と、ＮＭＯＳトランジスタ７２のゲート電圧を制御するオペアンプ７５とを有する。
オペアンプ７５は、その非反転入力「＋」にクランプ電圧ＶＣlamp（不図示のキャパシタの保持電圧等）が入力される。このクランプ電圧ＶＣlampは変更可能に保持される。オペアンプ７５は、その反転入力「−」がＮＭＯＳトランジスタ７２のソースに接続され、その出力がＮＭＯＳトランジスタ７２のゲートに接続されることにより、ボルテージフォロア型の負帰還アンプを形成する。
なお、図１８において、メモリセルＭＣに接続されたプレート線ＰＬには符号“ＶＰＬＡＴＥ”により示すプレート電圧が与えられる。プレート電圧ＶＰＬＡＴＥは、図１３に示すようにプレートドライバ１２で発生して全てのプレート線ＰＬに同時に供給される。
図１８に示す回路では、プレート電圧ＶＰＬＡＴＥとして基準電圧Ｖｓｓ（例えば接地電圧）がプレート線ＰＬに与えられる。
図１８に示す回路の読み出し動作では、メモリセルＭＣに対し、センスアンプ７から電流が流し込まれる。本動作では消去電流Ｉｅと同一の向きの電流がメモリセルＭＣに流れる。このため、メモリセルＭＣのデータが消去されない程度の弱い電圧印加によって、当該読み出し動作を実施する必要がある。
メモリセルＭＣへの印加電圧は、共通ビット線ＣＢＬの電位（ＳＡＢＬ電位）を制御することで決定される。
図１８に図示したとおり、ＮＭＯＳトランジスタ７２とオペアンプ７５がボルテージフォロア型の負帰還回路を形成し、ＳＡＢＬ電位をＶclamp電位に制限する。このとき、メモリセル抵抗をＲcellとすると、セル読み出し電流は“Ｖclamp／Ｒcell”で決まる。
このとき、センスアンプ７から基準電流ＩＲｅｆをメモリセルＭＣに流すように電流源７１が動作する。しかし、メモリセルＭＣにはＶclamp／Ｒcellで決まるセル読み出し電流しか流れない。そのため、セル読み出し電流と基準電流ＩＲｅｆにアンバランスが生じ、そのアンバランスがＮＭＯＳトランジスタ７２のドレイン電位（センスノード電位ＳＡ１ＯＵＴ）の変化となって生じる。ＮＭＯＳトランジスタ７２のドレイン電位変化は、インバータ等のセンス部７４で増幅される。この増幅後の電位変化（信号）は、図１３に示すＩ／Ｏバッファ９を介して外部に出力される。この増幅後の読み出し信号を以下、ＳＡ出力信号ＳＡＯＵＴと呼ぶ。
図１８に示すセンスアンプ７およびその動作は、図１９に示す変更が可能である。
図１９に示すように、プレート電圧ＶＰＬＡＴＥを正の電源電圧、例えば電源電圧Ｖｄｄとし、電流源７１をセンスノードと基準電圧（例えば接地電圧）間に接続する。またＮＭＯＳトランジスタ７２をＰＭＯＳ構成に変更し、オペアンプ７５の入力の接続を図１８の場合と逆にする。
これによりメモリセルＭＣには書き込み電流Ｉｗと同じ向きの読み出しセル電流が流れるが、記憶データが書き換わらないように書き込みを防止する程度に弱いセル印加電圧とする必要がある。
このようなバイアス印加の向きでもメモリセルＭＣのセル抵抗Ｒｃに応じた読み出しデータを得ることができる。
［ＶＢＬＤドライバ］
図２０に、第１の実施の形態に対応する、より具体的なＶＢＬＤドライバ回路の例を示す。また、図２１〜図２３に、第２〜第４の実施の形態に対応する、より具体的なＶＢＬＤドライバ回路の例を示す。
図２０〜図２３において、図５〜図１２と同じ構成は同一符号を付している。
図２０〜図２３の１つの回路を説明すれば、第１〜第４の実施の形態における記載から他の回路の構成や動作は容易に類推可能である。代表して第１の実施の形態に対応した図２０の構成と動作を、つぎに説明する。
図２０に図解するＶＢＬＤドライバ５は、基準電流発生部５１および基準電圧発生部５３が、４段階に書き込み基準電流Ｉwrt、消去制御電圧ＶＥを切り替える方式を採用している。この制御段階数の大きさに限定はなく、任意に４段階以外も採用できる。
基準電流発生部５１において、書き込み基準電流Ｉwrtは、図１３の制御回路１１で発生し与えられる選択信号／Ｉwsel１〜／Ｉwsel４に基づく、４つのＰＭＯＳスイッチの切り替えにより決定される。具体的に、４つのＰＭＯＳスイッチの各々に対応した４つの電流源が書き込み基準電流Ｉwrt１〜Ｉwrt４を流すように設定され、選択信号／Ｉwsel１〜／Ｉwsel４に基づいて１つのＰＭＯＳスイッチがオンする。これにより、オンしたＰＭＯＳスイッチを流れる基準電流が、書き込み基準電流Ｉwrtとして選択される。
基準電流発生部５１は、書き込み基準電流Ｉwrtによって決まるバイアス電流値をＮＭＯＳトランジスタ５２に流し、ＮＭＯＳトランジスタ５２のドレイン（およびゲート）に発生した電圧をドライバ（オペアンプＯＰ１）でバッファして、書き込み制御電圧ＶＧＷを発生させている。
基準電圧発生部５３において、消去基準電流Ｉersは、図１３の制御回路１１で発生し与えられる選択信号Ｖesel１〜Ｖesel４とその反転信号（／Ｖesel１〜Ｖesel４）に基づく、４つのＴＧスイッチの切り替えにより決定される。具体的に、４つの入力電圧（消去消去基準電圧ＶＥ１〜ＶＥ４）の１つが、選択信号／Ｉesel１〜／Ｉesel４とその反転信号（／Ｖesel１〜Ｖesel４）に基づいてオンするＴＧスイッチを介して入力される。これにより、消去基準電圧ＶＥが選択され、ＮＭＯＳトランジスタ５５のソースに印加される。
基準電圧発生部５３は、電流源５４で発生した消去基準電流Ｉersによって決まるバイアス電流値をＮＭＯＳトランジスタ５５に流す。そのときＮＭＯＳトランジスタ５５のソース（およびゲート）に発生した電圧をドライバ（オペアンプＯＰ２）でバッファすると、消去制御電圧（ＶＥ＋Ｖtn）が発生する。
ドライバ（オペアンプＯＰ１）の出力がＴＧスイッチ（ＳｗＡ）に入力される。ＴＧスイッチ（ＳｗＡ）は、図１３の制御回路１１から与えられる書き込みイネーブル信号ＷＥと、そのインバータ反転信号により制御される。
ドライバ（オペアンプＯＰ２）の出力がＴＧスイッチ（ＳｗＢ）に入力される。ＴＧスイッチ（ＳｗＢ）は、図１３の制御回路１１から与えられる消去イネーブル信号ＥＲＳＥと、そのインバータ反転信号により制御される。
ＴＧスイッチ（ＳｗＡ）と（ＳｗＢ）は何れか一方が選択されるか、または、両方選択されない。ＴＧスイッチ（ＳｗＡ）と（ＳｗＢ）の出力が合流したノードに駆動ゲート電圧ＶＢＬＤが発生する。
本回路構成では、駆動ゲート電圧ＶＢＬＤを発生するために電流または電圧を変化させる電流経路が、基準電流発生部５１とＮＭＯＳトランジスタ５２、あるいは、電流源５４とＮＭＯＳトランジスタ５５と基準電圧発生部５３といった、負荷が軽い小さな回路で形成されている。この負荷の軽い電流経路の途中に設けたノードの電位を、流す電流や与える電圧を制御信号によって切り替えて発生させるため、ノード電位の切り替えが高速である。
一方、ビット線ＢＬに共通線パストランジスタＰＴが接続されており、多数の共通線パストランジスタＰＴを同時に駆動する場合、共通線パストランジスタＰＴのゲート線は比較的大きな負荷となる。
本回路構成では、比較的大きな負荷をもつ共通線パストランジスタＰＴのゲート線を駆動する際に、上記負荷の軽い電流経路途中のノード電位を、一旦バッファリングして強いドライブ能力を持たせた上で出力するため、共通線パストランジスタＰＴの制御も高速である。
［書き込み・消去ドライバ］
図２４に、第１の実施の形態に対応した書き込み・消去ドライバ１０の構成を示す。
第１の実施の形態に対応するため、共通線パストランジスタＰＴがＮＭＯＳ構成であり、そのソースが接地されている。また、プレート線ＰＬのプレート電圧ＶＰＬＡＴＥが正の電源電圧、例えばＶｄｄで保持されている。
書き込み・消去ドライバ１０は、ＢＬドライバ１０Ａと、ＶＢＬＤ接続制御部１０Ｂとに大別される。
ＶＢＬＤ接続制御部１０Ｂは、書き込みや消去のときのみ駆動ゲート電圧ＶＢＬＤを共通線パストランジスタＰＴのゲートに接続し、それ以外の、例えば読み出し時にはビット線ＢＬをフローティングとするための回路である。
具体的にＶＢＬＤ接続制御部１０Ｂは、ノア回路ＮＯＲ１、インバータＩＮＶ１７、トランスファゲート回路ＴＧ１、ＮＭＯＳトランジスタＮ１を１つずつ有する。
駆動ゲート電圧ＶＢＬＤの入力ノードと接地電位との間にトランスファゲート回路ＴＧ１とＮＭＯＳトランジスタＮ１が直列接続されている。トランスファゲート回路ＴＧ１とＮＭＯＳトランジスタＮ１の接続中点が、共通線パストランジスタＰＴのゲートに接続されている。共通線パストランジスタＰＴのゲート電圧を、以下、“制御ＭＯＳゲート電圧ＶＷＥＧ”と呼ぶ。
２入力のノア回路ＮＯＲ１には、書き込みイネーブル信号ＷＥと消去イネーブル信号ＥＲＳＥが、図１３の制御回路１１から入力されている。ノア回路ＮＯＲ１の出力はトランスファゲート回路ＴＧ１のＰＭＯＳ側に接続されるとともに、インバータＩＮＶ１７を介してトランスファゲート回路ＴＧ１のＮＭＯＳ側とＮＭＯＳトランジスタＮ１のゲートに入力されている。
このような構成のＶＢＬＤ接続制御部１０Ｂにおいて、書き込み時または消去時に書き込みイネーブル信号ＷＥまたは消去イネーブル信号ＥＲＳＥが“Ｈ”となる。すると、制御ＭＯＳゲート電圧ＶＷＥＧが駆動ゲート電圧ＶＢＬＤに接続するため、共通線パストランジスタＰＴによるＢＬ駆動がアクティブとなる。
一方、書き込み時、消去時以外では、オン状態のＮＭＯＳトランジスタＮ１によって制御ＭＯＳゲート電圧ＶＷＥＧが基準電圧Ｖｓｓに接続され、共通線パストランジスタＰＴがオフしてビット線ＢＬをフローティング可能にする。
ＢＬドライバ１０Ａは、書き込みパルスと消去パルスの印加に応じて、共通線パストランジスタＰＴのソースをハイレベルとローレベルで切り替える制御を行う回路である。この切り替え制御については、図５と図６を参照できる。
ＢＬドライバ１０Ａは、共通線パストランジスタＰＴのソースと接地電位（ローレベル）との間にＮＭＯＳトランジスタＮＷを有し、共通線パストランジスタＰＴのソースと電源電圧Ｖｄｄ（ハイレベル）との間にＰＭＯＳトランジスタＰＥを有している。
ＢＬドライバ１０Ａは、こられ２つのトランジスタ対を差動制御する回路を有し、当該回路が、２つのインバータＩＮＶ１８，ＩＮＶ１９と、２つのナンド回路ＮＡＮＤ９，ＮＡＮＤ１０とを有する。
２入力のナンド回路ＮＡＮＤ９には、入力データＤＩＮと書き込みイネーブル信号ＷＥとが入力される。ナンド回路ＮＡＮＤ９の出力がインバータＩＮＶ１８を介してＮＭＯＳトランジスタＮＷのゲートを制御する。このため、書き込みイネーブル信号ＷＥが“Ｈ”でアクティブの期間に入力データＤＩＮの論理が“Ｈ”のときにＮＭＯＳトランジスタＮＷがオンする。ＮＭＯＳトランジスタＮＷがオンすると、オン状態の共通線パストランジスタＰＴを介して接地電圧が共通ビット線ＣＢＬに伝達される。
一方、２入力のナンド回路ＮＡＮＤ１０の一方入力に入力データＤINが入力され、他方入力に消去イネーブル信号ＥＲＳＥが入力される。ナンド回路ＮＡＮＤ１０の出力がＰＭＯＳトランジスタＰＥのゲートに接続される。このため、消去イネーブル信号ＥＲＳＥが“Ｈ”のアクティブの期間に入力データＤINの論理が“Ｌ”のときにＰＭＯＳトランジスタＰＥがオンする。ＰＭＯＳトランジスタＰＥがオンすると、オン状態の共通線パストランジスタＰＴを介して電源電圧Ｖｄｄを共通ビット線ＣＢＬに伝達される。
なお特に図示しないが、入力データＤINは、例えば、図１３に制御回路１１から出力される駆動ネーブル信号ＤＲＶＥとの論理積（ＮＡＮＤとＩＮＶの直列回路による論理制御）がとられてから、図２４の書き込み・消去ドライバ１０に入力される。
入力データＤINの論理と書き込み、消去の論理の対応関係が異なる場合、つまり、“ＤIN＝Ｌ”が書き込み、“ＤIN＝Ｈ”が消去の場合は、それに応じてインバータＩＮＶ１９の接続位置を変更可能である。
ＮＭＯＳトランジスタＮＷが共通ビット線ＣＢＬを接地電圧に接続している期間は、共通線パストランジスタＰＴのゲートバイアスが駆動ゲート電圧ＶＢＬＤに制御されて、そのときのセル電流Ｉcellの大きさが制限される。このことは、ＰＭＯＳトランジスタＰＥが共通ビット線ＣＢＬを電源電圧Ｖｄｄに接続している期間においても同様である。
［ＰＬドライバ構成］
図２５に、プレートドライバ１２の構成例を示す。図２５は、書き込み時に“ＶＰＬＡＴＥ＝Ｖｄｄ”とし、消去時と読み出し時は“ＶＰＬＡＴＥ＝Ｖｓｓ”で動作させる場合を例にしている。
図２５に図解するプレートドライバ１２は、２段のインバータＩＮＶ２１,ＩＮＶ２２を有している。図２５では、後段のインバータ２２のみ詳細な回路図を示している。
この回路は、後段のインバータＩＮＶ２２によって、書き込みイネーブル信号ＷＥが“Ｈ”のときに“ＶＰＬＡＴＥ＝Ｖｄｄ”で全プレート線ＰＬを電源電圧Ｖｄｄにプルアップする。また、書き込みイネーブル信号ＷＥが“Ｌ”のとき、つまり消去時と読み出し時では全プレート線ＰＬを“ＶＰＬＡＴＥ＝Ｖｓｓ”にプルダウンする。
［書き込み動作］
次に、第１実施の形態の動作方法において、書き込み動作例を図２６と図２７を用いて説明する。
図２６は、図１９、図２０および図２４の各回路を接続した図である。図２７は、書き込み動作波形図（タイミングチャート）である。
図２７（Ａ）に示す読み出しイネーブル信号ＲＤＥは、図１９および図２６に示すＮＭＯＳトランジスタ７３のゲートに与えられる。読み出しイネーブル信号ＲＤＥが活性化（“Ｈ”）のときのみＮＭＯＳトランジスタ７３がオンする。
図２７（Ｊ）に示すプリチャージ信号ＰＲＥは、図１３には特に図示していないプリチャージ回路を活性化するための信号で、活性レベルは“Ｈ”である。
図２７のうち、その他の信号や電圧、電流は既に説明した。
図２７に示す時間Ｔ０より前の期間では、ワード線ＷＬ、カラム選択線ＣＳＷ等の選択信号（ＷＬＥＮ,ＹＳＷＥＮ）は全て基準電圧Ｖｓｓレベルで、非活性となっている（図１３参照）。
書き込みイネーブル信号ＷＥが“Ｌ”なので、図２５に示す回路で“ＶＰＬＡＴＥ＝Ｖｓｓ”となっている（図２７（Ｄ））。
プリチャージ信号ＰＲＥが“Ｈ”であるため、共通ビット線ＣＢＬの電位も“ＶＰＬＡＴＥ＝Ｖｓｓ”になっている（図２７（Ｊ））。
書き込みイネーブル信号ＷＥが“Ｌ”であるため、共通線パストランジスタＰＴのゲート電圧（制御ＭＯＳゲート電圧ＶＷＥＧ）がＶｓｓレベルで非活性となっている（図２７（Ｈ））。
時間Ｔ０にて、書き込みのために、書き込みイネーブル信号ＷＥが“Ｈ”となる（図２７（Ｃ））。
すると、プレート電圧ＶＰＬＡＴＥが電源電圧Ｖｄｄにプルアップされる（図２７（Ｄ）,（Ｊ））。
同時にカラム選択線ＣＳＷを開く（図２７（Ｅ））。このときプリチャージ信号ＰＲＥが活性レベルであるため、ビット線ＢＬの電位が共通ビット線ＣＢＬ経由でプレート電圧ＶＰＬＡＴＥにプリチャージされる。
以上のプリチャージは、後にワード線ＷＬを開いたときに過渡電流が流れることによる、ビット線ＢＬの意図しない電位変動起因の誤動作（ディスターブ）を回避するために行う。
時間Ｔ０で“ＷＥ＝Ｈ”となると、図２６に示すＶＢＬＤ接続制御部１０Ｂの動作により、駆動ゲート電圧ＶＢＬＤは書き込み制御電圧ＶＧＷと接続される。ここで書き込み制御電圧ＶＧＷは、基準電流発生部５１が選択する書き込み基準電流Ｉwrt１〜４の何れかによって決まる。
図２７では書き込み基準電流Ｉwrt１を選択している状態から始まっている（図２７（Ｉ）で“１”と表記）。このときの駆動ゲート電圧ＶＢＬＤの値を、図２７（Ｈ）では符号“ＶＢＬＤ１”により表す。図２７（Ｈ）では、時間Ｔ０を境に制御ＭＯＳゲート電圧ＶＷＥＧが基準電圧Ｖｓｓより高い“ＶＢＬＤ１”レベルに変化している。この時点でワード線ＷＬの電位は接地電位（＝０Ｖ）なので（図２７（Ｇ））、セル電流Ｉcellは流れない（図２７（Ｌ））。また、この時点で入力データＤINを非活性（＝０Ｖ）としているため（図２７（Ｍ））、読み出しも行われない。
時間Ｔ１にて、プリチャージ信号ＰＲＥを“Ｌ”に遷移させてプリチャージをオフする（図２７（Ｆ））。これによりビット線ＢＬ、共通ビット線ＣＢＬの電位がフローティングとなる。
時間Ｔ１でほぼ同時に、ワード線ＷＬ電位を立ち上げる（図２７（Ｇ））。この時点では書き込みが開始されていないため、プレート電圧ＶＰＬＡＴＥにプリチャージされたビット線ＢＬ電位がフローティングのまま変化しないため(図２７（Ｄ）と（Ｋ）)、セル電流Ｉcellは流れない（図２７（Ｌ））。
また、入力データＤINは“Ｌ”（＝０Ｖ）なので、仮にデータがビット線ＢＬに入力されたとしてもセル電流Ｉcellは流れない。
時間Ｔ２にて、入力データＤINを“Ｈ”に活性化する（図２７（Ｍ））。すると、図２６のＢＬドライバ１０Ａにおいて、ＮＭＯＳトランジスタＮＷがオンするため、電流パスが形成され、メモリセルＭＣに可変セル抵抗Ｒcellに応じたセル電流Ｉcell（書き込み電流Ｉｗ）が流れる（図２７（Ｌ））。このときのセル電流値は、制御ＭＯＳゲート電圧ＶＷＥＧの大きさ（ＶＢＬＤ１）に応じた値に制限され、この値を図２７（Ｌ）では符号“Ｉwrite１”で表す。
時間Ｔ３にて、入力データＤINを“Ｌ”とすることで、書き込み電流Ｉｗの印加は終了する。
時間Ｔ３にて再度、プリチャージ信号ＰＲＥを活性化してプリチャージ動作を実行する（図２７（Ｆ））。そのため、ビット線ＢＬおよび共通ビット線ＣＢＬの電位がハイレベルのプレート電圧ＶＰＬＡＴＥと同等レベルに遷移する（図２７（Ｊ）,（Ｋ））。
続いて、時間Ｔ４にてプリチャージを終了するとともに、読み出しイネーブル信号ＲＤＥを“Ｈ”に活性化する。これにより図２６に示すＮＭＯＳトランジスタ７３がオンし、ヴェリファイ読み出しが開始される。このとき、図２６に示すＮＭＯＳトランジスタ７２とオペアンプ７５の作用により、ビット線ＢＬ電位はクランプ電圧ＶＣlampに制限される。クランプ電圧ＶＣlampは、メモリセルＭＣに印加されるストレスを、書き込み・消去ディスターブが発生しない程度の弱電流ストレスに制限する値に予め決められている。
このときセル電流は、図２７（Ｌ）にも記載するように、“（Ｖｄｄ−ＶＣlamp)／Ｒcell”に制限される。
この制限されたセル電流が、図２６に示すセンスノード電位ＳＡ１ＯＵＴに変換されて、この電位がセンス部７４で増幅されて読み出される。時間Ｔ５で読み出しイネーブル信号ＲＤＥを非活性に戻すと（図２７（Ａ））、１回目のヴェリファイ読み出し動作が完了する。
なお、図２７ではヴェリファイ読み出し時の電流の向きを、メモリセルの書き込み方向（可変セル抵抗Ｒcellの回路記号に含まれる矢印の向き）と同じとする。
これに対し、プレート電圧ＶＰＬＡＴＥを“Ｌ”に下げて、消去方向（上記回路記号に含まれる矢印と逆の向き）に電流が流れるようなヴェリファイ読み出しも可能である。
この場合、図２６において、図１９に対応するセンスアンプ７の構成を、図１８に示す構成と置き換えることで回路構成として対応可能となる。
ＳＡ出力信号ＳＡＯＵＴに基づく合否（フェイルまたはパス)の判定を、ＩＣ内のＣＰＵまたは書き込み・消去ドライバ１０内の機能として実現できる。
この判定結果を受けて、追加書き込みパルスを印加する場合は、再度パルス印加する。その場合の動作について説明する。
ヴェリファイ読み出しに失敗すると次の追加書き込みパルス電流を強くして再度、書き込み動作とヴェリファイ読み出し動作を実行する。
図２７における時間Ｔ５〜Ｔ１０は、基本的に、時間Ｔ０〜Ｔ５までの動作の繰り返しとなる。ただし、時間Ｔ６でプリチャージが終了するまえの時点で、選択信号／Ｉwsel１〜／Ｉwsel４を／Ｉwsel２の活性状態に切り替える。すると書き込み制御電圧ＶＧＷ電位が変化し、図２７（Ｈ）に示すように、制御ＭＯＳゲート電圧ＶＷＥＧの値が“ＶＢＬＤ１”から、より大きい“ＶＢＬＤ２”に遷移する。
よって、時間Ｔ７から始まる２回目の書き込み動作において、そのセル電流Ｉcell（書き込み電流Ｉｗ）の値が“Ｉwrite１”から、より大きな“Ｉwrite２”に切り替わる。
その結果、大きな書き込みパルス電流によって書き込みが実行され、その後、１回目と同様にしてヴェリファイ動作が実行される。
ここでヴェリファイ読み出しの判定をパスした場合を説明する。
ヴェリファイ読み出しの判定をパスした場合、不図示の判定回路の制御によって書き込みイネーブル信号ＷＥが“Ｌ”となる（図２７の時間ＴＥ）。これにより、プレート電圧ＶＰＬＡＴＥも“Ｌ”に下がる。同時にワード線ＷＬ、カラム選択線ＣＳＷが立ち下がり、プリチャージ信号ＰＲＥが活性レベル“Ｈ”にあるため、共通ビット線ＣＢＬがプリチャージされる。制御ＭＯＳゲート電圧ＶＷＥＧは、“ＷＥ＝Ｌ”によりＶｓｓレベルの非活性となる。
以上の動作は、書き込みパルスの印加回数やパルスの波高値を、ヴェリファイ読み出しの結果に応じて制御するために、必要な回数だけ繰り返される。
［消去動作］
次に、第１実施の形態の動作方法において、消去動作例を図２８と図２９を用いて説明する。
図２８は、図１８、図２０および図２４の各回路を接続した図である。図２９は、消去動作波形図（タイミングチャート）である。
図２９において図２７と同じ信号や電圧、電流は同一符号を付して重複記載を省略する。
図２９に示す時間Ｔ０より前の期間では、ワード線ＷＬ、カラム選択線ＣＳＷ等の選択信号（ＷＬＥＮ,ＹＳＷＥＮ）は全て基準電圧Ｖｓｓレベルで、非活性となっている（図１３参照）。
書き込みイネーブル信号ＷＥが“Ｌ”なので、図２５に示す回路で“ＶＰＬＡＴＥ＝Ｖｓｓ”となっている（図２９（Ｄ））。
プリチャージ信号ＰＲＥが“Ｈ”であるため、共通ビット線ＣＢＬの電位も“ＶＰＬＡＴＥ＝Ｖｓｓ”になっている（図２９（Ｊ））。
書き込みイネーブル信号ＷＥが“Ｌ”であるため、共通線パストランジスタＰＴのゲート電圧（制御ＭＯＳゲート電圧ＶＷＥＧ）がＶｓｓレベルで非活性となっている（図２９（Ｈ））。
時間Ｔ０にて、消去のために、消去イネーブル信号ＥＲＳＥが“Ｈ”となる（図２９（Ｃ））。
このとき書き込みイネーブル信号ＷＥが“Ｌ”であるため、プレート電圧ＶＰＬＡＴＥが基準電圧Ｖｓｓを維持する（図２９（Ｄ）,（Ｊ））。
同時にカラム選択線ＣＳＷを開く（図２９（Ｅ））。このときプリチャージ信号ＰＲＥが活性レベルであるため、ビット線ＢＬの電位が、共通ビット線ＣＢＬ経由でプレート電圧ＶＰＬＡＴＥのローレベルの電位に固定される。
以上のプリチャージ（ローレベル固定）は、後にワード線ＷＬを開いたときに過渡電流が流れることによる、ビット線ＢＬの意図しない電位変動起因の誤動作（ディスターブ）を回避するために行う。
時間Ｔ０で“ＥＲＳＥ＝Ｈ”となると、図２８に示すＶＢＬＤ接続制御部１０Ｂの動作により、駆動ゲート電圧ＶＢＬＤは消去制御電圧（ＶＥ＋Ｖtn）と接続される。ここで消去基準電圧ＶＥは、基準電圧発生部５３が選択する消去基準電圧ＶＥ１〜４の何れかが選択される。
図２９では消去基準電圧ＶＥ１を選択している状態から始まっている（図２９（Ｉ）で“１”と表記）。このときの駆動ゲート電圧ＶＢＬＤの値を、図２９（Ｈ）では符号“ＶＢＬＤ１”により表す。図２９（Ｈ）では、時間Ｔ０を境に制御ＭＯＳゲート電圧ＶＷＥＧが基準電圧Ｖｓｓより高い“ＶＢＬＤ１”レベルに変化している。この時点でワード線ＷＬの電位は接地電位（＝０Ｖ）なので（図２９（Ｇ））、セル電流Ｉcellは流れない（図２９（Ｌ））。また、この時点で入力データＤINを非活性（＝Ｖｄｄ）としているため（図２９（Ｍ））、読み出しも行われない。
時間Ｔ１にて、プリチャージ信号ＰＲＥを“Ｌ”に遷移させてプリチャージをオフする（図２９（Ｆ））。これによりビット線ＢＬ、共通ビット線ＣＢＬの電位がフローティングとなる。
時間Ｔ１でほぼ同時に、ワード線ＷＬ電位を立ち上げる（図２９（Ｇ））。この時点では消去が開始されていないため、プレート電圧ＶＰＬＡＴＥにプリチャージされたビット線ＢＬ電位がフローティング“Ｌ”状態のまま変化しないため(図２９（Ｄ）と（Ｋ）)、セル電流Ｉcellは流れない（図２９（Ｌ））。
また、入力データＤINは“Ｈ”（＝Ｖｄｄ）なので、仮にデータがビット線ＢＬに入力されたとしてもセル電流Ｉcellは流れない。
時間Ｔ２にて、入力データＤINを“Ｌ”に活性化する（図２９（Ｍ））。すると、図２８のＢＬドライバ１０Ａにおいて、ＰＭＯＳトランジスタＰＥがオンするため、電流パスが形成され、メモリセルＭＣに可変セル抵抗Ｒcellに応じたセル電流Ｉcell（消去電流Ｉｅ）が流れる（図２９（Ｌ））。このときのビット線ＢＬに実際に印加される電圧値は、制御ＭＯＳゲート電圧ＶＷＥＧの大きさ（ＶＢＬＤ１）に応じた値に制限され、この値を図２９（Ｌ）では符号“ＶＥ１”で表す。
時間Ｔ３にて、入力データＤINを“Ｈ”とすることで、消去基準電圧ＶＥの印加は終了する。
時間Ｔ３にて再度、プリチャージ信号ＰＲＥを活性化してプリチャージ動作を実行する（図２９（Ｆ））。そのため、ビット線ＢＬおよび共通ビット線ＣＢＬの電位がハイレベルのプレート電圧ＶＰＬＡＴＥと同等レベルに遷移する（図２９（Ｊ）,（Ｋ））。
続いて、時間Ｔ４にてプリチャージを終了するとともに、読み出しイネーブル信号ＲＤＥを“Ｈ”に活性化する。これにより図２８に示すＮＭＯＳトランジスタ７３がオンし、ヴェリファイ読み出しが開始される。このとき、図２８に示すＮＭＯＳトランジスタ７２とオペアンプ７５の作用により、ビット線ＢＬ電位はクランプ電圧ＶＣlampに制限される。クランプ電圧ＶＣlampは、メモリセルＭＣに印加されるストレスを、書き込み・消去ディスターブが発生しない程度の弱電流ストレスに制限する値に予め決められている。
このときセル電流は、図２９（Ｌ）にも記載するように、“（Ｖｄｄ−ＶＣlamp)／Ｒcell”に制限される。
この制限されたセル電流が、図２８に示すセンスノード電位ＳＡ１ＯＵＴに変換されて、この電位がセンス部７４で増幅されて読み出される。時間Ｔ５で読み出しイネーブル信号ＲＤＥを非活性に戻すと（図２９（Ａ））、１回目のヴェリファイ読み出し動作が完了する。
なお、図２９ではヴェリファイ読み出し時の電流の向きを、メモリセルの消去方向と同じとする。
これに対し、プレート電圧ＶＰＬＡＴＥを“Ｈ”に上げて、書き込み方向に電流が流れるようなヴェリファイ読み出しも可能である。
この場合、図２８において、図１８に対応するセンスアンプ７の構成を、図１９に示す構成と置き換えることで回路構成として対応可能となる。
ＳＡ出力信号ＳＡＯＵＴに基づく合否（フェイルまたはパス)の判定を、ＩＣ内のＣＰＵまたは書き込み・消去ドライバ１０内の機能として実現できる。
この判定結果を受けて、追加消去パルスを印加する場合は、再度パルス印加する。その場合の動作について説明する。
ヴェリファイ読み出しに失敗すると次の追加消去パルス電流を強くして再度、書き込み動作とヴェリファイ読み出し動作を実行する。
図２９における時間Ｔ５〜Ｔ１０は、基本的に、時間Ｔ０〜Ｔ５までの動作の繰り返しとなる。ただし、時間Ｔ６でプリチャージが終了するまえの時点で、選択信号Ｉesel１〜Ｉesel４をＩesel２の活性状態に切り替える。すると消去基準電圧ＶＥが変化し、図２９（Ｈ）に示すように、制御ＭＯＳゲート電圧ＶＷＥＧの値が“ＶＢＬＤ１”から、より大きい“ＶＢＬＤ２”に遷移する。
よって、時間Ｔ７から始まる２回目の消去動作において、そのセル電流Ｉcell（消去電流Ｉｅ）を流すためのビット線ＢＬ（共通ビット線ＣＢＬ）の電位の値が“ＶＥ１”から、より大きな“ＶＥ２”に切り替わる。
その結果、大きな消去パルス電流によって消去が実行され、その後、１回目と同様にしてヴェリファイ動作が実行される。
ここでヴェリファイ読み出しの判定をパスした場合を説明する。
ヴェリファイ読み出しの判定をパスした場合、不図示の判定回路の制御によって消去イネーブル信号ＥＲＳＥが“Ｌ”となる（図２９の時間ＴＥ）。これにより、ワード線ＷＬ、カラム選択線ＣＳＷの電位が立ち下がり、プリチャージ信号ＰＲＥが活性レベル“Ｈ”にあるため、共通ビット線ＣＢＬが“Ｌ”にプリチャージ（より正確にはディスチャージ）される。制御ＭＯＳゲート電圧ＶＷＥＧは、“ＥＲＳＥ＝Ｌ”によりＶｓｓレベルの非活性となる。
以上の動作は、消去パルスの印加回数やパルスの波高値を、ヴェリファイ読み出しの結果に応じて制御するために、必要な回数だけ繰り返される。
以上の第１〜第５の実施の形態では種々の変形が可能である。
＜６．変形例１＞
変形例１は、ＢＬドライバ配置に関する。変形例１は、第１〜第５の実施の形態の何れに対しても適用できるが、ここでは一例として、第１の実施の形態に適用した場合を説明する。
図３０は、変形例１に関わるＢＬドライバ配置を示す。図３０は、上下のメモリセルブロック（メモリサブアレイＭＳＡ）でＶＢＬＤドライバ５を共有する例である。ＶＢＬＤドライバ５そのものの構成は第１の実施の形態に関わる図５や図６と共通する。
ＶＢＬＤドライバ５の出力は、上側のメモリサブアレイＭＳＡ１に対応するＶＢＬＤ接続制御部１０Ｂに入力されるとともに、下側のメモリサブアレイＭＳＡ２に対応する他のＶＢＬＤ接続制御部１０Ｂにも入力される。ＢＬドライバ１０Ａがビット線ＢＬごとに接続されている。
ＢＬドライバ１０Ａ、ＶＢＬＤ接続制御部１０Ｂの構成は図３０のように簡単な構成でもよい。ただし、図２４等のように各種制御信号によってＢＬドライバ１０ＡやＶＢＬＤ接続制御部１０Ｂが制御されてよい。
書き込み・消去ドライバ１０は、異なる２つのメモリサブアレイＭＳＡで独自のヴェリファイ読み出し判定を行う場合、異なる駆動ゲート電圧ＶＢＬＤを同時に出力することができない。
その場合、選択信号／ＢＬＩＤＥ、／ＢＬＩＵＥにより上下のメモリサブアレイＭＳＡ１とＭＳＡ２を選択させるとよい。この場合、共通線パストランジスタＰＴが図１３に示すカラムスイッチ８の機能（サブアレイ選択）を一部担うように動作するとともに、駆動ゲート電圧ＶＢＬＤ電圧に基づくメモリセルＭＣへの印加電流・電圧の大きさの制御も実行できる。
共通線パストランジスタＰＴがカラムスイッチ８と共用できることは、変形例１に限定されず、第１〜第５の実施の形態や変形例２、３との併用も可能である。
＜７．変形例２＞
変形例２では、ＶＢＬＤドライバ５配置の他の例を示す。変形例２は、第１〜第５の実施の形態の何れに対しても適用できる。
図３１は、変形例２に関わるＢＬドライバ配置を示す。
メモリセルアレイ１（図７）を、メモリサブアレイＭＳＡに分割している。ここではメモリサブアレイＭＳＡを４×４の１６分割を例とする。
カラム方向（図３１の上下の方向）に隣接する２つのメモリサブアレイＭＳＡ間で、センスアンプ７（Ｓ.Ａと表記）の配列（ＳＡライン７Ｌ）と、ＢＬドライバ１０Ａ（例えば図２４参照）のライン（ＢＬＤＲライン１０ＡＬ）とを２段に平行配置させている。そして、１対のＳＡライン７ＬとＢＬＤＲライン１０ＡＬごとにＶＢＬＤドライバ５とＶＢＬＤ接続制御部１０Ｂ（例えば図２４参照）とを配置している。ＶＢＬＤドライバ５とＶＢＬＤ接続制御部１０Ｂの対の集合は、ＶＢＬＤＲカラム５Ｃとして、メモリセルアレイ１のカラム方向辺の一方に沿って配置している。
このドライバ配置では、ＢＬドライバを分散配置することで駆動ゲート電圧ＶＢＬＤ負荷を分散し、高速動作が可能である。また、メモリセルアレイ１の外にＶＢＬＤドライバ５等を配置することでメモリセルアレイ１のレイアウト密度を向上させることができる。メモリセルアレイ１のレイアウト密度向上は、配線負荷の低減に寄与するため、それ自体で、さらに動作速度の向上が見込める。
［発明適用の効果］
つぎに、以上の第１〜第５の実施の形態ならびに変形例１、２による効果を、比較例と対比して述べる。
図３２は比較例の説明図、図３３は本発明が適用された例の説明図である。
図３２において符号５Ｘは、メモリセルＭＣのビット線ＢＬの電源電圧そのものを制御するドライバを表す。このドライバを、ＢＬ電源ドライバ５Ｘと呼ぶ。このＢＬ電源ドライバ５Ｘは、ビット線ＢＬを電源電圧振幅で直接、充放電するドライバである点で、ＭＯＳゲート電圧を制御する、本発明が適用された上記ＶＢＬＤドライバ５とは異なることに注意を要する。
図３２では全てのビット線ＢＬとＢＬ電源線が接続した例を示しているが、実際は所定数の本数のビット線ＢＬを単位として駆動する。なお、全てのビット線ＢＬを同時に駆動してもよい。
いずれにしても、選択したビット線ＢＬ分のビット線負荷と非選択ビット線ＢＬのスイッチＭＯＳトランジスタとのとの接合容量も含めてビット線ＢＬの電位を制御する必要がある。ビット線ＢＬ自体の負荷が大きい上、高転送レートを実現するために並列動作させるビット線数を増やすとＢＬ電源線の電位を変動させるときの遅延（論理変化の待機時間）が大きくなり、結果として、高速動作が実現できなくなる。
また、図３２に示す構成では、ＢＬ電源駆動とは個別に、あるいは、重複適用してワード線ＷＬの電源電圧を制御する構成も備える。つまり、図３２は、ＢＬ電源駆動のみ適用、ＷＬ電源駆動のみ適用、両方適用を含めて示す包括的な図である。
この構成では、ＷＬドライバ４の電源電圧を細かく制御するＷＬ電源ドライバ４Ｙが設けられている。ＷＬ電源ドライバ４Ｙの制御により、書き換え印加電流の値を制御することができる。その際、ロウデコーダが選択したワード線ＷＬの負荷と、非選択ワード線ＷＬのスイッチＭＯＳトランジスタとの接合容量も含めてワード線電位を制御する必要がある。ワード線ＷＬ自体の負荷が元々大きい上、ＷＬ電源線の電位を変動させるときの遅延（論理確定のための待機時間）が大きくなり、その結果、高速動作が実現できなくなる。
以上の比較例に対し、本発明の実施の形態および変形例では、ビット線ＢＬごとに共通線パストランジスタＰＴを設け、ＶＢＬＤドライバ５が共通線パストランジスタＰＴのゲート電圧を制御する。
この制御では、負荷が大きいＢＬ電源、ＷＬ電源としては、基準電圧Ｖｓｓ、電源電圧Ｖｄｄ等の固定電源供給線を用いている。また、ＶＢＬＤドライバ５内の低インピーダンス内部配線を電圧制御または電流制御する。また、電源電圧Ｖｄｄ駆動のドライバを介して、共通線パストランジスタＰＴのゲート電圧を制御する。共通線パストランジスタＰＴのゲート負荷は、ビット線ＢＬやワード線ＷＬの負荷に比べると無視できるくらい小さい。多数の共通線パストランジスタＰＴを同時駆動する変形例２（図３１）のような場合であっても、共通線パストランジスタＰＴのゲートはドライバ（オペアンプＯＰ１,ＯＰ２）の出力で駆動する。このため、変形例２（図３１）のような場合であっても、同時制御すべき共通線パストランジスタＰＴの個数に応じてドライバ能力を調整できる。よって、共通線パストランジスタＰＴを多数、例えばメモリセルアレイ１の行方向のメモリセル数と同じだけ同時駆動しても、高速動作が可能である。
つぎに、ＷＬ駆動の変形例にも言及する。
＜８．変形例３＞
書き込み時、消去時電流を稼ぐため、アクセストランジスタＡＴのオン抵抗を下げる目的で、ＷＬ電源電圧を電源電圧Ｖｄｄ以上に昇圧する構成も可能である。
また、セル電流読出し時の非選択メモリセルリークによる誤差を低減するためにＷＬ電源電圧を基準電圧Ｖｓｓ（例えば接地電圧）未満に降圧する構成も可能である。
図３４に、図１６に示す構成と置き換え可能な、ＷＬドライバユニット４Ａの構成図を示す。
図３４に示すＷＬドライバユニット４Ａは、電源電圧Ｖｄｄ〜Ｖｓｓ振幅の電源電圧を、ＶＰＰ（＞Ｖｄｄ）〜Ｖｓｓ振幅の第１昇圧電源電圧に変換可能な第１昇圧段４Ｂを有する。また、ＷＬドライバユニット４Ａは、第１段の昇圧電源電圧を、ＶＰＰ〜ＶＮＷＬ（＜Ｖｓｓ）のさらに大きな振幅の第２昇圧電源電圧に変換可能な第２昇圧段４Ｃを有する。
第２昇圧段４ＣのみスルーさせてＶＰＰ〜Ｖｓｓ電源電圧を出力させる、第１昇圧段４Ｂと第２昇圧段４Ｃの両方をスルーさせてＶｄｄ〜Ｖｓｓの素の電源電圧を出力させることも選択できる。その選択は、各段に設けたスルー用のインバータＩＮＶ３０,ＩＮＶ３１を活性する、しないにより制御可能である。
ＶＢＬＤドライバ５によるビット線ＢＬ駆動に補助する目的であれば、図３４に示す構成のＷＬドライバユニット４Ａも有用である。つまり、図３４に示すＷＬドライバユニット４Ａは、負荷が大きいワード線ＷＬの直接駆動であるが、その制御ステップが電源電圧レベル程度に少なくしておいて、ＶＢＬＤドライバ５による駆動ゲート電圧ＶＢＬＤの駆動と併用することも可能である。
１…メモリセルアレイ、４…ロウデコーダ、４Ａ…ＷＬドライバユニット、７…センスアンプ、８…カラムスイッチ、１０…書き込み・消去ドライバ、１０Ａ…ＢＬドライバ、１０Ｂ…ＶＢＬＤ接続制御部、１１…制御回路、１２…プレートドライバ、１０１…下部電極、１０２…絶縁体膜、１０３…導体膜、Ｒcell…可変セル抵抗、ＭＣ…メモリセル、ＢＬ…ビット線、ＣＢＬ…共通ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＡＴ…アクセストランジスタ、ＰＴ…共通線パストランジスタ

Claims (8)

  1. 第１共通線と、
    第２共通線と、
    印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタを、前記第２共通線と前記第１共通線との間に直列に接続させて各々が形成されている複数のメモリセルと、
    前記第１共通線および前記第２共通線を介して、前記複数のメモリセルを駆動する駆動回路と
    を備え、
    前記駆動回路は、
    前記第１共通線と所定電圧の供給ノードとの間に接続されたＮ型の共通線パストランジスタと、
    前記メモリセルの前記記憶素子を低抵抗状態と高抵抗状態の一方の側から他方の側に変化させるときは前記第１共通線を電流駆動し、前記記憶素子の状態を前記他方の側から前記一方の側に逆向きに変化させるときは前記第１共通線を電圧駆動する、前記共通線パストランジスタのゲートドライバ回路と、
    前記ゲートドライバ回路が前記Ｎ型の共通線パストランジスタを電流駆動するときは前記所定電圧を前記第２共通線の電圧より低い値に制御し、前記ゲートドライバ回路が前記Ｎ型の共通線パストランジスタを電圧駆動するときは前記所定電圧を前記第２共通線の電圧より高い値に制御する駆動電圧回路と、
    を有する抵抗変化型メモリデバイス。
  2. 第１共通線と、
    第２共通線と、
    印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタを、前記第２共通線と前記第１共通線との間に直列に接続させて各々が形成されている複数のメモリセルと、
    前記第１共通線および前記第２共通線を介して、前記複数のメモリセルを駆動する駆動回路と
    を備え、
    前記駆動回路は、
    前記第１共通線と所定電圧の供給ノードとの間に接続されたＰ型の共通線パストランジスタと、
    前記メモリセルの前記記憶素子を低抵抗状態と高抵抗状態の一方の側から他方の側に変化させるときは前記第１共通線を電流駆動し、前記記憶素子の状態を前記他方の側から前記一方の側に逆向きに変化させるときは前記第１共通線を電圧駆動する、前記共通線パストランジスタのゲートドライバ回路と、
    前記ゲートドライバ回路が前記Ｐ型の共通線パストランジスタを電流駆動するときは前記所定電圧を前記第２共通線の電圧より高い値に制御し、前記ゲートドライバ回路が前記Ｐ型の共通線パストランジスタを電圧駆動するときは前記所定電圧を前記第２共通線の電圧より低い値に制御する駆動電圧回路と、
    を有する抵抗変化型メモリデバイス。
  3. 前記アクセストランジスタの制御電圧を制御するアクセス線が複数設けられ、複数の前記アクセス線に、アクセス対象のメモリセル内で前記アクセストランジスタのオンとオフを制御する２値電圧駆動のアクセス制御回路が接続されている
    請求項１または２に記載の抵抗変化型メモリデバイス。
  4. 前記第１共通線ごとに前記複数のメモリセルと前記共通線パストランジスタとが接続されたメモリセルアレイのカラム構成部を、複数列配置してメモリセルアレイが形成され、
    前記第２共通線が、複数の前記カラム構成部に対し共通に接続されている
    請求項３に記載の抵抗変化型メモリデバイス。
  5. 前記カラム構成部が、前記メモリセルの並びと同じ方向内で対をなして配置され、
    対をなす２つのカラム構成部に対し、１つの前記共通線パストランジスタが共通に接続されている
    請求項４に記載の抵抗変化型メモリデバイス。
  6. 前記共通線パストランジスタは、第１共通線と、データの書き込み、消去および読み出しのためのドライバとを接続するカラムスイッチを兼ねる
    請求項１または２に記載の抵抗変化型メモリデバイス。
  7. 前記駆動回路は、前記複数のメモリセルの各メモリセルに対し、前記記憶素子を高抵抗状態と低抵抗状態の一方から他方に遷移させるときと、他方から一方に遷移させるときの各々で、前記共通線パストランジスタがオンする時間だけ持続するパルスの印加回数を、当該パルスの印加ごとに行う検証読み出しの結果に応じて制御する
    請求項１または２に記載の抵抗変化型メモリデバイス。
  8. 前記メモリセルは、
    ２つの電極間に導電性イオンの供給層と、
    当該導電性イオンの供給層に接し、前記２つの電極間の印加電圧に応じて、前記導電性イオンの供給層から前記導電性イオンが注入され、あるいは、注入された導電性イオンが前記供給層へ戻される抵抗変化層と
    を有する抵抗変化型メモリセルである
    請求項１〜７の何れか一項に記載の抵抗変化型メモリデバイス。
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