JP6857257B2 - Rram 書き込み - Google Patents

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Description

[関連出願の参照]
本出願は、2017年1月20日に出願された、米国特許仮出願第62448831号(RRAM用の電流制御リセット動作及びRRAMセット用の傾斜ビット線)に関し、優先権の利益を有する。
不揮発性メモリ(NVM:Nonvolatile Memory)は、電力が喪失した後でも情報を記憶することができるタイプのメモリデバイスである。不揮発性メモリデバイスは、読み取り専用メモリ又はランダムアクセスメモリ(RAM:Random Access Memory)とすることができ、様々な技術を使用することができる。不揮発性RAMの一つのカテゴリは、フィラメント抵抗変化ランダムアクセスメモリ(RRAM又はReRAM:Resistive Random Access Memory)セル、界面RRAMセル、磁気抵抗RAM(MRAM)セル、相変化メモリ(PCM)セル(例えば、ゲルマニウム、アンチモン、及びテルルの合金を含むカルコゲナイド)、メモリスタ素子、及びプログラマブルメタライゼーションセル(例えば、導電性ブリッジRAM(CBRAM)セル)等の技術を含む抵抗変化RAMである。RRAMセルは、その高速動作時間及び低電力性能によって、組み込み型及びスタンドアロン型の用途に有望な不揮発性メモリデバイスである。RRAMセルのセット及びリセットサイクルを繰り返しに対する長期信頼性を改善することが継続して必要とされている。
本開示は、以下に与えられる詳細な説明及び本開示の様々な実施形態についての添付の図面からより完全に理解される。
一実施形態による、RRAMセルのフィラメント構造、RRAMセルの高抵抗状態(HRS)及び低抵抗状態(LRS)の形成を示す図である。 一実施形態による、RRAMセル用の設定電圧VSETに対してビット線をパルス状にすることとビット線を傾斜状にすることとの違いを示す図である。 RRAMセルのセット及び/又はリセット動作中にビット線及び/又はソース線の電圧を制御するための傾斜制御回路を有する制御回路の一実施形態を示す図である。 セット及び/又はリセット動作中にRRAMセル内の電流を制御するための電流制限器を有する制御回路の一実施形態を示す図である。 セット動作中にRRAMセルへの傾斜電流IRAMPを制御するための電流ミラー器を有する制御回路の一実施形態を示す図である。 RRAMセルのソース線におけるリセット電流IRESETを制御するための回路の一実施形態を示す図である。 RRAMセル用のビット線におけるリセット電流IRESETを制御するための回路の一実施形態を示す図である。 リセット動作のためのソース線及びセット動作のためのビット線における電流を制御するための、電流ミラー器及び共供給源を有する回路の一実施形態を示す図である。 選択されたソース線におけるリセット電流IRESETを制御するための回路の一実施形態を示す図である。 選択されたビット線における設定電流ISETを制御するための回路の一実施形態を示す図である。 選択されたビット線におけるセット電流ISET及び選択されたソース線におけるリセット電流IRESETを制御するための回路の一実施形態を示す図である。 一実施形態による、RRAMセル内の電流制限抵抗を示す図である。 選択されたビット線及び選択されたソース線の電流を制限するためにプルダウントランジスタに結合された制御電流ミラー器を有する回路の一実施形態を示す図である。 選択されたビット線及び選択されたソース線における電流を制限するためにプルアップトランジスタに結合された制御電流ミラー器を有する回路の実施形態を示す図である。 一実施形態による、選択されたRRAMセル内の電流を制限するためにワード線に結合された制御電流ミラー器を示す図である。 本明細書に開示された実施形態によって実施することができる一実施形態による、RRAMアレイを動作させるための方法のフローダイヤグラムである。 一実施形態による、図14Aに示す方法の一動作のフローダイヤグラムである。 一実施形態による、図14Aに示す方法の一動作のフローダイヤグラムである。 一実施形態による、図14Aに示す方法の一動作のフローダイヤグラムである。
以下の説明において、例示的な実施形態の様々な態様は、他の当業者に研究の本質を伝えるために当業者によって一般的に使用されている用語を使用して説明される。しかし、本開示が記載された態様のいくつかのみを用いて実施されてもよいことは当業者に明らかであろう。説明の目的のために、例示的な実施形態の完全な理解を提供するために、特定の数、材料及び構成が説明される。しかし、本開示が特定の詳細なしで実施されてもよいことは当業者に明らかであろう。他の例では、例示的な実施形態を不明瞭にしないために、よく知られている特徴は省略又は簡略化されている。本明細書に記載の様々な実施形態はRRAMセルに関して説明されているが、他の実施形態では、これらの技術は、例えばCBRAMセル、界面RRAMセル、MRAMセル、PCMセル、又は他のプログラム可能なメタライゼーションセルを含む他のフィラメントRAM技術に使用できる。
抵抗変化ランダムアクセスメモリ(RRAM)は、不揮発性ランダムアクセスメモリの一種である。RRAM構造は、導電材料で形成された下部電極を含む。RRAM構造は、下部電極の上に配置された切り替え可能層をさらに含む。切り替え可能層に電圧が印加されると、切り替え可能層内に一つ又は複数の酸素空孔(例えば、切り替え可能フィラメント)が形成され得る。酸素空孔は、切り替え可能層を横切る導電経路を提供することができる。したがって、酸素空孔が形成されたときには、切り替え可能層は低抵抗状態になり得る。逆に、酸素空孔が破壊されたとき(例えば、リセットされたとき)、切り替え可能層は高抵抗状態になり得る。抵抗層を切り替え可能層の上に配置してもよい。
RRAM構造のメモリセル(以下、「RRAMセル」とも呼ぶ)は、ビット線とワード線との交差部又は半導体デバイスのビアの上方に形成することができる。RRAMセルは、エッチング又はプラズマプロセスを使用して形成することができる。マスキング材料は、エッチング化学物質又はプラズマに耐える抵抗層の上面の一部に塗布することができる。スイッチング層および抵抗層は、RRAMセルを形成するためにエッチング化学物質又はプラズマにさらされてもよい。エッチング又はプラズマプロセスに続いて、上部電極層を抵抗層の上に配置し、マスキング材料を上部電極層の上面の一部に塗布することができる。次に、上部電極層に第2のエッチング又はプラズマプロセスを実行して、RRAM構造の上部電極(例えばビット線)を形成することができる。RRAM構造の個々のRRAMセルを形成するために、複数のマスキング操作を実行することができるが、RRAM構造を生産及び製造するためのコストと共に製造プロセスの複雑さを増大させることとなる。更に、エッチング又はプラズマプロセスは、RRAMセルの周囲に余分な材料を残す可能性があり、セルエッジ効果を引き起こしてRRAMセルの性能及び均一性を低下させるかもしれない。
遷移金属酸化物(TMO)RRAMセルは、セルを低抵抗状態(LRS)にセットするための酸素空孔フィラメントを形成するためにデバイスに電圧を印加することによって機能する。セルを高抵抗状態(HRS)にリセットするために、反対の極性の電圧がセルを横切って印加され、酸素空孔フィラメントを破壊する。フィラメントは、フィラメント抵抗で消費される電力による熱的加熱のために、リセット動作中に溶解すると考えられる。リセット動作中に消費される電力を正確に制御して、電力がある最小閾値より上であるが、セルに損傷を与え他のデバイス特性に影響を及ぼす可能性がある値より下になるようにすることが好ましい。セルへの損傷を回避するために、セット動作中に消費される電力を正確に制御することが更に好ましい。抵抗フィラメントの高抵抗状態及び低抵抗状態における抵抗率のより均一な分布のために、RRAMアレイのRRAMセルを横切って、セット及びリセット動作中に、更にはセット及びリセットの複数サイクルに亘って電力を正確に制御することがより更に好ましい。それによって読み取り信頼性が改善される。
この電力を制限する一つの方法は、高抵抗状態へのリセット中及び/又は低抵抗状態へのセット中にRRAMセルを通る電流を制御することである。従来のリセット動作では、ビット線(BL)をVssにし、アクセストランジスタをVddにして、電圧VwriteをRRAMアレイのソース線(SL)に直接印加する。セル電流はセル抵抗(V/R)及び電力(IV又はV/R)の関数であり、電力は典型的なRRAMアレイ回路ではセルアクセストランジスタの電流容量によってのみ制限される。本明細書に示されるRRAMアレイ回路の様々な実施形態は、この電力をより正確に制御する。
いくつかの実施形態において、制御回路は、RRAMセルを通る電流を、電流制限Ilimによって設定された値(例えば、100μA又は150μA)に制限する。これは、回路の他のトランジスタ特性によるだけでなく、この電流制限によって最大電力が制御されることになる。この電流制限は正確に設定することができ、セル性能を最適化するために調整可能である。いくつかの実施形態では、電流制限は、例えば構成レジスタ、ヒューズ等を用いてプログラム可能である。いくつかの実施形態では、電流制限値は、セルの設定抵抗(又はリセット動作前の読み出し電流)の関数として設定される。電流制限は、装置パラメータ、例えばサイクル数、温度等の関数として変更することができる。電流基準及び/又はミラー回路は、セット電流制限及び/又はリセット電流制限のために共有することができる。
図1は、RRAMセルのフィラメント構造、RRAMセルの高抵抗状態、及び低抵抗状態の形成を示す。RRAMセルは特定の材料で示されているが、これは一例にすぎず、本発明の制御回路及び方法の実施形態が適用されるRRAMセルの種類を限定するものではない。図1の初期RRAMセル102では、次のようになる。図1に示すように、2つの電極104、108間のフィラメント形成領域106にはフィラメントは存在しない。上部電極104はテルルすなわちTeから作られ、下部電極108は窒化チタンすなわちTiNから作られ、フィラメント形成領域はハフニアすなわちHfOとしても知られる酸化ハフニウムから作られる。形成後、抵抗フィラメント110は、2つの電極104、108を抵抗的に接続し、ハフニアの部分組成HfO1.5からなることがわかる。公称−1.5Vにリセット(又は更なる実施形態では他のリセット電圧)された後、ジュール加熱(抵抗加熱及びオーム加熱とも呼ばれる)のために、抵抗フィラメント112は部分的に(又は完全に)溶解し、RRAMセルは、高抵抗状態すなわちHRSになる。セット及び/又はリセット動作中に電流及び/又は電圧を制御することによって電力を制御することは、損傷を制限し、RRAMセル内の抵抗フィラメント110、112、114のより均一な形成または溶解に寄与し得る。更に、電力のサージを抑制することは損傷を制限し得る。
図2は、一実施形態による、RRAMセル用の設定電圧VSETに対してビット線をパルス状にすることとビット線を傾斜(傾斜:ramp)させることとの違いを示す図である。選択されたRRAMセルへのビット線に対するパルス波形202は、所定のパルス幅又はパルス時間tPULSE、及び特定の設定電圧VSETを有する。対照的に、選択されたRRAMセルへのビット線に対する傾斜波形204、206は、波形の傾斜部分204が設定電圧VSETまで上昇する間の特定の傾斜時間tRAMPと、波形の一定部分206が傾斜アップ又は傾斜ダウンしない安定した電圧に保持される間の特定の高時間tHIGHを有する。波形の傾斜部分204の傾斜時間及び一定部分206の高時間は、パルス幅すなわちパルス時間に加算される。RRAMセルのリセットのためにソース線を立ち上げるため、同様の波形対が考えられる。いくつかの実施形態では、傾斜波形204、206は電圧制御により実現され、他の実施形態では電流制御により実現される。
現実世界のパルスは、実際には理想的ではない、すなわち数学的に完全な矩形波形ではなく、あるスケールで見たとき(例えば、信号時間よりはるかに小さいスケールに拡大してズームインするとき)、パルスは傾斜した波形のように見える。つまり、ある規模では、すべての現実世界のパルスはゼロ以外の立ち上がり時間を持つ。しかし、信号の印加時間に関連して、パルスの立ち上がり端は重要ではない期間であり、考慮から除外することができる。対照的に、本明細書に記載の実施形態による傾斜信号の間、傾斜の立ち上がりの時間は信号の印加に関して重要であり、意図的に制御される。いくつかの実施形態では、立ち上がりが信号印加の5%以上を占める信号は、短いパルスに対する傾斜と見なされる。
図3は、RRAMセルのセット及び/又はリセット動作中にビット線308及び/又はソース線310の電圧を制御するための傾斜制御回路302を有する制御回路304の実施形態を示す。傾斜制御回路302は、電圧制御または電流制御を使用して、RRAMセルのセット動作のためにセット電圧を傾斜アップするか、またはRRAMセルのリセット動作のためにリセット電圧を傾斜アップすることができる。セレクタ306は、アドレス線(図示せず)に従って、RRAMセル用のビット線308およびソース線310を選択する。
図4は、セット及び/又はリセット動作中にRRAMセル内の電流を制御するための電流制限器402を有する制御回路404の実施形態を示す。RRAMセル416の特定のRRAMセル416及び抵抗420(例えば、図1の抵抗フィラメント110、112、114)を選択するために、RRAMセル416内のアクセストランジスタ422の行のゲート端子に接続されたワード線418はアドレス復号器410によって活性化され、RRAMアレイ424内の列のビット線(BL)412及びソース線(SL)414は、セレクタ408によって制御される。セット動作は、選択されたワード線418を介してアサートすることによって実行される。アドレス復号器410、セレクタ408を介して選択されたソース線414を接地し、セレクタ408を介してビット線412にセットパルスを印加し、RRAMセル416を低抵抗状態に設定する。リセット動作は、アドレス復号器410を介して選択されたワード線418をアサートし、セレクタ408を介して選択されたビット線412を接地し、セレクタ408を介してソース線414にリセットパルスを印加し、RRAMセル416を高抵抗状態に設定する。この実施形態では、電流制限器402は、セットパルス中の電流を制御し、及び/又はリセットパルス中の電流を制御する。いくつかの変形例では、電流制限器402によって適用される電流制限を調整する電流制限調整器406がある。いくつかの変形例では、セット動作及びリセット動作に必要な電流量および電力量の差のために、ソース線414に適用される電流制限はビット線412に適用される電流制限よりも低い。
図5は、セット動作中にRRAMセルへの傾斜電流IRAMPを制御するための電流ミラー器504を有する制御回路の実施形態を示す。電流源506(又は電流シンク)は、MP1と表示されたダイオード接続MOSFET508を介して電流を引き込み、この電流は、MP2と表示されたゲート接続ミラートランジスタ510を介してミラーされる。ミラー電流は、設定パルス514のスイッチ作動トランジスタ512を介して、ビット線マルチプレクサ516、選択されたビット線412、及び選択されたRRAMセル416の抵抗420に供給される。寄生ビット線容量(CBL)502があるので、制御された電流は、式tRAMP=CBL・VSET/IRAMPに従って、傾斜時間中にビット線412を設定電圧VSETまで充電する。保持時間は、式tHOLD=tPULSE−tRAMPに従う。ここで、tPULSEは設定パルス514のパルス幅である。したがって、最大電圧で制御された電流をビット線412に印加すると、図2の下部に見られるビット線傾斜波形204、206が形成される。
図6は、RRAMセル用のソース線414内のリセット電流IRESETを制御するための回路の実施形態を示す。最大リセット電圧VRESET604からの制御電流源602がソース線414に印加され、ワード線418によって活性化されるアクセストランジスタ422を介してRRAMセルの抵抗420(すなわち抵抗フィラメント)に印加される。選択されたビット線412は接地されている(又はそうでなければ規定の電圧に保持されている)。この挙動を達成するために様々な種類の回路構成を使用することができる。
図7は、RRAMセル用のビット線におけるリセット電流IRESETを制御するための回路の実施形態を示す。このバージョンでは、リセット電圧VRESETがソース線414に印加される。制御電流源702は、RRAMセルの抵抗420からワード線によって活性化されたアクセストランジスタ422からビット線412を通してリセット電流IRESETを引き出す。この挙動を達成するために様々な種類の回路構成を使用することができる。
図8は、リセット動作のためにソース線414内及びセット動作のためにビット線412内の電流を制御するための、電流ミラー器802及び共供給源804を有する回路の実施形態を示す。電流源(またはシンク)は、M1と表示されたダイオード接続MOSFET810から制限電流ILIMを引き出す。いくつかの変形例では、出力が負入力にフィードバックされるオペアンプとして示されるユニティゲインバッファ814は、MOSFET810のゲート電圧をバッファし、M2と表示されたMOSFET818のゲートに接続して、共供給源804を形成する。限界電流をミラーする共供給源からの電流は、Hブリッジ806を介してビット線412又はソース線414に切り替えられ、それらの他方は接地されている。セット動作のために、ビット線/ソース線マルチプレクサ(BL/SL MUX)808を介して、Hブリッジ806の右下アームトランジスタ824がオンにされてソース線を接地し、一方、Hブリッジ806の左上アームトランジスタ820がオンにされて、限界電流をビット線412に供給する。リセット動作のために、ビット線/ソース線マルチプレクサ808を介して。Hブリッジ806の左下アームトランジスタ822がオンにされてビット線412を接地し、一方、Hブリッジ806の右上アームトランジスタ826がオンにされて、ソース線414に制限電流を供給する。ビット線又はソース線の静電容量による制限電流は、図2の下部に示されるような傾斜波形を生成する。図2の上部に示されているパルス状の傾斜していない波形は、非制限信号をアクティブにし、接地トランジスタ816をオンにし、いくつかの実施形態では、電流ミラー器802を無効にし、共供給源804を完全にアクティブにすることによって、生成することができる。
図8の回路の変形例は、図9A−9Cに示すように、Hブリッジ806の上側端子又は外側端子に電圧供給及び/又は電流供給を更に直接的に結合するため共供給源804なしで構成することができる。いくつかの変形例はセット動作のために電流を制限し、いくつかの変形例はリセット動作のために電流を制限し、そしていくつかの変形例は両方のために電流を制限する。いくつかの実施形態において、リセット回路はセット回路とは異なる場所に配置されてもよい。例えば、セット回路がアレイの最上部にありリセット電流制御がアレイの最下部にあってもよく、又はその逆でもよい。いくつかの実施形態では、ソース線は、図面に示されているものとは異なる向きを有することができ、例えば、ソース線は、ワード線と平行に、アレイを通って水平に走らせてもよい。回路がアレイの左側又は右側のどちらにあってもリセットのために電流が制限することができる。ソース線、ワード線、ビット線、スイッチ、電流制御、多重化等の配置及び向きに関する同様の及び更なる変形は、RRAMアレイの更なる変形例にも適用される。
図9Aは、選択されたソース線におけるリセット電流IRESETを制御するための回路の実施形態を示す。リセット電流IRESETに制限された電流源602は、Hブリッジ806の右上アームトランジスタ826に接続されている。VSET用のセット電圧源は、Hブリッジ806の左上アームトランジスタ820に接続されている。Hブリッジ806のトランジスタ820、822、824、826の動作は、図8に示すものと同様である。制御され制限されたリセット電流IRESETは、ビット線が接地されている間に、RRAMセルのリセット動作中に選択されたソース線414に切り替えられる。この回路は、図6に示す回路の変形例を実装することができる。
図9Bは、選択されたビット線におけるセット電流ISETを制御するための回路の一実施形態を示す。セット電流ISETに制限された電流源902は、Hブリッジ806の左上アームトランジスタ820に接続されている。VRESET用のリセット電圧源は、Hブリッジ806の右上アームトランジスタ826に接続されている。Hブリッジ806のトランジスタ820、822、824、826の動作は、図8に示すものと同様である。制御された制限セット電流ISETは、ソース線が接地されている間に、RRAMセルのセット動作中に選択されたビット線412に切り替えられる。
図9Cは、選択されたビット線におけるセット電流ISET及び選択されたソース線におけるリセット電流IRESETを制御するための回路の実施形態を示す。この回路は、図9A及び図9Bの回路に示されている特徴を組み合わせている。設定電流ISETに制限された電流源902は、Hブリッジ806の左上アームトランジスタ820に接続されている。リセット電流IRESETに制限された電流源602は、Hブリッジ806の右上アームトランジスタ826に接続されている。Hブリッジ806のトランジスタ820、822、824、826は、図8に示すものと同様である。制御された制限セット電流ISETは、ソース線が接地されている間に、RRAMセルのセット動作中に選択されたビット線412に切り替えられる。制御され制限されたリセット電流IRESETは、ビット線が接地されている間に、RRAMセルのリセット動作中に選択されたソース線414に切り替えられる。
図10は、一実施形態による、RRAMセル内の電流制限抵抗1002を示す。本実施形態では、RRAMセルの抵抗又は抵抗フィラメント1004を通る両方向の電流は制限されるが、セット及びリセット動作に対して別々に制御可能ではない。図示した実施形態では、RRAMセルの抵抗又は抵抗フィラメント1004はアクセストランジスタ1006のソース線側にあり、電流制限抵抗1002はアクセストランジスタ1006のビット線側にある。RRAMセルのアクセストランジスタ1006の反対側に抵抗又は抵抗フィラメント1004として描かれているが、他の実施形態では、同じ側にあってもよく、又は抵抗又は抵抗フィラメント1004は交換されてもよい。
図11は、選択されたビット線412及び選択されたソース線414内の電流を制限するためにプルダウントランジスタ822、824に結合された制御電流ミラー器1102、1104を有する回路の実施形態を示す。セット動作のために、左側制御電流ミラー器1102は、制御を介して起動され、プルダウントランジスタ822に対するゲート電圧へのリセット信号をオンにして、ビット線/ソース線マルチプレクサ808を介してプルダウントランジスタ822及び選択されたビット線412を通るミラー電流を生じさせる。この回路は、図7に示す回路の変形を実施することができる。リセット動作のために、右側制御電流ミラー器1104は、制御を介して起動され、プルダウントランジスタ824のゲート電圧へのセット信号をオンにして、ビット線/ソース線マルチプレクサ808を介してプルダウントランジスタ824及び選択されたソース線414を通るミラー電流を生じさせる。
図12は、選択されたビット線412及び選択されたソース線414内の電流を制限するためにプルアップトランジスタ820、826に結合された制御電流ミラー器1202、1204を有する回路の実施形態を示す。左側制御電流ミラー器は、制御を介して活性化され、プルアップトランジスタ820に対するゲート電圧へのセット信号(アクティブロー)をオンにして、ビット線/ソース線マルチプレクサ808を介してプルアップトランジスタ820及び選択されたビット線412を通るミラー電流を生じさせる。リセット動作のために、右側制御電流ミラー器1204は、制御を介して起動され、プルアップトランジスタ824のためのゲート電圧へのリセット信号(アクティブロー)をオンにして、ビット線/ソース線マルチプレクサ808を介してプルアップトランジスタ824及び選択されたソース線414を通るミラー電流を生じさせる。
図13は、一実施形態による、選択されたRRAMセル内の電流を制限するためにワード線1304に結合された制御電流ミラー器1302を示す。一つの変形例は、ソース線414が接地され、ビット線412がセット電圧に結合されているセット動作中に、ワード線1304上の電流ミラーリングゲート電圧をアクセストランジスタ422に印加する。これはセット動作中にRRAMセルの抵抗420を通る電流を制限する。別の変形例は、ビット線412が接地され、ソース線414がリセット電圧に結合されているリセット動作中に、ワード線1304上の電流ミラーゲート電圧をアクセストランジスタ422に印加する。これはリセット動作中にRRAMセルの抵抗420を通る電流を制限する。
図14Aは、本明細書に開示される実施形態によって実施することができる、RRAMアレイを動作させるための方法のフローダイヤグラムである。動作1402において、第1の時間間隔の間、ビット線又はソース線への電圧は上昇する。傾斜ビット線電圧の一例が図2の下部に示されている。RRAMアレイは一般に複数のビット線と複数のソース線を有し、セレクタは所与のメモリアドレスに対してそれぞれ一つをアクティブにする。RRAM回路は、傾斜パルス波形を生成するために電流制御、電流制限、又は電圧制御を使用することができる。
動作1404において、第2の時間間隔の間、ビット線又はソース線は最大電圧に保たれる。例えば、最大電圧は、セット動作又はリセット動作が選択されたRRAMセルに実行されているかどうかに応じて、セット電圧又はリセット電圧であり得る。
動作1406において、ビット線又はソース線への電圧が印加されなくなる。動作1402から1406は、RRAMアレイのためのビット線又はソース線上に、最大電圧での保持時間を有する傾斜電圧が生成される。傾斜電圧は、傾斜のないパルス波形と比較して、選択されたRRAMセルに、よりゆっくりと電流、電圧及び電力を印加し、サージを減少させる。これは、経時的にRRAMセル内の抵抗フィラメントへの損傷を減少又は除去することができ、あるいはアレイ用のRRAMセル内の抵抗のより均一な分布又はより狭い範囲の抵抗率をもたらし、読み取り信頼性を高める。
図14Bは、図14Aに示す方法の一動作のフローダイヤグラムである。動作1408において、第1の時間間隔の間、ビット線又はソース線に電流制限された電流が供給される。ビット線又はソース線に寄生容量を有する結果として、ビット線又はソース線への電流制限された電流の供給は傾斜電圧を生成する。
図14Cは、図14Aに示す方法の一動作のフローダイヤグラムである。動作1410において、第1の時間間隔の間、ビット線又はソース線に供給される電流が制御される。ビット線又はソース線上に寄生容量を有する結果として、ビット線又はソース線への制御された電流の供給は傾斜電圧を生成する。
図14Dは、図14Aに示す方法の一動作のフローダイヤグラムである。動作1412において、ビット線又はソース線に供給される電流の電流制限が調整される。製造中に、例えば基準抵抗器又は基準トランジスタをレーザトリミングすることによって調整を行うことができる。調整は、例えば制御回路へのアナログフィードバック、デジタル回路内のパラメータの更新、又はアナログとデジタルの混合のためのこれらの組み合わせ等、回路の実行中に行われ得る。
図14A〜14Dを参照して、更なる実施形態では、RRAMセルが低抵抗状態に変化したときにRRAMセルを通る最大電流を制限するために、異なる電流制限が第2の時間間隔に適用される。第1の時間間隔の間、電流は傾斜率を制御し、第2の時間間隔の間、電流制御はRRAMセルを通る電流を制限し、そしてこれらは独立に設定される。傾斜ビット線と共に他の電流制限技法を使用することができる。例えば、RRAMセルを通る電流は、傾斜ビット線パルスと組み合わせて、図13に示すようなワード線を使用する電流ミラーリング方式によって制御することができる。いくつかの変形例では、RRAMセルを流れる電流がワード線アクセストランジスタを介して制限されるので、第2の時間間隔中にビット線を流れる電流をさらに制限する必要はないであろう。
図1〜図14を参照して、MOSFET技術を使用する実施形態において様々な回路が機能的及び構造的に説明され、方法の動作が回路及び装置の実施形態を参照して説明される。他の種類のMOSFET、他の種類のFET、及び他の種類のトランジスタを有する更なる回路実施形態が、本明細書の教示に従って容易に考案されることを理解されたい。具体的には、本明細書に記載の電流ミラー、電流ミラー制御、電流制限調整、スイッチング、多重化、逆多重化、パルス生成、電圧制御、タイミング及び他の機能のための様々な回路は、変形及び更なる実施形態のために容易に開発される。本明細書に記載の一つ又は複数の実施形態からの一つ又は複数の特徴は、本明細書に記載の一つ又は複数の更なる実施形態からの一つ又は複数の特徴と容易に組み合わされる。特徴の部分集合による実施形態は容易に開発される。
要約に記載されていることを含む本開示の例示された実施形態の上記の説明は、網羅的であること、又は開示を開示された正確な形態に限定することを意図しない。本開示の特定の実施形態及びその例は例示の目的で本明細書に記載されているが、当業者には理解されるように、本開示の範囲内で様々な同等の修正が可能である。他の実施形態は、図示した実施形態とは異なる順序の層、追加の層、又はより少ない層を有することができる。
様々な動作は、本開示を理解するのに最も役立つ方法で、順番に複数の個別の動作として説明されるが、説明の順序は、これらの動作が必ずしも順序に依存することを意味すると解釈されるべきではない。特に、これらの動作は提示された順序で実行される必要はない。
本明細書で使用される「上(over)」、「上(above)」、「下(under)」、「間(between)」、および「上(on)」という用語は、他の層又は構成要素に対する1つの材料層又は構成要素の相対位置を指す。例えば、他の層の上(above)又は上(over)又は下(under)に堆積された1つの層は、他の層と直接接触していてもよく、又は一つ又は複数の介在層を有していてもよい。更に、2つの層の間に堆積された1つの層は、2つの層と直接接触していてもよく、又は一つ又は複数の介在層を有していてもよい。対照的に、第2の層の「上(on)」にある第1の層は、その第2の層と直接接触している。同様に、他に明示的に述べられていない限り、2つの特徴の間に配置された一つの特徴は、隣接する特徴と直接接触していてもよく、又は一つ又は複数の介在層を有してもよい。
「例(example)」又は「例示的(examply)」という用語は、本明細書では例、実例、又は例示として役立つことを意味するために使用される。「例」又は「例示的」として本明細書に記載された任意の態様又は設計は、他の態様又は設計よりも好ましい又は有利であると必ずしも解釈されるべきではない。むしろ、「例」又は「例示的」という用語の使用は、概念を具体的な形で提示することを意図している。本出願で使用される場合、用語「又は(or)」は、排他的な「又は」ではなく包括的な「又は」を意味することを意図している。すなわち、特に明記しない限り、又は文脈から明らかでない限り、「XはA又はBを含む」を意味する。任意の自然な包含順列を意味する。つまり、XにAが含まれているとするとXはBを含む。又はXがA及びBの両方を含む場合、「XはA又はBを含む」が前述のいずれの場合にも満たされる。更に、本出願及び添付の特許請求の範囲で使用される冠詞「a」および「an」は、他に特定されない限り、又は文脈から単数形を対象とすることが明らかでない限り、一般に「一つ又は複数」を意味すると解釈され得る。更に、用語「一実施形態(an embodiment)」又は「一実施形態(one embodiment)」、又は連続した「一実施形態(an embodiment)」又は「一実施形態(one embodiment)」の使用は、そのように記載されていない限り、同じ実施形態を意味することを意図しない。本明細書で使用される「第1」、「第2」、「第3」、「第4」等の用語は、異なる要素を区別するためのラベルとして意図され、それらの数字の指定に従って必ずしも序列的な意味を持たない。

Claims (17)

  1. 抵抗変化ランダムアクセスメモリ(RRAM:Resistive Random Access Memory)回路であって、
    一つ又は複数のソース線と一つ又は複数のビット線とを有するRRAMセルのアレイと、
    リセット動作においてRRAMセルを高抵抗状態(HRS)にリセットするためにRRAMセルの前記アレイと動作可能に結合されている制御回路と、
    前記リセット動作中に前記RRAMセルに結合されたソース線に供給される電流を制限するために、前記制御回路と動作可能に結合された電流制限器と、
    を有し、
    前記電流制限器は、前記RRAMセルのセット動作中に制御された傾斜ビット線電圧を生成するために前記ビット線に供給される電流を更に制限する、抵抗変化ランダムアクセスメモリ(RRAM)回路。
  2. 前記電流制限器の電流制限を調整するために、前記電流制限器と動作可能に結合された調整回路を更に有する、請求項1に記載のRRAM回路。
  3. 前記ソース線に供給される電流を制限するための前記電流制限器に対する第1の電流制限は、前記RRAMセルのセット動作のために前記ビット線に供給される電流を制限するための前記電流制限器に対する第2の電流制限よりも低い、請求項1に記載のRRAM回路。
  4. 前記RRAMセルは、アクセストランジスタと前記アクセストランジスタのビット線側にフィラメント構造とを有し、
    前記電流制限器は、前記アクセストランジスタのソース線側に抵抗を有する,請求項1に記載のRRAM回路。
  5. 前記電流制限器は、共供給源に結合された電流ミラー器を有し、
    前記制御回路は、前記共供給源を前記ソース線に結合するためのスイッチを有する、請求項1に記載のRRAM回路。
  6. 前記電流制限器は電流ミラー器を有し、
    前記制御回路は、前記リセット動作中に、前記RRAMセルに結合されているワード線に前記電流ミラー器を結合するための制御器を有する、請求項1に記載のRRAM回路。
  7. 抵抗変化ランダムアクセスメモリ(RRAM)セルに結合されたビット線又はソース線に印加される電圧を、第1の時間間隔の間に最小電圧値から最大電圧値まで上昇させることと、
    前記第1の時間間隔の後の第2の時間間隔の間に前記電圧を前記最大電圧値に保持することと、
    前記第2の時間間隔の後、前記電圧の印加を止めること、を含み、
    前記電圧を上昇させることは、前記第1の時間間隔の間に電流制限された電流を前記ビット線又は前記ソース線に供給すること、を含む方法。
  8. 前記電圧を上昇させることは、前記第1の時間間隔の間に前記ビット線又は前記ソース線に供給される電流を制御することを含む、請求項に記載の方法。
  9. 前記電圧を上昇させることは、前記RRAMセルのリセット動作中に前記ソース線への電流を更に制限する電流制限器を介して、前記RRAMセルのセット動作中に前記ビット線への電流を制限すること、を含む請求項に記載の方法。
  10. 前記電圧を上昇させるために前記ビット線又は前記ソース線に供給される電流の電流制限を調整すること、を更に含む請求項に記載の方法。
  11. 前記電圧を上昇させるための前記第1の時間間隔は、前記ビット線又は前記ソース線に供給される電流制限、及び前記ビット線又は前記ソース線の寄生容量に基づき、
    前記電圧を上昇させること及び前記電圧を保持することは、前記RRAMセルのフィラメント構造の抵抗を調整することである、請求項記載の方法。
  12. 抵抗変化ランダムアクセスメモリ(RRAM)回路であって、
    一つ又は複数のソース線と一つ又は複数のビット線とを有するRRAMセルのアレイと、
    セット動作においてRRAMセルを低抵抗状態(LRS)にセットし、リセット動作において前記RRAMセルを高抵抗状態(HRS)にリセットするためにRRAMセルの前記アレイに結合される制御回路と、
    前記セット動作中又は前記リセット動作中に、前記RRAMセルに結合されたビット線又はソース線に印加される電圧を上昇させるために前記制御回路に結合された傾斜制御回路と、
    を有し、
    前記傾斜制御回路は、前記セット動作又は前記リセット動作の第1の時間間隔の間に前記ビット線又は前記ソース線に供給される電流を制限するためのものであり、
    前記制御回路は、前記セット動作又は前記リセット動作の第2の時間間隔の間に、前記ビット線又は前記ソース線に印加される電圧を制限するためのものである、抵抗変化ランダムアクセスメモリ(RRAM)回路。
  13. 前記制御回路は、前記傾斜制御回路が前記セット動作又は前記リセット動作の第1の時間間隔の間に前記電圧を最大セット電圧又は最大リセット電圧に上昇させた後、前記セット動作又は前記リセット動作の第2の時間間隔の間に前記電圧を前記最大セット電圧又は前記最大リセット電圧に更に保持する請求項12に記載のRRAM回路。
  14. 電流制限器を更に有し、
    前記傾斜制御回路は、前記セット動作の第1の時間間隔の間に、前記電流制限器を介して、前記ビット線に供給される第1の電流を制御し、
    前記制御回路は、前記RRAMセルの前記リセット動作中に、前記電流制限器を介して、前記ソース線に供給される第2の電流を制御する、請求項12に記載のRRAM回路。
  15. 前記傾斜制御回路は、共供給源に結合された電流ミラー器を有し、
    前記制御回路は、前記セット動作又は前記リセット動作中に前記共供給源を前記ビット線又は前記ソース線に結合するためのスイッチを有する、請求項12に記載のRRAM回路。
  16. 前記傾斜制御回路は、共供給源に結合された電流ミラー器を有し、
    前記制御回路は、前記セット動作中に前記共供給源を前記ビット線に結合し、前記リセット動作中に前記共供給源を前記ソース線に結合するためのHブリッジを有する、請求項12に記載のRRAM回路。
  17. 前記傾斜制御回路は、電流制限調整器を有する電流制限器を有する、請求項12に記載のRRAM回路。
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