CN115762599A - 阻变式随机存取存储器电路及其操作方法 - Google Patents

阻变式随机存取存储器电路及其操作方法 Download PDF

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Abstract

本发明公开一种阻变式随机存取存储器电路及其操作方法。根据本发明的阻变式随机存取存储器(RRAM)阵列具有一条或多条源极线以及一条或多条位线。其中，控制电路在设置操作过程中将RRAM单元设置为低阻态，以及在重置操作过程中将该RRAM单元重置为高阻态。施加至位线或源极线上的电压在第一时间间隔内斜变，在第二时间间隔内保持于最大电压值，在该第二时间间隔后停止施加。

Description

阻变式随机存取存储器电路及其操作方法
本申请是申请号为201780084177.6，申请日为2017年12月19日，发明名称为“RRAM写入”的专利申请的分案申请。
相关申请的交叉引用
本申请涉及申请号为62448831，申请日为2017年1月20日，名称为“RRAM的流控重置操作以及用于RRAM设置的位线斜变”的美国临时专利申请，并要求其优先权。
技术领域
本发明涉及一种阻变式随机存取存储器(RRAM)电路和相关方法，尤其涉及一种对施加至RRAM阵列的源极线或位线上的电流进行限制或者对施加至该源极线或位线上的电压进行斜变的RRAM电路和相关方法。
背景技术
非易失性存储器是一种即使在断电后仍可存储信息的存储设备。非易失性存储(NVM)装置可以为只读存储器或随机存取存储器(RAM)，并且可采用各种技术。非易失性RAM当中的一类为阻变RAM，其所含技术例如为细丝阻变式随机存取存储(RRAM或ReRAM)单元，界面RRAM单元，磁阻式RAM(MRAM)单元，相变存储(PCM)单元(如包括锗、锑、碲合金在内的硫族化物)，忆阻存储单元以及可编程金属化单元(如导电桥接RAM(CBRAM)单元)。RRAM单元具有快速的操作时间和低功耗性能，因此在嵌入式应用和独立式应用中，成为一种前景广阔的非易失性存储装置。RRAM单元的反复设置和周期重置的长期可靠性需要持续不断地改善。
发明内容
根据本发明的一个方面，提供一种阻变式随机存取存储器(RRAM)电路，包括：
RRAM单元阵列，所述阵列具有一条或多条源极线以及一条或多条位线；
以可操作方式与所述RRAM单元阵列连接的控制电路，用于在重置操作过程中将RRAM单元重置为高阻态；以及
以可操作方式与所述控制电路连接的限流器，用于在所述重置操作过程中对施加至与所述RRAM单元连接的源极线上的电流进行限制。
根据本发明的一实施方式，所述限流器进一步用于在所述RRAM单元的设置操作过程中，对施加至位线的电流进行限制，以形成受控的斜变位线电压。
根据本发明的一实施方式，所述RRAM电路还包括：
以可操作方式与所述限流器连接的调节电路，用于调节所述限流器的电流限值。
根据本发明的一实施方式，所述限流器的用于对施加至所述源极线上的电流进行限制的第一电流限值小于所述限流器的用于对在所述RRAM单元的设置操作过程中施加至位线的电流进行限制的第二电流限值。
根据本发明的一实施方式，所述RRAM单元包括存取晶体管以及位于所述存取晶体管的位线一侧的细丝结构；所述限流器包括位于所述存取晶体管的源极线一侧的电阻器。
根据本发明的一实施方式，所述限流器包括与共用源连接的电流镜；所述控制电路包括将所述共用源连接至所述源极线的开关。
根据本发明的一实施方式，所述限流器包括电流镜；
所述控制电路包括用于在所述重置操作过程中将所述电流镜连接至与所述RRAM单元连接的字线的控制器。
根据本发明的另一个方面，提供一种方法，包括：
在第一时间间隔内，使施加至与阻变式随机存取存储器(RRAM)单元连接的位线或源极线上的电压从最小电压值斜变至最大电压值，其中，所述电压用于对所述RRAM单元进行设置或重置；
在所述第一时间间隔后的第二时间间隔内，将所述电压保持于所述最大电压值；以及
在所述第二时间间隔后，停止施加所述电压。
根据本发明的一实施方式，使所述电压斜变包括：在所述第一时间间隔内，向所述位线或所述源极线施加限流电流。
根据本发明的一实施方式，使所述电压斜变包括：在所述第一时间间隔内，对施加至所述位线或所述源极线上的电流进行控制。
根据本发明的一实施方式，使所述电压斜变包括：通过限流器在所述RRAM单元的设置操作过程中对流向所述位线的电流进行限制，所述限流器进一步用于在所述RRAM单元的重置操作过程中对流向所述源极线的电流进行限制。
根据本发明的一实施方式，所述方法进一步包括：对施加至所述位线或所述源极线上的用于使所述电压斜变的电流限值进行调节。
根据本发明的一实施方式，用于使所述电压斜变的所述第一时间间隔是基于施加至所述位线或所述源极线上的电流限值以及所述位线或所述源极线的寄生电容；
通过使所述电压斜变以及通过保持所述电压来调节所述RRAM单元的细丝结构的电阻。
根据本发明的另一个方面，提供一种阻变式随机存取存储器(RRAM)电路，包括：
RRAM单元阵列，所述阵列具有一条或多条源极线以及一条或多条位线；
与所述RRAM单元阵列连接的控制电路，用于在设置操作过程中将RRAM单元设置为低阻态以及在重置操作过程中将所述RRAM单元重置为高阻态；以及
与所述控制电路连接的斜变控制电路，用于在所述设置操作过程中或所述重置操作过程中，使施加至与所述RRAM单元连接的位线或源极线上的电压斜变。
根据本发明的一实施方式，所述控制电路还用于在所述斜变控制电路在所述设置操作过程中或所述重置操作过程中的第一时间间隔内将所述电压斜变至最大设置电压或最大重置电压后，在所述设置操作过程中或所述重置操作过程中的第二时间间隔内，将所述电压保持为所述最大设置电压或所述最大重置电压。
根据本发明的一实施方式，所述斜变控制电路用于对在所述设置操作过程中或所述重置操作过程中的第一时间间隔内施加至所述位线或所述源极线上的电流进行限制；
所述控制电路用于对在所述设置操作过程中或所述重置操作过程中的第二时间间隔内施加至所述位线或所述源极线上的所述电压进行限制。
根据本发明的一实施方式，所述RRAM电路还包括：
限流器；
其中，所述斜变控制电路用于通过所述限流器对在所述设置操作过程中的第一时间间隔内施加至所述位线上的第一电流进行控制，
所述控制电路用于通过所述限流器对在所述RRAM单元的所述重置操作过程中施加至所述源极线上的第二电流进行控制。
根据本发明的一实施方式，所述斜变控制电路包括与共用源连接的电流镜；
所述控制电路包括用于在所述设置操作过程中或所述重置操作过程中将所述共用源连接至所述位线或所述源极线的开关。
根据本发明的一实施方式，所述斜变控制电路包括与共用源连接的电流镜；
所述控制电路包括用于在所述设置操作过程中将所述共用源连接至所述位线以及在所述重置操作过程中将所述共用源连接至所述源极线的H桥接器。
根据本发明的一实施方式，所述斜变控制电路包括具有电流限值调节器的限流器。
附图说明
通过以下给出的详细描述和本发明各实施方式附图，可以更加全面地理解本发明。
图1所示为根据一种实施方式的RRAM单元的细丝路径结构(filament structure)以及RRAM单元的高阻态(HRS)和低阻态(LRS)的形成。
图2所示为根据一种实施方式的用于向RRAM单元施加设置电压VSET的脉冲位线电压和斜变位线电压之间的差异。
图3所示为具有用于在RRAM单元设置和/或重置操作过程中控制位线和/或源极线电压的斜变控制电路的控制电路实施方式。
图4所示为具有用于在设置和/或重置操作过程中控制RRAM单元电流的限流器的控制电路实施方式。
图5所示为具有用于在RRAM单元设置操作中控制斜变电流IRAMP的电流镜的控制电路实施方式。
图6所示为对RRAM单元的源极线的重置电流IRESET进行控制的电路实施方式。
图7所示为对RRAM单元的位线的重置电流IRESET进行控制的电路实施方式。
图8所示为具有用于控制重置操作中的源极线的电流和设置操作中的位线的电流的电流镜和共用源的电路实施方式。
图9A所示为用于控制所选源极线的重置电流IRESET的电路实施方式。
图9B所示为用于控制所选位线的设置电流ISET的电路实施方式。
图9C所示为用于控制所选位线的设置电流ISET和所选源极线的重置电流IRESET的电路实施方式。
图10所示为根据一种实施方式的RRAM单元的限流电阻器。
图11所示为具有受控电流镜的电路实施方式，该电流镜连接有用于对所选位线和所选源极线的电流进行限流的下拉晶体管。
图12所示为具有受控电流镜的电路实施方式，该电流镜连接有用于对所选位线和所选源极线的电流进行限流的上拉晶体管。
图13所示为一种实施方式中连于用于对所选RRAM单元进行限流的字线的受控电流镜。
图14A为根据一种实施方式的RRAM阵列操作方法的流程图，该方法可由本申请中公开的各实施方式实施。
图14B为根据一种实施方式的图14A所示方法的动作流程图。
图14C为根据一种实施方式的图14A所示方法的动作流程图。
图14D为根据一种实施方式的图14A所示方法的动作流程图。
具体实施方式
下文中，将以本领域技术人员的通用术语，对各说明性实施方式的各个方面进行描述，以将其工作实质传达给本领域的其他技术人员。然而，对于本领域技术人员而容易理解的是，本发明可仅以以下所描述的各个方面当中的一部分进行实施。为了使这些说明性实施方式能够被彻底理解，文中给出了用于解释目的的具体数字，材料和构造。然而，对于本领域技术人员而言容易理解的是，本发明在没有这些具体细节的情况下仍可实施。此外，为了避免模糊各说明性实施方式的描述焦点，文中省略了对本领域熟知特征的描述，或者仅对其进行简单描述。虽然本申请描述的各实施方式针对RRAM单元，但是在其他实施方式中，这些技术也可用于例如包括CBRAM单元、界面RRAM单元、MRAM单元、PCM单元或其他可编程金属化单元在内的其他细丝RAM技术。
阻变式随机存取存储器(RRAM)为一种非易失性随机存取存储器。RRAM结构包括由导电材料形成的底部电极。该RRAM结构还包括设于所述底部电极上方的切换层。当该切换层上施加电压时，将在切换层中形成一个或多个氧空位(如可切换细丝路径)。这些氧空位可形成导通所述切换层的导电路径。因此，当形成氧空位时，所述切换层可处于低阻态。相反，当氧空位被破坏(如重置)时，该切换层可处于高电阻状态。所述切换层上方可设置阻变层。
RRAM结构的存储单元(以下也称“RRAM单元”)可形成于半导体器件的位线与字线交叉处或过孔的上方。RRAM单元可通过蚀刻或等离子体工艺形成。阻变层的上表面的一部分上可施加能够抵抗蚀刻化学物质或等离子体的掩模材料。切换层和阻变层可暴露于所述蚀刻化学物质或等离子体中，以形成RRAM单元。在蚀刻或等离子体工艺后，阻变层上方可设置顶部电极层，然后可在顶部电极层上表面的一部分上施加掩模材料。随后，可在顶部电极层上再次实施蚀刻或等离子体工艺，以形成RRAM结构的顶部电极(如位线)。为了形成RRAM结构的各RRAM单元，可能需要实施多次掩模操作，从而增加了RRAM结构的生产和制造成本，并增加了制造工艺的复杂性。此外，蚀刻或等离子体工艺可能会在RRAM单元周围留下富余材料，从而导致可降低RRAM单元性能和均一性的存储单元边缘效应。
过渡金属氧化物(TMO)RRAM单元的工作原理在于：通过在存储单元上施加电压而形成氧空位细丝路径，从而将存储单元设置至低阻态(LRS)；通过在存储单元上施加相反电压以破坏氧空位细丝路径，从而将存储单元重置为高阻态(HRS)。据认为，细丝路径在重置操作中消融的原因在于细丝路径电阻的功耗所导致的加热效应。人们希望对重置操作中的功耗进行精确控制，以使得其高于某个最低阈值，并同时低于可能导致存储单元损坏的值，以防止对存储单元的其他特性造成影响。人们还希望对设置操作中的功耗进行精确控制，以防止造成存储单元的损坏。人们进一步希望对设置和重置操作中的功率进行精确控制，以使得RRAM阵列中的RRAM单元的高阻态和低阻态在多次设置和重置过程中实现更为均匀的电阻率分布，从而提高读取可靠性。
限制功率的一种方法为对高阻态重置和/或低阻态设置过程中的RRAM单元内的电流进行控制。在现有的重置操作中，在位线(BL)和存取晶体管分别处于Vss和Vdd的状态下，将电压Vwrite直接施加至RRAM阵列的源极线(SL)。在典型RRAM阵列电路中，存储单元电流取决于存储单元电阻(V/R)及功率(IV或V2/R)，而功率仅受存储单元存取晶体管电流能力的限制。本申请所示的各种RRAM阵列电路实施方式可实现更为精确的功率控制。
在一些实施方式中，由控制电路将RRAM单元内的电流限制至电流限值Ilim(如100μA或150μA)设定的值，从而使得最大功率受该电流限值的控制，而非仅受电路中的其他晶体管特性的控制。该电流限值可精确设置，并可调节，以优化存储单元性能。在一些实施方式中，所述电流限值可例如通过配置寄存器、熔丝等进行编程。在一些实施方式中，该电流限值设置为随存储单元的设置电阻(或重置操作前的读取电流)而变，从而使得该电流限值可随循环次数、温度等的存储单元参数而变。其中，在对设置电流和/或重置电流进行限制时，可共用参考电流和/或镜像电路。
图1所示为RRAM单元的细丝路径结构以及RRAM单元的高阻态和低阻态的形成。虽然图中以具体材料对RRAM单元进行了图示，但该图示仅应视为一种示例，并不对本控制电路和方法实施方式所应用的RRAM单元类型构成限制。在图1所示的RRAM单元102的最初状态下，两个电极104，108之间的细丝路径形成区域106内，并不存在任何细丝路径。其中，顶部电极104由碲(Te)形成，底部电极108由氮化钛(TiN)形成，细丝路径形成区域由二氧化铪(也称氧化铪，HfO2)形成。在形成细丝路径后，可发现连接所述两电极104，108的电阻性细丝路径，而且由氧化铪的部分组成——HfO1.5构成。当施加标称-1.5V的重置电压(在其他实施方式中为其他值)时，电阻性细丝路径112因焦耳生热(也称阻性生热和欧姆生热)部分(或完全)消融，从而使得RRAM单元进入高阻态(HRS)。当施加标称1.5V的设置电压(在其他实施方式中为其他值)时，将在所述两电极104，108之间形成或重新形成电阻性细丝路径114，从而使RRAM单元进入低阻态(LRS)。通过在所述设置和/或重置操作当中对电流和/或电压进行控制而实现的功率控制有助于损害的限制以及在RRAM单元内更加均匀地形成或消融电阻性细丝路径110，112，114。此外，通过对功率浪涌进行控制，也可实现限制损害的目的。
图2所示为根据一种实施方式的用于向RRAM单元施加设置电压VSET的脉冲位线电压和斜变位线电压之间的差异。在选定RRAM单元上施加的位线脉冲波形202具有给定脉冲宽度(也称脉冲时间tPULSE)以及给定设置电压VSET。与此相对，在选定的RRAM单元上施加的位线斜变波形204，206具有与波形倾斜上升至设置电压VSET的斜变部分204对应的给定斜变时间tRAMP以及与一直稳定保持于给定设置电压VSET而不发生上倾或下倾斜变的波形电平部分206对应的给定高电平时间tHIGH。其中，该波形的斜变部分204的斜变时间与电平部分206的高电平时间相加后等于上述脉冲宽度(脉冲时间)。对于RRAM单元的重置，也可设想类似的一对用于源极线倾斜上升的电压波形。在一些实施方式中，斜变波形204，206通过电压控制实现，而在其他实施方式中，斜变波形204，206通过电流控制实现。
实际的脉冲并不真正具有理想波形，即数学意义上的完美矩形波形，而且当在某些尺度下(例如在上升时放大至比信号时间小得多的尺度)观察时，脉冲可能看起来类似于斜变波形。也就是说，在某些尺度下，所有实际脉冲的上升时间均不为零。然而，当在信号施加时间的背景下考虑时，脉冲的前沿时间并不十分显著，而且可以忽略。与此相反，对于本申请所述实施方式中的斜变信号而言，与信号施加时间相比，斜变上升时间较为显著，而且是故意设置的受控量。在一些实施方式中，对于短脉冲而言，上升时间占信号施加时间5％或5％以上的信号视为斜变信号。
图3所示为具有斜变控制电路302的控制电路304的实施方式，以用于在RRAM单元设置和/或重置操作过程中控制位线308和/或源极线310电压。斜变控制电路302可通过电压控制或电流控制实现用于RRAM单元设置操作所使用的设置电压的斜升，或者实现用于RRAM单元重置操作所使用的重置电压的斜升。其中，由选择器306根据地址线(未图示)对RRAM单元的位线308和源极线310进行选择。
图4所示为具有用于在设置和/或重置操作过程中控制RRAM单元电流的限流器402的控制电路404的实施方式。其中，在选择具体RRAM单元416及RRAM单元416电阻器420时(如图1的电阻性细丝路径110，112，114)，先由地址解码器410启动与RRAM单元416内相应一行存取晶体管422栅极端相连接的字线418，然后由选择器408对RRAM阵列424内相应列的位线(BL)412和源极线(SL)414进行控制。设置操作通过如下方式实施：由地址解码器410启动所选的字线418；由选择器408将所选源极线414接地；由选择器408向位线412施加设置脉冲，从而将RRAM单元416设为低阻态。重置操作通过如下方式实施：由地址解码器410启动所选字线418；由选择器408将所选位线412接地；由选择器408向源极线414施加重置脉冲，从而将RRAM单元416重置为高阻态。在本实施方式中，限流器402在设置脉冲期间进行电流控制，并且/或者在重置脉冲期间进行电流控制。在某些实施方式中，还设置用于对限流器402所施加的电流限值进行调节的限流电流调节器406。由于设置操作和重置操作所需的电流大小和功率不同，因此在某些实施方式中，施加至源极线414的电流限值小于施加至位线412的电流限值。
图5所示为具有用于在RRAM单元设置操作中控制斜变电流IRAMP的电流镜504的控制电路实施方式。其中，电流源506(或电流吸收器)通过二极管连接的MOSFET 508(图中标为MP1)拉升电流，而且通过栅极连接的镜像晶体管510(图中标为MP2)生成该电流的镜像电流。该镜像电流通过由设置脉冲514进行开关控制的晶体管512提供至位线多路复用器516、所选位线412以及所选RRAM单元416的电阻器420。在寄生位线电容(CBL)502的作用下，受控电流在斜变时间段内，根据tRAMP＝CBLVSET/IRAMP这一公式，将位线412充电至设置电压VSET。保持时间由tHOLD＝tPULSE-tRAMP这一公式表示，其中，tPULSE为设置脉冲514的脉冲宽度。如此以具有最大电压的受控电流施加至位线412而形成的位线斜变波形204，206见图2的下半部分。
图6所示为对RRAM单元的源极线414的重置电流IRESET进行控制的电路实施方式。其中，自最大重置电压VRESET604的受控电流602被施加至源极线414，并通过由字线418启动的存取晶体管422被施加至RRAM单元的电阻器420(即电阻性细丝路径)。所选位线412接地(或者通过其他方式保持于预定电压)。这一方式可通过各种电路结构实现。
图7所示为对RRAM单元的位线的重置电流IRESET进行控制的电路实施方式。在该实施方式中，重置电压VRESET被施加至源极线414。受控电流源702通过位线412，从RRAM单元的电阻器420、由字线418启动的存取晶体管422以及源极线414引出重置电流IRESET。这一方式可通过各种电路结构实现。
图8所示为具有用于控制重置操作中的源极线414的电流和设置操作中的位线412的电流的电流镜802和共用源804的电路实施方式。其中，电流源(或电流吸收器)从二极管连接的MOSFET 810(图中标为M1)中引出电流限值ILIM。在某些实施方式中，单位增益缓冲器814(图示为将输出反馈至反相输入端的运算放大器)对MOSFET 810的栅极电压进行缓冲，并连接至MOSFET 818(图中标为M2)的栅极，从而形成共用源804。共用源输出的电流为限流电流的镜像电流，并通过H桥接器(H bridge)806切换至位线412或源极线414，这两者当中的另一者接地。在设置操作中，H桥接器806的右下臂晶体管824导通，以将源极线接地；与此同时，H桥接器806的左上臂晶体管820导通，从而将限流电流通过位线/源极线多路复用器(BL/SL MUX)808供应至位线412。在重置操作中，H桥接器806的左下臂晶体管822导通，以将位线412接地；与此同时，H桥接器806的右上臂晶体管826导通，从而将限流电流通过位线/源极线多路复用器808供应至源极线414。通过限流电流和位线或源极线的电容形成的斜变波形例如见图2下半部。在一些实施方式中，通过启动不限流信号并导通接地晶体管816，可使电流镜802失效，并完全启动共用源804，从而形成图2上半部的无斜变脉冲波形。
如图9A～图9C所示，图8电路可变形为不带共用源804的形式，以更加直接地将电压源和/或电流源连接至H桥接器806的上方或外侧末端。其中，既可针对设置操作的限流电流进行此等的变形，也可针对重置操作的限流电流进行此等的变形，还可同时针对以上两者进行此等的变形。在一些实施方式中，重置电路可与设置电路设于不同的位置。举例而言，重置电流控制电路可设置于阵列底部，而设置电路设置于阵列顶部，反之亦然。在一些实施方式中，源极线可具有与图示不同的走向。例如，源极线可在阵列中平行于字线水平走线。此外，重置限流电流的电路既可位于阵列左侧，也可位于阵列右侧。在RRAM阵列的变形实施方式中，源极线、字线、位线，切换元件、电流控制元件、多路复用元件等部件的布局和取向还可采用其他类似变形形式。
图9A所示为用于控制所选源极线的重置电流IRESET的电路实施方式。其中，H桥接器806的右上臂晶体管826连接限流为重置电流IRESET的电流源602。H桥接器806的左上臂晶体管820连接为VSET的设置电压源。H桥接器806的晶体管820，822，824，826的操作方式与图8所示类似。在RRAM单元的重置操作过程中，受控的限流重置电流IRESET切换至所选的源极线414，而位线接地。该电路可作为图6所示电路的一种变形实施方式。
图9B所示为用于控制所选位线设置电流ISET的电路实施方式。其中，H桥接器806的左上臂晶体管820连接限流为设置电流ISET的电流源902。H桥接器806的右上臂晶体管826连接为VRESET的重置电压源。H桥接器806的晶体管820，822，824，826的操作方式与图8所示类似。在RRAM单元得设置操作过程中，受控的限流设置电流ISET切换至位线412，而源极线接地。
图9C所示为用于控制所选位线的设置电流IRESET和所选源极线的重置电流IRESET的电路实施方式。该电路融合了图9A和图9B所示电路的特征。其中，H桥接器806的左上臂晶体管820连接限制为设置电流ISET的电流源902。H桥接器806的右上臂晶体管826连接限制为重置电流IRESET的电流源602。H桥接器806的晶体管820，822，824，826的操作方式与图8所示类似。在RRAM单元的设置操作过程中，受控的限流设置电流ISET切换至位线412，而源极线接地。在RRAM单元重置操作过程中。受控的限流重置电流IRESET切换至源极线414，而位线接地。
图10所示为一种实施方式的RRAM单元的限流电阻器1002。在本实施方式中，流经RRAM单元的电阻器(电阻性细丝路径)1004的双向电流均限流，但不能针对设置和重置操作分别单独控制。在图示实施方式中，RRAM单元的电阻器(电阻性细丝路径)1004位于存取晶体管1006的源极线一侧，而限流电阻器1002位于存取晶体管1006的位线一侧。虽然图中将限流电阻器1002示为位于RRAM单元的存取晶体管1006的与电阻器(电阻性细丝路径)1004相反的一侧，但是在其他实施方式中，两者也可位于同一侧，或者两者位置互换。
图11所示为具有受控电流镜1102，1104的电路实施方式，该电流镜连接有用于对所选位线412和所选源极线414的电流进行限流的下拉晶体管822，824。在设置操作时，左侧受控电流镜1102在控制下启动，以导通下拉晶体管822栅极电压的重置信号，从而使得镜像电流依次流过下拉晶体管822，位线/源极线多路复用器808和所选位线412。该电路可作为图7所示电路的一种变形实施方式。在重置操作时，右侧受控电流镜1104在控制下启动，以导通下拉晶体管824栅极电压的重置信号，从而使得镜像电流依次流过下拉晶体管824，位线/源极线多路复用器808和所选源极线414。
图12所示为具有受控电流镜1202，1204的电路实施方式，该电流镜连有用于对所选位线412和所选源极线414的电流进行限流的上拉晶体管820，826。在设置操作时，左侧受控电流镜在控制下启动，以导通上拉晶体管820栅极电压的设置信号(当下低电平)，从而使得镜像电流依次流过上拉晶体管820，位线/源极线多路复用器808和所选位线412。在重置操作时，右侧受控电流镜1204在控制下启动，以导通上拉晶体管824栅极电压的重置信号(当下低电平)，从而使得镜像电流依次流过上拉晶体管824，位线/源极线多路复用器808和所选源极线414。
图13所示为根据一种实施方式的连接用于对所选RRAM单元进行限流的字线1304的受控电流镜1302。在一种方案中，设置操作时，源极线414接地且位线412连接设置电压，并同时施加将字线1304的栅极电压镜像至存取晶体管422的电流，从而实现对设置操作过程中流经RRAM单元电阻器420的电流进行限制。在另一方案中，重置操作时，位线412接地且源极线414连接重置电压，并同时施加将字线1304的栅极电压镜像至存取晶体管422的电流，从而实现对重置操作中流经RRAM单元电阻器420的电流进行限制。
图14A为RRAM阵列操作方法的流程图，该方法可由本申请中公开的各实施方式实施。在动作1402中，位线或源极线的电压在第一时间间隔内进行斜变。斜变位线电压的一例见图2的下半部分。RRAM阵列通常具有多条位线和多条源极线，对于每一给定存储器地址，选择器激活上述当中的一条。RRAM电路可通过电流控制、限流或电压控制产生斜变脉冲波形。
在动作1404中，位线或源极线在第二时间间隔内保持最大电压。举例而言，根据当前针对所选RRAM单元实施的是设置操作或重置操作，所述最大电压可以为设置电压或重置电压。
在动作1406中，停止向位线或源极线施加电压。动作1402～1406在RRAM阵列的位线或源极线上形成的斜变电压在一定时间内保持最大电压。与不存在斜变的脉冲波形相比，斜变电压以更加渐进的方式向所选RRAM单元施加电流、电压和功率，从而减小浪涌。如此，可降低或消除RRAM单元电阻性细丝路径随时间的损坏，或者在RRAM阵列的RRAM单元中实现更为均匀的电阻率分布或范围更窄的电阻率分布，从而提高读取可靠性。
图14B为图14A所示方法中的一个动作的流程图。在动作1408中，在所述第一时间间隔内，向位线或源极线施加受限电流。由于位线或源极线上存在寄生电容，因此位线或源极线上施加的受限电流产生斜变电压。
图14C为图14A所示方法中的一个动作的流程图。在动作1410中，在所述第一时间间隔内，对位线或源极线上施加的电流进行控制。由于位线或源极线上存在寄生电容，因此对位线或源极线上施加受控电流会产生斜变电压。
图14D为图14A所示方法中的一个动作的流程图。在动作1412中，对位线或源极线上施加的电流限值进行调节。该调节可例如在制造过程中对基准电阻器或基准晶体管进行激光处理的方式实现。该调节也可在电路运行过程中例如通过如下方式完成：向控制电路施加模拟反馈、更新数字电路的参数或者对于模拟和数字混合电路，结合使用上述两种方式等等。
参考图14A～图14D，在另一实施方式中，在RRAM单元转变至低阻态的第二时间间隔内，通过向RRAM单元施加不同的限流电流，对流经RRAM单元的最大电流进行限制。第一时间间隔内的电流对斜变率进行控制，而第二时间间隔内的电流控制对流经RRAM单元的电流进行限制，而且此两控制相互独立，互不相干。其他限流技术也可与上述位线斜变结合使用。例如，采用图13所示字线的电流镜像方案可与斜变位线脉冲相结合，以对流经RRAM单元电流进行控制。在某些实施方式中，由于流经RRAM单元的电流将受到字线存取晶体管的限制，因此还不需在第二时间间隔内对流经位线的电流进行进一步的限制。
虽然以上参考图1～图14在功能和结构上对采用MOSFET技术的实施方式中的各种电路进行了描述，并且参考电路和装置实施方式对方法中的动作进行了说明，但是应该理解的是，在本申请技术内容的范围内，还可容易地想到采用其他类型MOSFET、其他类型FET以及其他类型晶体管的其他电路实施方式。具体而言，本申请中描述的用于电流镜，电流镜控制，电流限值调节，切换，多路复用，解多路复用，脉冲生成，电压控制，定时和其他功能的各种电路易于针对变形实施方式或其他实施方式进行拓展。本申请中描述的一个或多个实施方式的一个或多个技术特征易于与本申请中描述的一个或多个其他实施方式的一个或多个技术特征相结合，从而易于拓展出具有各种技术特征子集的实施方式。
以上对本发明图示实施方式的描述(包括摘要中的描述内容)并不旨在穷举，或将本发明确切限制于所公开的各形式。虽然本申请出于说明目的描述了本发明的具体实施方式和实施例，但正如相关领域技术人员可认识到的一样，在本发明的范围内，还可进行各种等同修改。其他实施方式可具有与图示实施方式排列顺序不同的层，或者在图示实施方式的基础上对层数进行增减。
虽然以上为了以最有助于理解本发明的方式描述各项操作而将这些操作描述为多个独立的操作，但是该描述顺序不应被理解为暗示这些操作必然有依赖顺序。具体而言，这些操作无需一定以描述的顺序实施。
本申请中，使用“之上”、“上方”、“下”、“之间”以及“上”这些词语指示一个材料层或部件与其他层或部件的相对位置。举例而言，当将一个层描述为沉积于另一层“上方”、“之上”或“下”时，表示该层既可与所述另一层直接接触，也可由一个或多个中间层将两者隔开。此外，当将一个层描述为沉积于两个层“之间”时，表示该层既可与所述两个层直接接触，也可由一个或多个中间层隔开。与此相反地，当将第一层描述为处于第二层“上”时，表示其与该第二层直接接触。类似地，除非另有明确说明，当将一个构件描述为沉积于两个层“之间”时，表示该构件既可与所述各相邻构件直接接触，也可由一个或多个中间层隔开。
本申请中，“例”或“例示”两词用于表示作为示例，实例或例证。本申请中，描述为“例”或“例示”的任何方面或设计并不一定应理解为比其他方面或设计优选或更具优势。相反地，使用“例”或“例示”两词的目的在于以具体方式陈述概念。本申请中，“或”一词旨在表示包含意义上的“或”，而非排除意义上的“或”。也就是说，除非另有说明或从上下文中可明确看出，“X包括A或B”旨在表示自然的包容性排列组合方式当中的任何一种。也就是说，如果：“X包括A”；“X包括B”；或X同时包括A和B，则“X包括A或B”在上述任何一种情形下均得到满足。此外，本申请和权利要求书中的冠词“一”或“一个”可一般理解为“一个或多个”，除非另外明确指明，或从上下文中可明确看出为单个。另外，文中使用的“实施方式”或“一种实施方式”并不旨在表示同一实施方式，除非本身描述为具有此意。本申请中，“第一”，“第二”，“第三”，“第四”等词旨在用作区分不同元件的标记，并不一定具有其数字部分表示的序数含义。

Claims (27)

1.一种阻变式随机存取存储器(RRAM)电路，其特征在于，包括：
RRAM单元阵列，所述阵列具有一条或多条源极线以及一条或多条位线；
与所述RRAM单元阵列连接的控制电路，用于在设置操作过程中将所述RRAM单元阵列中的一RRAM单元设置为低阻态以及在重置操作过程中将所述RRAM单元重置为高阻态；
与所述控制电路连接的斜变控制电路，用于在所述设置操作过程中或所述重置操作过程中，使施加至与所述RRAM单元连接的位线或源极线上的电压斜变；
限流器；以及
以可操作方式与所述限流器连接的调节电路，用于调节所述限流器的电流限值，
其中，所述调节电路用于调节施加至所述位线或所述源极线的第一电流的第一限值以使所述电压斜变，以及用于调节施加至所述源极线的第二电流的第二限值，其中，所述第二电流限值小于施加至所述位线的所述第一电流的所述第一电流限值，
其中，所述斜变控制电路用于：在所述RRAM单元的所述设置操作过程中的第一时间间隔内，经所述限流器将所述第一电流施加至所述位线；以及在所述RRAM单元的所述重置操作过程中的第一时间间隔内，经所述限流器将所述第二电流施加至所述源极线。
2.如权利要求1所述的RRAM电路，其特征在于：
所述RRAM单元包括存取晶体管以及位于所述存取晶体管的位线一侧的细丝结构；
所述限流器包括位于所述存取晶体管的源极线一侧的电阻器。
3.如权利要求1所述的RRAM电路，其特征在于：
所述RRAM单元包括存取晶体管以及位于所述存取晶体管的源极线一侧的细丝结构；
所述限流器包括位于所述存取晶体管的位线一侧的电阻器。
4.如权利要求1所述的RRAM电路，其特征在于：
所述限流器包括与共用源连接的电流镜；
所述控制电路包括将所述共用源连接至所述源极线的开关。
5.如权利要求1所述的RRAM电路，其特征在于：
所述限流器包括电流镜；
所述控制电路包括控制器，所述控制器用于在所述重置操作过程中将所述电流镜连接至与所述RRAM单元连接的字线。
6.如权利要求1所述的RRAM电路，其特征在于，所述限流器包括：
所第一限流器，用于在所述设置操作过程中，对施加至所述位线的所述第一电流进行限制；以及
所第二限流器，用于在所述重置操作过程中，对施加至所述源极线的所述第一电流或所述第二电流进行限制。
7.如权利要求6所述的RRAM电路，其特征在于：
所述第一限流器包括连接至第二晶体管的第一晶体管；以及
所述第二限流器包括连接至第四晶体管的第三晶体管。
8.如权利要求7所述的RRAM电路，其特征在于：
所述第一限流器包括连接至所述第一晶体管的设置电压源；以及
所述第二限流器包括连接至所述第三晶体管的电流源，其中，由所述电流源提供的电流被限制为重置电流。
9.如权利要求7所述的RRAM电路，其特征在于：
所述第一限流器包括连接至所述第一晶体管的电流源，其中，由所述电流源提供的电流被限制为设置电流；以及
所述第二限流器包括连接至所述第三晶体管的重置电压源。
10.如权利要求7所述的RRAM电路，其特征在于：
所述第一限流器包括连接至所述第一晶体管的第一电流源，其中，由所述第一电流源提供的第一电流被限制为设置电流；以及
所述第二限流器包括连接至所述第三晶体管的第二电流源，其中，由所述第二电流源提供的第二电流被限制为重置电流。
11.一种阻变式随机存取存储器(RRAM)单元的操作方法，其特征在于，包括：
在第一时间间隔内，使施加至与RRAM单元连接的位线或源极线上的电压从最小电压值斜变至最大电压值，其中，所述电压用于在设置操作或重置操作中对所述RRAM单元进行设置或重置；
在所述第一时间间隔后的第二时间间隔内，将所述电压保持于所述最大电压值；
在所述第二时间间隔后，停止施加所述电压；以及
将施加至所述源极线的电流的第一电流限值调节为小于施加至所述位线的电流的第二电流限值。
12.如权利要求11所述的方法，其特征在于，使所述电压斜变包括：在所述第一时间间隔内，向所述位线或所述源极线施加限流电流。
13.如权利要求11所述的方法，其特征在于，使所述电压斜变包括：在所述第一时间间隔内，对施加至所述位线或所述源极线的电流进行控制。
14.如权利要求11所述的方法，其特征在于，使所述电压斜变包括：通过限流器在所述RRAM单元的设置操作过程中对流向所述位线的电流进行限制，所述限流器进一步用于在所述RRAM单元的重置操作过程中对流向所述源极线的电流进行限制。
15.如权利要求11所述的方法，其特征在于：
用于使所述电压斜变的所述第一时间间隔是基于施加至所述位线或所述源极线的电流限值以及所述位线或所述源极线的寄生电容；
通过使所述电压斜变以及通过保持所述电压来调节所述RRAM单元的细丝结构的电阻。
16.如权利要求11所述的方法，其特征在于，进一步包括：在所述设置操作过程或重置操作过程中的所述第二时间间隔内，对施加至所述位线或所述源极线的所述电压进行限制。
17.如权利要求11所述的方法，其特征在于，进一步包括：在所述设置操作过程或所述重置操作过程中，将共用源连接至所述位线或所述源极线。
18.如权利要求11所述的方法，其特征在于，进一步包括：在所述重置操作过程中，将电流镜连接至与所述RRAM单元连接的字线。
19.如权利要求11所述的方法，其特征在于，进一步包括：在所述设置操作过程中，将电流镜连接至与所述RRAM单元连接的字线。
20.如权利要求17所述的方法，其特征在于，进一步包括：在所述设置操作过程中，将所述共用源连接至所述位线。
21.如权利要求17所述的方法，其特征在于，进一步包括：在所述重置操作过程中，将所述共用源连接至所述源极线。
22.如权利要求11所述的方法，其特征在于，进一步包括：
在所述设置操作过程中，对流向所述位线的所述电流进行限制；以及
在所述重置操作过程中，对流向所述源极线的所述电流进行限制。
23.如权利要求11所述的方法，其特征在于，进一步包括：
将设置电压源连接至所述位线；以及
将限制为重置电流的电流源连接至所述源极线。
24.如权利要求11所述的方法，其特征在于，进一步包括：
将限制为设置电流的电流源连接至所述位线；以及
将重置电压源连接至所述源极线。
25.如权利要求11所述的方法，其特征在于，进一步包括：
将限制为设置电流的电流源连接至所述位线；以及
将限制为重置电流的电流源连接至所述源极线。
26.如权利要求11所述的方法，其特征在于，进一步包括：
在重置操作过程中，将受控电流源自最大重置电压施加至源极线，以及将所述位线接地。
27.如权利要求11所述的方法，其特征在于，进一步包括：在重置操作过程中，将重置电压施加至源极线，以及将受控电流源施加至所述位线。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116847662A (zh) 2016-11-14 2023-10-03 合肥睿科微电子有限公司 存储装置
US11164627B2 (en) 2019-01-25 2021-11-02 Micron Technology, Inc. Polarity-written cell architectures for a memory device
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
CN111986721A (zh) * 2019-05-21 2020-11-24 华为技术有限公司 存储设备与写数据的方法
TWI751537B (zh) * 2020-04-24 2022-01-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其操作方法
CN113628651B (zh) * 2020-05-06 2023-12-08 华邦电子股份有限公司 电阻式内存存储装置及其操作方法
TWI737465B (zh) 2020-08-27 2021-08-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法
EP4099327A1 (en) * 2021-06-04 2022-12-07 Commissariat à l'Energie Atomique et aux Energies Alternatives Method for programming an array of resistive memory cells
US20230037696A1 (en) * 2021-08-06 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. High-density & high-voltage-tolerable pure core memory cell
US11961558B2 (en) 2021-09-15 2024-04-16 Nxp Usa, Inc. Hidden writes in a resistive memory

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007080311A (ja) * 2005-09-12 2007-03-29 Sony Corp 記憶装置及び半導体装置
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
US7457146B2 (en) 2006-06-19 2008-11-25 Qimonda North America Corp. Memory cell programmed using a temperature controlled set pulse
CN101636792B (zh) 2007-03-13 2013-03-13 松下电器产业株式会社 电阻变化型存储器件
KR101390337B1 (ko) * 2007-09-13 2014-04-29 삼성전자주식회사 멀티-레벨 상변환 메모리 장치, 그것의 프로그램 방법,그리고 그것을 포함한 메모리 시스템
JP4720912B2 (ja) 2009-01-22 2011-07-13 ソニー株式会社 抵抗変化型メモリデバイス
JP5521850B2 (ja) * 2010-07-21 2014-06-18 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
US8861259B2 (en) * 2010-10-29 2014-10-14 Rambus Inc. Resistance change memory cell circuits and methods
WO2012067660A1 (en) 2010-11-19 2012-05-24 Hewlett-Packard Development Company, L.P. Method and circuit for switching a memristive device
JP5598338B2 (ja) * 2011-01-13 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
JP2012185870A (ja) 2011-03-03 2012-09-27 Panasonic Corp 半導体記憶装置
JP2012203962A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
CN103238214B (zh) 2011-12-02 2015-10-21 松下电器产业株式会社 交叉点型电阻变化非易失性存储装置
JP2013127826A (ja) 2011-12-16 2013-06-27 Sharp Corp 可変抵抗素子の駆動方法
KR101996020B1 (ko) 2012-02-08 2019-07-04 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
US9165644B2 (en) * 2012-05-11 2015-10-20 Axon Technologies Corporation Method of operating a resistive memory device with a ramp-up/ramp-down program/erase pulse
JP2015018590A (ja) * 2013-07-11 2015-01-29 株式会社東芝 再構成可能な回路およびそのプログラム方法
US20150070965A1 (en) * 2013-09-12 2015-03-12 Sandisk 3D Llc FET LOW CURRENT 3D ReRAM NON-VOLATILE STORAGE
US10037801B2 (en) * 2013-12-06 2018-07-31 Hefei Reliance Memory Limited 2T-1R architecture for resistive RAM
US9336881B2 (en) 2014-06-16 2016-05-10 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory device including a variable resistance layer that changes reversibly between a low resistance state and a high resistance state according to an applied electrical signal
US9343149B2 (en) 2014-07-10 2016-05-17 Micron Technology, Inc. Enhancing nucleation in phase-change memory cells
TWI688957B (zh) 2014-11-06 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法
US9548116B2 (en) * 2014-11-26 2017-01-17 Nxp Usa, Inc. Resistive memory with program verify and erase verify capability
US9437292B1 (en) * 2015-02-13 2016-09-06 Taiwan Semiconductor Manufacturing Company Limited Circuits and methods for limiting current in random access memory cells
EP3257047A4 (en) * 2015-04-15 2018-07-04 Hewlett-Packard Enterprise Development LP Resistive random access memory (rram) system
US10297318B2 (en) * 2015-06-17 2019-05-21 King Abdullah University Of Science And Technology Compensated readout of a memristor array, a memristor array readout circuit, and method of fabrication thereof
US10163503B2 (en) 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM array with current limiting element to enable efficient forming operation
US9691478B1 (en) * 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation

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