JP2007184613A - マルチビットメモリセルのメモリ要素、マルチビットメモリセル及びその動作方法 - Google Patents
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Abstract
【課題】多数抵抗状態を有する抵抗メモリ要素、抵抗メモリセル及びその動作方法、そして前記抵抗メモリ要素を適用したデータ処理システムを提供する。
【解決手段】多数抵抗状態を示す抵抗メモリセルが提供される。この抵抗メモリセルは、高抵抗状態のとき、多数レベルの電流を印加することによって、多数レベルの電流に対応する多数レベルの抵抗状態に切り換えられる。その結果、抵抗メモリセルは、多数レベルの抵抗状態及び高い抵抗状態に切り換えられ、これらの状態に応じて情報を貯蔵することができる。
【選択図】図３
【解決手段】多数抵抗状態を示す抵抗メモリセルが提供される。この抵抗メモリセルは、高抵抗状態のとき、多数レベルの電流を印加することによって、多数レベルの電流に対応する多数レベルの抵抗状態に切り換えられる。その結果、抵抗メモリセルは、多数レベルの抵抗状態及び高い抵抗状態に切り換えられ、これらの状態に応じて情報を貯蔵することができる。
【選択図】図３
Description
本発明は半導体メモリ装置に係り、より詳細にはマルチビットメモリに関する。
近年、印加された電圧パルスによって２つの抵抗状態の間で可逆的に切り換え（switching）られる特性を有する物質を用いてメモリ装置を実現する方法が紹介されている。巨大磁気抵抗（ＣＭＲ）物質が代表的であり、印加される電圧パルス（voltage pulse）条件に応じて低い抵抗状態及び高い抵抗状態の間で切り換えられる。例えば、高い抵抗状態の巨大磁気抵抗物質にプラスの電圧パルスを印加すると、低い抵抗状態に変わり、低い抵抗状態の巨大磁気抵抗物質にマイナスの電圧パルスを印加すると、高い抵抗状態に変わる。そして、多数の電圧パルスを印加すると、巨大磁気抵抗物質は段階的にその抵抗状態が変わり、反対極性の電圧パルスを印加すると、再びその抵抗が減って元の状態に戻る。これによって、最近、これを利用して１つのメモリセルに２ビット以上のデータを貯蔵することができるマルチビット（multi-bit）メモリ装置が研究されている。
このようなマルチビットメモリ装置に対する研究は最近行われており、新しい物質及び方法を用いたマルチビットメモリ装置に対する研究及び実用化は相変らず要求されている。
本発明の目的は、マルチビットメモリ装置に適する多数抵抗状態を有する抵抗メモリ要素及び抵抗メモリセルを提供することにある。
本発明の他の目的は、多数抵抗状態を有するメモリセルの動作方法を提供することにある。
本発明では、多数抵抗状態を示す抵抗メモリ要素を提供する。前記抵抗メモリ要素は二元系金属酸化物を含む。前記二元系金属酸化物は、電流を印加することによって、高い抵抗状態から前記高い抵抗状態より抵抗が低い少なくとも一つの中間抵抗状態及び前記中間抵抗状態より抵抗が低い抵抗状態に切り換えることができる。
本発明では、多数抵抗状態を示す抵抗メモリ要素を提供する。前記抵抗メモリ要素は二元系金属酸化物を含む。前記二元系金属酸化物は、電流パルスを印加することによって、第１抵抗状態から多数レベルの第２抵抗状態に切り換えられる。一方、前記電流パルスと同じ極性の電圧を印加することによって、前記多数レベルの第２抵抗状態から前記第１抵抗状態に切り換えることができる。
本発明では、抵抗メモリセルを提供する。前記抵抗メモリセルは抵抗メモリ要素と前記抵抗メモリ要素に電気的な信号を提供する２つの電極とを含む。前記抵抗メモリ要素は、第１抵抗状態と多数レベルの第２抵抗状態との間で可逆的に切り換え可能である。前記２つの電極を介して多数レベルの電流を印加することによって、抵抗メモリ要素は前記第１抵抗状態から前記多数レベル電流に対応する前記多数レベルの第２抵抗状態に切り換えることができる。
本発明では、二元系金属酸化物をメモリ要素として用いる抵抗メモリセルの動作方法を提供する。この方法では、多数レベルの電流を印加して前記二元系金属酸化物を第１抵抗状態から、前記第１抵抗状態より低い抵抗であり前記多数レベルの電流に対応する多数レベルの第２抵抗状態に切り換えられる。
本発明によると、リセット電圧、セット電流、読み出し電圧のような駆動信号が同じ極性を示すため、メモリ装置の駆動回路が簡単になり、駆動電圧を低めることができる。また、駆動信号が同じ極性を示すため、メモリ要素を選択するためにダイオードを効果的に用いられることができ、トランジスタを用いる場合と比較してメモリ装置の集積度を向上させることができる。
以上の本発明の目的、他の目的、特徴及び利点は添付した図及び実施形態を通じて容易に理解されるであろう。
本発明は、抵抗に基いて情報を貯蔵するメモリに関する。例えば、本発明は電気的な信号に応じてその抵抗状態が変わる物質をメモリ要素（memory element）として用いる。
本発明の一実施形態では、メモリ要素として二元系金属酸化物（binary metal oxide）を用いる。二元系金属酸化物を構成する金属には、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、亜鉛、アルミニウム及びマンガンなどが含まれ、特別にこられらに限定されるものではない。本実施形態に適用される二元系金属酸化物は、２進情報（binary information）またはマルチビット情報を貯蔵することができる。例えばメモリ要素が２進情報を貯蔵する場合、高い抵抗状態は論理“０”を示し、低い抵抗状態は論理“１”を示す。マルチビット情報を貯蔵する場合、他の抵抗レベルは他の論理値を示す。
本発明の一実施形態では、メモリ要素として二元系金属酸化物（binary metal oxide）を用いる。二元系金属酸化物を構成する金属には、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、亜鉛、アルミニウム及びマンガンなどが含まれ、特別にこられらに限定されるものではない。本実施形態に適用される二元系金属酸化物は、２進情報（binary information）またはマルチビット情報を貯蔵することができる。例えばメモリ要素が２進情報を貯蔵する場合、高い抵抗状態は論理“０”を示し、低い抵抗状態は論理“１”を示す。マルチビット情報を貯蔵する場合、他の抵抗レベルは他の論理値を示す。
本発明の一実施形態によると、二元系金属酸化物は、電圧バイアス方法を用いる場合、２進情報を貯蔵することができる。一方、電流バイアス方法を用いる場合、二元系金属酸化物はマルチ情報を貯蔵することができる。
本実施形態において提供する二元系金属酸化物は、適する電気的な信号を印加することによって、抵抗が高いリセット状態と抵抗が低いセット状態との間で可逆的に切り換えられる。また、リセット状態と多数レベルの抵抗状態（例えば、セット状態及びリセット状態とセット状態の間の中間抵抗状態を含む状態）との間で可逆的に切り換えられる。
例えば、セット電圧によってリセット状態からセット状態に切り換えられ（プログラム動作）、リセット電圧によってセット状態からリセット状態に切り換え（消去動作）られる。一方、電流パルスを印加することによって、二元系金属酸化物はリセット状態から中間抵抗状態及びセット状態に切り換えられる。すなわち、二元系金属酸化物は、リセット状態からリセット状態より抵抗が低い多数レベルの抵抗状態にプログラムされる。二元系金属酸化物は、多数レベルの抵抗状態からリセット電圧を印加することによって、リセット状態に切り換えられる。
図１は、電圧バイアスによる二元系金属酸化物のＩ−Ｖ曲線を示す。二元系金属酸化物として０．０５μｍ2の面積を有するニッケル酸化膜が用いられ、電流の制限値は１ｍＡに設定した。メモリセルの２つの電極は、５００Åの厚さを有するイリジウム膜で形成され、ニッケル酸化膜は２００Åの厚さを有するように形成されている。また、ニッケル酸化膜は、スパッタリング技術を用いて１０Åの厚さを有するニッケル膜を形成する工程及び酸素プラズマ処理技術を用いて前記ニッケル膜を酸化させる工程を交互に繰り返すことによって形成される。酸素プラズマ処理は、２０ワット（Ｗ）のラジオ周波数電力（radio frequency power）及び２ｓｃｃｍ（standard cubic centimeter per minute）の流量で注入される酸素ガスを用いて３０秒間実施される。図２を参照すると、印加される電圧によって２つの安定的な抵抗状態すなわちセット状態ＲＯＮとリセット状態ＲＯＦＦとの間の可逆的な切り換えが観察される。印加される電圧が増加するとき、安定的なセット状態からリセット状態への切り換えは、ほぼ０．５Ｖで生じる。リセット状態からセット状態への切り換えは、約１Ｖで生じる。ところで、電圧バイアスによる２つの安定的な抵抗状態の間の切り換えにおいて、セット電圧で電流が急激に増加するため、適切な電流制限が必要である。二元系金属酸化物は、適切なセット電圧及びリセット電圧を印加することによって、抵抗が低いセット状態及び抵抗が高いリセット状態の間の切り換えが可能となる。したがって、二元系金属酸化物は、単一ビットメモリ装置の実現を可能にする。例えば抵抗が低いセット状態は論理“１”を示し、抵抗が高いリセット状態は論理“０”を示すことができる。
セット状態及びリセット状態の間の切り換えメカニズムは、伝導性フィラメント通路（filamentary current path）の発生及び消滅に関連があると推測される。例えば、セット電圧を印加すれば、不純物状態が発生して、伝導性フィラメント通路が形成され、リセット電圧を印加すれば、あらかじめ形成された伝導性フィラメント通路が消えると推測される。
例えば、二元系金属酸化物がリセット状態ＲＯＦＦからセット状態ＲＯＮへ切り換えられる時に発生する伝導性フィラメント通路の個数、大きさまたは破裂の可否を制御することができれば、二元系金属酸化物の抵抗を多様に形成することができる。そのため、多様な大きさの抵抗を示す多数レベルのセット状態への切り換えが可能であると推測される。例えば、伝導性フィラメント通路の個数を印加された信号によって調節することができれば、マルチビットメモリ装置を実現することができる。
大きさを変化させつつ電流を印加する時に、本実施形態で提供する二元系金属酸化物は不連続的な多数レベルの抵抗状態を示す。適切な電流パルスを印加することによって、二元系金属酸化物は多数レベルの抵抗状態のうち対応する抵抗状態を示す。例えば、二元系金属酸化物は、図１を参照して説明した電圧バイアス方法でのリセット状態ＲＯＦＦとセット状態ＲＯＮとの間に少なくとも１つの中間抵抗状態を有する。よって、中間抵抗状態に対応する電流が印加される時、二元系金属酸化物は中間抵抗状態への切り換えが可能であり、リセット状態から多数レベルのセット状態への切り換えが可能である。多数レベルの電流パルスに対応して、二元系金属酸化物が多数レベルの抵抗状態に切り換えられる。
図２は多様な大きさのメモリ要素に電流の大きさを変化させつつ印加した時のメモリ要素のＩ−Ｖ曲線を概略的に示す。メモリ要素として多様な大きさ（０．０５μｍ2、０．５６μｍ2、９．６μｍ2）のニッケル酸化膜を用いている。図２で黒塗りの点は電流バイアス方法を用いた時のＩ−Ｖ曲線であり、白抜きの点は電圧バイアス方法を用いた時のＩ−Ｖ曲線である。図２を参照すると、ニッケル酸化膜の大きさにかかわらずにセット状態及びリセット状態の間の値を有する少なくとも一つの中間抵抗状態（スターマークとして表示される）が発生する。この中間抵抗状態は、図１を参照して説明した電圧バイアス方法のセット電圧以上で発生して、ある臨界電流（セット電流：Ｉｓｅｔ）以上で消滅した。臨界電流（セット電流）は、例えば０．０５μｍ2のニッケル酸化膜の場合、ほぼ０．５ｍＡである。また、０．５６μｍ2のニッケル酸化膜の場合、１ｍＡであり、９．６μｍ2のニッケル酸化膜の場合ほぼ４ｍＡである。これらから、中間抵抗状態は、ニッケル酸化膜の大きさに大きく影響を受けないことが推認される。よって、ニッケル酸化膜に臨界電流（セット電流）以下の大きさを有する電流パルスを印加すると、ニッケル酸化膜は中間抵抗状態を有することになる。
このような結果から抵抗状態の切り換えに関与する伝導性フィラメント通路の個数がメモリ要素の大きさとセット電流によって変わることが推認される。すなわち、多くのセット電流が流れるほど、そしてメモリ要素の大きさが大きくなるほど、伝導性フィラメント通路の個数が多くなる。よって、セット電流の大きさを調節することによって、伝導性フィラメント通路の個数を調節することができ、メモリ要素が所望するレベルの抵抗値を有することができる。例えばセット状態が３レベルの抵抗状態を有するとき、リセット状態は論理“００”を示し、リセット状態より低い抵抗のセット状態は論理“０１”を示し、さらに低い抵抗のセット状態は論理“１０”を示し、よりさらに低い抵抗のセット状態は論理“１１”を示しように設定することによって、メモリ装置は２ビットワードを貯蔵することができる。
伝導性フィラメント通路の形成は、例えばセット電流Ｉｓｅｔより低い電流、かつ図１を参照して説明した電圧バイアス方式でのセット電圧で開始される。初期に形成される伝導性フィラメント通路は、不完全に形成され、高い電流密度による局所ジュール熱によって初期に形成される伝導性フィラメント通路の周辺に追加的な伝導性フィラメント通路が連続して形成される。これにより、中間抵抗状態が形成される。電流がセット電流に近接するほど電流バイアスによる伝導性フィラメント通路の形成が安定し、セット状態に到逹する。
図３は図２の多様な大きさのメモリ要素に対するＩ−Ｖ曲線を重ねて同時に示したグラフである。図３から、Ｉ−Ｖ曲線の重畳、すなわち抵抗状態の重畳を確認することができる。これらから、伝導性フィラメント通路が完全に無作為に形成されるのではなく、電流パルスが印加される間に特定パターンに形成されて、類似の抵抗を有するように形成されることがわかる。したがって、メモリ要素が中間抵抗状態を示すようにするセット電流を得ることができる。
一方、セット状態及び中間抵抗状態からリセット状態への切り換えは、電圧を印加することによって行われる。この電圧は、図１を参照して説明した電圧バイアス方法でのリセット電圧である。リセット電圧を用いる場合、セット状態の抵抗値にかかわらずに一定の大きさのリセット電圧を印加することによってリセット状態に切り換えられる。リセット電圧の印加によって、伝導性フィラメント通路が消滅し、高い抵抗状態であるリセット状態に切り換えられると考えられる。
リセット電圧の印加により伝導性フィラメント通路が破裂する理由は、リセット電流増加によって熱が発生し、この熱によって伝導性フィラメント通路が切れるためであると考えられる。
読み出し動作では、抵抗メモリ要素の状態を変化させない状態で抵抗メモリ要素に貯蔵された情報を読み取る必要がある。例えば、リセット電圧より低い電圧を有する読み出し電圧を印加することによって、抵抗メモリ要素に貯蔵された情報を判読することができる。
図４Ａは本発明の一実施形態に係るメモリセル１を概略的に示す。抵抗メモリセル１は２つの電極１０と電極３０との間に介在する抵抗メモリ要素２０を含む。２つの電極１０、３０には書き込み／読み出し回路４０が動作上連結される。
書き込み／読み出し回路４０は、メモリセル１の２つの電極１０、３０に状態切り換えのための電流及び電圧、読み出し動作のための電圧を提供する。例えば、図４Ｂに示したように、書き込み／読み出し回路４０は、書き込み動作において抵抗メモリセル１の両端に互いに異なる電圧を供給する第１電圧生成回路ＶＳ１及び第２電圧生成回路ＶＳ２、ならびに読み出し動作において抵抗メモリセル１を流れる電流をセンシングする感知増幅器ＳＡを備える。抵抗メモリセル１は、所定の配線（例えば、ワードライン及びビットライン）を通じて前記第１電圧生成回路ＶＳ１及び第２電圧生成回路ＶＳ２、ならびに感知増幅器ＳＡに接続される。これらの配線の連結構造は、多様に変形可能である。
セット状態において、抵抗メモリ要素２０は２つの電極を互いに連結する複数個の伝導性フィラメント通路２５を含む。この伝導性フィラメント通路２５は、２つの電極１０、３０を介して印加された電気的な信号、例えば電流が除去された後にも存続し、メモリセルが不揮発性の特性を示すようにする。そして２つの電極１０、３０に電圧を印加することによって、伝導性フィラメント通路２５は消滅する。この伝導性フィラメント通路２５の個数は、２つの電極１０、３０を通じてメモリ要素２０に印加されるセット電流パルスの大きさに依存する。セット電流パルスの大きさが大きいほど、発生する伝導性フィラメント通路２５の個数は増加し、これによって抵抗メモリ要素２０の抵抗は減少する。
２つの電極１０、３０は特別にこれに限定されず、貴金属、ポリシリコン、タングステン、またはこれらの組み合わせで形成可能である。貴金属では例えばイリジウム、白金、ルテニウムなどが用いられることができ、これらに限定されない。
セット状態からリセット状態への切り換えは、セット電流と同じ極性を有するリセット電圧を２つの電極１０、３０を介してメモリ要素２０に印加することによって行われる。リセット電圧は、発生した伝導性フィラメント通路を消滅するに十分な大きさを有し、例えば０．４Ｖから０．８Ｖのリセット電圧が用いられる。一方、メモリセル１の抵抗を読み出すための読み出し動作は、２つの電極１０、３０を介してメモリ要素２０にリセット電圧より小さく、同じ極性の読み出し電圧を印加することによって行われる。
２つの電極１０、３０のうちの１つにはメモリ要素２０を選択するための選択素子が連結され、他の一つにはメモリ要素２０に貯蔵された情報を伝送するビット線が連結される。選択素子としてトランジスタ、ダイオードなどが用いられる。本実施形態において、セット電流とリセット電圧とが同一極性を示すため、トランジスタに比較してさらに高い集積度が得られるダイオードを選択素子として用いることができる。
図５は本実施形態のメモリセルを用いるメモリ５２を含む典型的なプロセッサ基盤データ処理システム５０を概略的に示す。データ処理システム５０は、マイクロプロセッサ、デジタル信号プロセッサまたは他のプログラマブルデジタルロジック装置のような中央処理装置（ＣＰＵ）５４を含み、バス５８を介して入出力装置５６と通信する。メモリ５２は、メモリ制御器を介してバス５４上でシステムと通信する。例えばデータ処理システム５０がコンピュータシステムの場合、プロッピィーディスクドライブ６０、コンパクトディスクＲＯＭドライブ６２のような周辺装置を含み、これら周辺装置はバス５４上で中央処理装置５４と通信する。メモリ５０は、１つまたはその以上の抵抗メモリ要素を含む。必要によって、メモリ５０は中央処理装置５２と結合して１つの集積回路を形成することができる。
以上、本発明の望ましい実施形態を参照して説明したが、当該の技術分野の熟練された当業者ならば、特許請求の範囲に記載した本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更することができることを理解することができるであろう。
Claims (19)
- マルチビットメモリセルのメモリ要素において、
金属酸化膜を備え、
前記金属酸化膜の抵抗は、印加される電流に反応して第１抵抗状態から多数の他の抵抗状態のうちの対応する１つの抵抗状態に切り換え可能であり、前記第１抵抗状態の抵抗は前記多数の他の抵抗状態のそれぞれの抵抗より低いことを特徴とするメモリ要素。 - 前記金属酸化膜は、二元系金属酸化膜を含むことを特徴とする請求項１に記載のメモリ要素。
- 前記金属酸化膜の金属は、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、亜鉛、アルミニウム、マンガンまたはこれらの組み合わせを含むことを特徴とする請求項１に記載のメモリ要素。
- メモリ要素と、
第１電極と、
第２電極と、を備え、
前記メモリ要素の抵抗は、印加される電流に反応して第１抵抗状態から多数の他の抵抗状態のうち対応する１つの抵抗状態に切り換え可能であり、前記第１抵抗状態の抵抗は前記多数の他の抵抗状態のそれぞれの抵抗より低く、前記メモリ要素は金属酸化物を含み、
前記第１電極及び前記第２電極は、前記メモリ要素に電流を印加するように構成されることを特徴とするマルチビットメモリセル。 - 前記金属酸化物は、二元系金属酸化物を含むことを特徴とする請求項４に記載のマルチビットメモリセル。
- 前記金属酸化物の金属は、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、亜鉛、アルミニウム、マンガンまたはこれらの組み合わせを含むことを特徴とする請求項４に記載のマルチビットメモリセル。
- 前記メモリセルは、印加された電流と同じ極性の電圧に反応して前記多数の他の抵抗状態のうち対応する１つの抵抗状態から前記第１抵抗状態に切り換えられることを特徴とする請求項４に記載のマルチビットメモリセル。
- 前記第１電極及び前記第２電極のうちの少なくとも１つは、貴金属、ポリシリコン、タングステンまたはこれらの組み合わせを含むことを特徴とする請求項４に記載のマルチビットメモリセル。
- 前記第１電極及び前記第２電極に連結された回路をさらに備え、
前記回路は、前記第１抵抗状態と前記多数の他の抵抗状態との間の切り換えのための電流及び電圧を提供するように構成されることを特徴とする請求項４に記載のマルチビットメモリセル。 - 前記第１電極及び前記第２電極のうちのいずれか１つに結合した感知増幅器をさらに備え、
前記感知増幅器は、前記メモリ要素を流れる電流を検出するように構成されることを特徴とする請求項４に記載のマルチビットメモリセル。 - 金属酸化膜と、
第１電極と、
第２電極と、を備え、
前記金属酸化膜の抵抗は、印加される電流に反応して第１抵抗状態から多数の他の抵抗状態のうち対応する１つの抵抗状態に切り換え可能であり、前記第１抵抗状態の抵抗は前記多数の他の抵抗状態のそれぞれの抵抗より低く、
前記印加された電流と同じ極性の電圧に反応して前記多数の他の抵抗状態のうち対応する１つの抵抗状態から前記第１抵抗状態に切り換えられ、
前記第１電極及び前記第２電極は、前記メモリ要素に電流を印加するように構成されることを特徴とするマルチビットメモリセル。 - 前記金属酸化膜は、二元系金属酸化膜を含むことを特徴とする請求項１１に記載のメモリ要素。
- 前記金属酸化膜の金属は、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、亜鉛、アルミニウム、マンガンまたはこれらの組み合わせを含むことを特徴とする請求項１１に記載のメモリ要素。
- 前記第１電極及び前記第２電極のうちの少なくとも１つは、貴金属、ポリシリコン、タングステンまたはこれらの組み合わせを含むことを特徴とする請求項１１に記載のマルチビットメモリセル。
- マルチビットメモリセルの動作方法において、
金属酸化物メモリに前記金属酸化物の抵抗を第１抵抗状態から多数の他の抵抗状態の対応する１つの抵抗状態に切り換えるための電流を供給する段階を含み、
前記第１抵抗状態の抵抗は、前記多数の他の抵抗状態それぞれの抵抗より大きいことを特徴とするマルチビットメモリセルの動作方法。 - 前記金属酸化物メモリの金属酸化物は、二元系金属酸化物を含むことを特徴とする請求項１５に記載のマルチビットメモリセルの動作方法。
- 前記金属酸化物メモリセルの抵抗を前記多数の他の抵抗状態のうち対応する１つの抵抗状態から前記第１抵抗状態に切り換えるのに十分なリセット電圧を印加する段階をさらに含み、
前記リセット電圧は前記電流と同じ極性を示すことを特徴とする請求項１５に記載のマルチビットメモリセルの動作方法。 - 前記金属酸化物メモリセルに貯蔵された情報を読み出すに十分であって、前記リセット電圧より低い電圧を有する読み出し電圧を前記金属酸化物メモリセルに印加する段階をさらに含むことを特徴とする請求項１７に記載のマルチビットメモリセルの動作方法。
- 前記金属酸化物メモリセルを介して少なくとも１つのフィラメント電流通路を形成する段階をさらに含み、
生成されるフィラメント電流通路の個数は、印加された電流の大きさに対応することを特徴とする請求項１５に記載のマルチビットメモリセルの動作方法。
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