JP2012018964A - 記憶素子およびその駆動方法、並びに記憶装置 - Google Patents
記憶素子およびその駆動方法、並びに記憶装置 Download PDFInfo
- Publication number
- JP2012018964A JP2012018964A JP2010153771A JP2010153771A JP2012018964A JP 2012018964 A JP2012018964 A JP 2012018964A JP 2010153771 A JP2010153771 A JP 2010153771A JP 2010153771 A JP2010153771 A JP 2010153771A JP 2012018964 A JP2012018964 A JP 2012018964A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- resistance
- resistance change
- elements
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Abstract
【課題】高抵抗状態の抵抗分布を改善し、大容量化が可能な記憶素子およびその動作方法、並びに記憶装置を提供する。
【解決手段】第1電極10および第2電極20の間に、各々抵抗変化層31A,32Aおよびイオン源層31B,32Bを有する二つの抵抗変化素子31,32を電気的に直列に接続し、電圧印加に対して互いに同じ抵抗状態へと変化させる。電圧印加によって抵抗変化素子31,32の抵抗値が同時に低下または上昇することにより、抵抗変化素子31,32が単一素子として動作する。各抵抗変化素子31,32において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子1の電気的特性としては、抵抗値の高い方に規定されるので、第1電極10および第2電極20の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善される。
【選択図】図2
【解決手段】第1電極10および第2電極20の間に、各々抵抗変化層31A,32Aおよびイオン源層31B,32Bを有する二つの抵抗変化素子31,32を電気的に直列に接続し、電圧印加に対して互いに同じ抵抗状態へと変化させる。電圧印加によって抵抗変化素子31,32の抵抗値が同時に低下または上昇することにより、抵抗変化素子31,32が単一素子として動作する。各抵抗変化素子31,32において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子1の電気的特性としては、抵抗値の高い方に規定されるので、第1電極10および第2電極20の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善される。
【選択図】図2
Description
本発明は、抵抗変化層の電気的特性の変化により情報を記憶可能な記憶素子およびその駆動方法、並びにこの記憶素子を備えた記憶装置に関する。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のDRAM(Dynamic Random Access Memory)が広く使用されている。しかしながら、DRAMは、電子機器に用いられる一般的な論理回路LSI(Large Scale Integrated circuit)や信号処理回路と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、DRAMは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報(データ)を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、FeRAM(Ferroelectric Random Access Memory)(強誘電体メモリ)やMRAM(Magnetoresistive Random Access Memory )(磁気記憶素子)等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。FeRAMは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。MRAMは消費電力の問題がある。
そこで、次世代不揮発メモリとして、ReRAM(Resistive Random Access Memory)(抵抗変化型メモリ)やPCM(Phase Change Memory)(相変化型メモリ)といった新しいタイプの記憶素子が提案されている(例えば、特許文献1参照。)。
しかしながら、従来の抵抗変化型記憶素子では、長時間にわたって放置した場合、あるいは室温よりも高い温度雰囲気で放置した場合に、抵抗値が変化してしまう現象が生じていた。これは、PCMやReRAMの一部では、原子またはイオンが熱や電界によって拡散し導電パスを形成することにより抵抗変化を発現してしまうのが原因の一つと考えられている。大容量化を踏まえると、このような抵抗変化を発現する従来の抵抗変化型記憶素子では情報保持能力が低く、また、高抵抗状態の抵抗分布が不揮発メモリに用いる素子特性として不十分であった。
なお、ちなみに、特許文献2には、抵抗変化素子を2つ直列に接続したメモリ素子が開示されている。しかしながら、特許文献2の2つの抵抗変化素子は互いに相補データを記憶するように構成されていたので、上述した熱や電界による抵抗変化の問題が生じてしまうことは同様であった。
本発明はかかる問題点に鑑みてなされたもので、その目的は、高抵抗状態の抵抗分布を改善し、大容量化が可能な記憶素子およびその駆動方法、並びに記憶装置を提供することにある。
本発明の記憶素子は、第1電極および第2電極と、第1電極および第2電極の間で電気的に直列に接続され、第1電極および第2電極への電圧印加によって抵抗値が可逆的に変化すると共に、電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子とを備えたものである。
ここに「互いに同じ抵抗状態へと変化する」とは、複数の抵抗変化素子が、いずれも低抵抗状態から高抵抗状態へと、またはいずれも高抵抗状態から低抵抗状態へと変化することをいう。
本発明の記憶素子の駆動方法は、第1電極および第2電極への電圧印加によって複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、複数の抵抗変化素子を単一素子として機能させるものである。
本発明の記憶装置は、複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、複数の記憶素子の各々が上記本発明の記憶素子により構成されているものである。
本発明の記憶素子あるいは本発明の記憶装置、または本発明の記憶素子の動作方法では、第1電極および第2電極の間に複数の抵抗変化素子が電気的に直列に接続され、複数の抵抗変化素子が電圧印加に対して互いに同じ抵抗状態へと変化するので、第1電極および第2電極への電圧印加によって、複数の抵抗変化素子の抵抗値が同時に低下(低抵抗状態;書き込み状態)または上昇(高抵抗状態;消去状態)し、複数の抵抗変化素子が単一素子として動作する。
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
ここで、各抵抗変化素子では、上述した第1電極および第2電極への電圧印加以外に、例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じる。この意図しない抵抗値変化は、ある確率分布に従い、抵抗変化素子ごとにランダムに発生する。そのため、各抵抗変化素子での抵抗値変化の確率分布が同等の場合、ある抵抗変化素子の抵抗値変化が大きくても、他の抵抗変化素子の抵抗値変化が少ないということが起こりうる。このとき、記憶素子の電気的特性としては、抵抗値の高い方に規定されるので、第1電極および第2電極の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善される。
本発明の記憶素子、本発明の記憶素子の動作方法、または本発明の記憶装置によれば、第1電極および第2電極の間に複数の抵抗変化素子を電気的に直列に接続し、複数の抵抗変化素子を電圧印加に対して互いに同じ抵抗状態へと変化させるようにしたので、電圧印加によって複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、複数の抵抗変化素子を単一素子として動作させて、高抵抗状態の抵抗分布を改善することが可能となる。よって、多数ビットでの情報保持能力が向上し、大容量化が可能となる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(抵抗変化素子がイオン源層および抵抗変化層を有する例)
2.第2の実施の形態(PCMの例)
3.第3の実施の形態(ReRAMの例)
4.記憶装置
1.第1の実施の形態(抵抗変化素子がイオン源層および抵抗変化層を有する例)
2.第2の実施の形態(PCMの例)
3.第3の実施の形態(ReRAMの例)
4.記憶装置
(第1の実施の形態)
(記憶素子)
図1は、本発明の第1の実施の形態に係る記憶素子1の断面構成を表したものである。この記憶素子1は、第1電極(下部電極)10および第2電極(上部電極)20との間に、複数(図1では例えば二つ)の抵抗変化素子31,32を有している。抵抗変化素子31,32は、第1電極10および第2電極20の間で電気的に直列に接続され、第1電極10および第2電極20への電圧印加によって抵抗値が可逆的に変化すると共に、電圧印加に対して互いに同じ抵抗状態へと変化するものである。これにより、この記憶素子1では、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
(記憶素子)
図1は、本発明の第1の実施の形態に係る記憶素子1の断面構成を表したものである。この記憶素子1は、第1電極(下部電極)10および第2電極(上部電極)20との間に、複数(図1では例えば二つ)の抵抗変化素子31,32を有している。抵抗変化素子31,32は、第1電極10および第2電極20の間で電気的に直列に接続され、第1電極10および第2電極20への電圧印加によって抵抗値が可逆的に変化すると共に、電圧印加に対して互いに同じ抵抗状態へと変化するものである。これにより、この記憶素子1では、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
抵抗変化素子31は、例えば、第1電極10側から、抵抗変化層31Aおよびイオン源層31Bをこの順に積層した構成を有している。抵抗変化素子32は、例えば、第1電極10側から、抵抗変化層32Aおよびイオン源層32Bをこの順に積層した構成を有している。すなわち、抵抗変化素子31,32の層構造としては、いずれも抵抗変化層31A,32Aの上にイオン源層31B,32Bが設けられている。なお、図示しないが、第1電極10を上部電極、第2電極20を下部電極とした場合には、抵抗変化素子31,32の層構造としては、いずれも抵抗変化層31A,32Aの下にイオン源層31B,32Bが設けられていることになる。
抵抗変化素子31,32は、図1に示したように、拡散防止層33を間にして積層されることにより、電気的に直列に接続されていてもよい。拡散防止層33は、例えば、TiWあるいは遷移金属の窒化物,ホウ化物,炭化物,シリサイドなど、公知のバリアメタルにより構成されている。
あるいは、抵抗変化素子31,32は、図2に示したように、各々に設けられた中間電極34A,34Bおよびそれら中間電極34A,34Bの間に接続された配線35により、電気的に直列に接続されていてもよい。この場合、抵抗変化素子31,32は必ずしも積層されている必要はなく、同一ウェハの異なる位置に配置されるなど、物理的に分離されていてもよい。
下部電極10は、例えば、CMOS(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板(図示せず)上に設けられ、CMOS回路部分との接続部となっている。この下部電極10は、半導体プロセスに用いられる配線材料、例えば、W(タングステン),WN(窒化タングステン),窒化チタン(TiN),窒化タンタル(TaN)により構成されている。
イオン源層31B,32Bは、陰イオン化するイオン伝導材料として、テルル(Te),硫黄(S)およびセレン(Se)のうち少なくとも1種のカルコゲン元素を含んでいる。また、イオン源層31B,32Bは、陽イオン化可能な金属元素としてジルコニウム(Zr)および/または銅(Cu)、更に消去時に酸化物を形成する元素としてアルミニウム(Al)および/またはゲルマニウム(Ge)を含んでいる。具体的には、イオン源層31B,32Bは、例えば、ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe、CuSiGeなどの組成のイオン源層材料により構成されている。なお、イオン源層31B,32Bは、上記以外にも他の元素、例えばケイ素(Si)を含んでいてもよい。
抵抗変化層31A,32Aは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層31B,32Bよりも抵抗値の高い材料により構成されている。抵抗変化層31A,32Aの構成材料としては、例えば、好ましくはGd(ガドリニウム)などの希土類元素、Al,Mg(マグネシウム),Ta,Si(シリコン)およびCuのうちの少なくとも1種を含む酸化物もしくは窒化物などが挙げられる。
上部電極30,中間電極34A,34Bおよび配線35は、下部電極10と同様に公知の半導体プロセスに用いられる配線材料により構成されている。
図3は、図2に示した記憶素子1の具体的な断面構成の一例を表したものである。この記憶素子1は、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子31,32を、中間電極34A,34Bおよび配線35を介して、第1電極10および第2電極20の間で電気的に直列に接続したものであり、第1電極10および中間電極34B、中間電極34Aおよび第2電極20が、それぞれ同層に設けられている。
具体的には、第1電極10および中間電極34Bは、例えば、直径が100nmΦの導電性プラグであり、TiNにより構成されている。抵抗変化層31A,32Aは、例えば、厚みが1nmであり、ガドリニウム酸化物(GdOx)により構成されている。イオン源層31B,32Bは、例えば、厚みが60nmであり、CuZrTeAlにより構成されている。中間電極34Aおよび第2電極20は、例えば、タングステン(W)により構成されている。
この記憶素子1では、第1電極10および第2電極20を介して図示しない電源(パルス印加手段)から電圧パルス或いは電流パルスを印加すると、抵抗変化素子31,32の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み,消去,更に読み出しが行われる。以下、その動作を具体的に説明する。
まず、第2電極20が例えば正電位、第1電極10側が負電位となるようにして記憶素子1に対して正電圧を印加する。これにより、各抵抗変化素子31,32において、イオン源層31B,32Bから例えばCuおよび/またはZrなどの陽イオンがイオン伝導し、第1電極10または中間電極34B側で電子と結合して析出し、その結果,第1電極10または中間電極34Bと抵抗変化層31A,32Aとの界面に金属状態に還元された低抵抗のZrおよび/またはCuなどの導電パス(フィラメント)が形成される。若しくは、抵抗変化層31A,32Aの中に導電パスが形成される。よって、抵抗変化層31A,32Aの抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
その後、正電圧を除去して記憶素子1にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、PROM(Programmable Read Only Memory)に用いる場合には、前記の記録過程のみで記録は完結する。
一方、消去が可能な記憶装置、すなわち、RAM(Random Access Memory)或いはEEPROM(Electronically Erasable and Programmable Read Only Memory)等への応用には消去過程が必要である。消去過程においては、第2電極20が例えば負電位、第1電極10側が正電位になるように、記憶素子1に対して負電圧を印加する。これにより、抵抗変化層31A,32A内に形成されていた導電パスのZrおよび/またはCuが酸化してイオン化し、イオン源層31B,32Bに溶解若しくはTe等と結合してCu2 Te、CuTe等の化合物を形成する。すると、Zrおよび/またはCuによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層31B,32B中に存在するAlやGeなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
その後、負電圧を除去して記憶素子1にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子1に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
そして、例えば、抵抗値の高い状態を「0」の情報に、抵抗値の低い状態を「1」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「0」から「1」に変え、負電圧の印加による情報の消去過程で「1」から「0」に変えることができる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は1GΩ以下が望ましい。抵抗変化層31A,32Aの抵抗値は、例えば、希土類元素の酸化物により構成される場合には、その厚みや含まれる酸素の量などにより制御することが可能である。
ここでは、第1電極10および第2電極20の間に二つの抵抗変化素子31,32が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第1電極10および第2電極20への電圧印加によって、抵抗変化素子31,32の抵抗値が同時に低下(低抵抗状態;書き込み状態)または上昇(高抵抗状態;消去状態)し、抵抗変化素子31,32が単一素子として動作する。
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
ここで、各抵抗変化素子31,32では、上述した第1電極10および第2電極20への電圧印加以外に、例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じる。この意図しない抵抗値変化は、ある確率分布に従い、抵抗変化素子31,32ごとにランダムに発生すると考えられる。そのため、各抵抗変化素子31,32での抵抗値変化の確率分布が同等の場合、ある抵抗変化素子31の抵抗値変化が大きくても、他の抵抗変化素子32の抵抗値変化が少ないということが起こりうる。このとき、記憶素子1の電気的特性としては、抵抗値の高い方に規定されるので、第1電極10および第2電極20の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差(抵抗分離幅)を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、2値だけでなく多値のメモリを実現することが可能となる。
以下、本実施の形態の記憶素子1の製造方法について説明する。なお、以下の説明では、図3に示したように、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子31,32を、中間電極34A,34Bおよび配線35を介して、第1電極10および第2電極20の間で電気的に直列に接続した記憶素子1を製造する場合について説明する。
まず、選択トランジスタ等のCMOS回路が形成された基板上に、例えば窒化チタン(TiN)よりなる第1電極10および中間電極34Bのプラグを形成する。
次いで、例えばスパッタ法により、ガドリニウム(Gd)膜を1.0nmの厚みで形成する。続いて、このガドリニウム(Gd)膜を酸素プラズマによって酸化することにより、酸化ガドリニウム(GdOx)よりなる抵抗変化層31A,32Aを形成する。
そののち、例えばスパッタ法により、CuZrTeAlよりなるイオン源層31B,32Bを60nmの厚みで形成する。これにより、抵抗変化層31A,32Aおよびイオン源31B,32Bを有する抵抗変化素子31,32が形成される。
抵抗変化層31A,32Aおよびイオン源31B,32Bを形成したのち、イオン源層31B,32Bの上に、例えばタングステン(W)よりなる第2電極20および中間電極34Aを成膜する。このようにして、基板上に、下部電極10および中間電極34B、抵抗変化層31A,32A、イオン源層31B,32B、第2電極20および中間電極34Aからなる積層膜が形成される。
この積層膜の各層のうち、抵抗変化層31A,32A、イオン源層31B,32B、第2電極20および中間電極34Aを、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、RIE(Reaction Ion Etching)(反応性イオンエッチング)等、公知のエッチング方法を用いてパターニングを行うこともできる。この後に、積層膜に対して熱処理を施す。
そののち、中間電極34A,34B間に配線35を接続する。これにより、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子31,32が、中間電極34A,34Bおよび配線35を介して、第1電極10および第2電極20の間で電気的に直列に接続される。以上により、図3に示した記憶素子1が完成する。
この製造方法により図3に示した記憶素子1を実際に作製し、得られた記憶素子1について、図4(A)に示したような回路を構成して電流−電圧特性を調べた。その際、図4(B)に示したように、中間電極34B,抵抗変化素子32および第2電極20を第1素子41、第1電極10,抵抗変化素子31および中間電極34Aを第2素子42とした。第1素子41の一端には配線35を介して第2素子42の一端を接続し、第1素子41の他端には、ソース線46を接続した。第2素子42の他端には、電界効果トランジスタ43のソースまたはドレインの一方を接続した。電界効果トランジスタ43のソースまたはドレインの他方にはビット線44を接続し、ゲートにはワード線45を接続した。なお、電界効果トランジスタ43は、チャネル幅をW、チャネル長さをLとすると、W/L=1.8を満たすものとした。また、ビット線44にはスイッチ47および電流計48を設けた。
図5は、図4に示した回路を用いて記憶素子1の電流−電圧特性を調べた結果を表したものである。測定条件としては、セット(書き込み)側:VW=0〜4V、VGW=1.5V、リセット(消去)側:VE=0〜3V,VGE=3.5Vとした。
ここでVWとは、ビット線の電位に比して、ソース線の電位が高くなる様に電圧を印加した時の電位差を指し、ワード線の電位をVGWとしている。この時、第1素子41から第2素子42の向きに電流が流れ、記憶素子1の抵抗値が低抵抗状態になる。一方、VEとは、ビット線の電位に比して、ソース線の電位が低くなる様に電圧を印加した時の電位差を指し、ワード線の電位をVGEとしている。この時、第2素子42から第1素子41の向きに電流が流れ、記憶素子1の抵抗値が高抵抗状態になる。
電界効果トランジスタ43のサイズのパラメータは、W/L=1.8であるので、トランジスタ特性として、書き込み電圧VWを3V、ゲート電圧VGWを1.5Vとしたときに、記憶素子1に約130μAの電流を流すことが可能である。また、消去過程においては、消去電圧VEを2V、ゲート電圧VEを3.5Vとしたとき、記憶素子1に約130μAの電流を流すことが可能である。
図5(A)では、VW=約1.5Vで電流値が急激に上昇している。これは、抵抗変化層31A,32Aに金属元素の導電パスが形成され、抵抗値が低下したことによるものであり、第1素子41および第2素子42が両方ともセット(書き込み)されていることが分かる。また、図5(B)では、VE=約1.1Vで電流値が急激に低下している。これは、抵抗変化層31A,32Aの導電パスが消滅し、抵抗値が上昇したことによるものであり、第1素子41および第2素子が両方ともリセット(消去)されていることが分かる。
従って、第1電極10および第2電極20の間に二つの抵抗変化素子31,32を電気的に直列に接続すれば、第1電極および第2電極への電圧印加によって抵抗変化素子31,32の抵抗値が同時に低下または上昇し、抵抗変化素子31,32(第1素子41および第2素子42)を単一素子として動作させることができることが確かめられた。
図6は、1kbitにおける抵抗分布の計算結果を表したものである。その際、第1素子41および第2素子42は同じ素子であり、抵抗分布が等しいものと仮定した。第1電極10と第2電極20との間の抵抗分布(記憶素子1の抵抗分布)は、第1素子41の抵抗分布と第2素子42の抵抗分布との和に等しくなる。よって、図6から分かるように、第1電極10と第2電極20との抵抗分離幅W1は、第1素子41単独の抵抗分離幅W41(または第2素子42単独の抵抗分離幅W42)よりも大きくなる。従って、抵抗分布のマージンが大きくなり、大容量化につながる。
このように本実施の形態では、第1電極10および第2電極20の間に二つの抵抗変化素子31,32を電気的に直列に接続し、抵抗変化素子31,32を電圧印加に対して互いに同じ抵抗状態へと変化させるようにしたので、第1電極および第2電極への電圧印加によって抵抗変化素子31,32の抵抗値を同時に低下または上昇させることにより、抵抗変化素子31,32(第1素子41および第2素子42)を単一素子として動作させ、高抵抗状態の抵抗分布を改善することが可能となる。よって、多数ビットでの情報保持能力が向上し、大容量化が可能となる。
なお、上記実施の形態では、第1電極10および第2電極20の間に二つの抵抗変化素子31,32を電気的に直列に接続するようにした場合について説明したが、抵抗変化素子の個数は二つに限らず、図7に示したように三つ、あるいはそれ以上の抵抗変化素子31,32,36を電気的に直列に接続するようにしてもよい。
(第2の実施の形態)
図8は、本発明の第2の実施の形態に係る記憶素子1Aの構成を表したものである。この記憶素子1Aは、抵抗変化素子31,32をPCMにより構成したことを除いては、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
図8は、本発明の第2の実施の形態に係る記憶素子1Aの構成を表したものである。この記憶素子1Aは、抵抗変化素子31,32をPCMにより構成したことを除いては、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
記憶素子1Aは、第1の実施の形態と同様に、第1電極(下部電極)10および第2電極(上部電極)20との間に、複数(図1では例えば二つ)の抵抗変化素子31,32を有している。
抵抗変化素子31,32は、それぞれ、Ge2 Sb2 Te5 などのGeSbTe合金よりなる抵抗変化層37A,37Bを有するPCMである。抵抗変化層37A,37Bは、電流の印加により結晶状態と非晶質状態(アモルファス状態)との相変化を生じ、この相変化に伴って抵抗値が可逆的に変化するものである。これら抵抗変化素子31,32は、第1の実施の形態と同様に、第1電極10および第2電極20の間で電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化する。これにより、この記憶素子1Aでは、第1の実施の形態と同様に、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
抵抗変化素子31,32は、第1の実施の形態と同様に、各々に設けられた中間電極34A,34Bおよびそれら中間電極34A,34Bの間に接続された配線35により、電気的に直列に接続されている。なお、抵抗変化素子31,32は、第1の実施の形態と同様に、拡散防止層33(図1参照。)を間にして積層されていてもよい。
この記憶装置1Aでは、第1電極10および第2電極20を介して図示しない電源(パルス印加手段)から電流パルスを印加すると、抵抗変化素子31,32の抵抗変化層37A,37Bが高抵抗の非晶質状態から低抵抗の結晶状態へと(または、低抵抗の結晶状態から高抵抗の非晶質状態へ)変化する。このような過程を繰り返すことにより、記憶素子1Aに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
ここでは、第1の実施の形態と同様に、第1電極10および第2電極20の間に二つの抵抗変化素子31,32が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第1電極10および第2電極20への電流パルスの印加によって、抵抗変化素子31,32の抵抗値が同時に低下(低抵抗状態;書き込み状態)または上昇(高抵抗状態;消去状態)し、抵抗変化素子31,32が単一素子として動作する。
また、第1の実施の形態と同様に、各抵抗変化素子31,32において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子1Aの電気的特性としては、抵抗値の高い方に規定されるので、第1電極10および第2電極20の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差(抵抗分離幅)を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、2値だけでなく多値のメモリを実現することが可能となる。
(第3の実施の形態)
図9は、本発明の第3の実施の形態に係る記憶素子1Bの構成を表したものである。この記憶素子1Bは、抵抗変化素子31,32をReRAMにより構成したことを除いては、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
図9は、本発明の第3の実施の形態に係る記憶素子1Bの構成を表したものである。この記憶素子1Bは、抵抗変化素子31,32をReRAMにより構成したことを除いては、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
記憶素子1Bは、第1の実施の形態と同様に、第1電極(下部電極)10および第2電極(上部電極)20との間に、複数(図1では例えば二つ)の抵抗変化素子31,32を有している。
抵抗変化素子31,32は、それぞれ、NiO,TiO2 ,PrCaMnO3 などの酸化物よりなる抵抗変化層38A,38Bを有するReRAMであり、酸化物への電圧の印加により抵抗値が可逆的に変化するものである。これら抵抗変化素子31,32は、第1の実施の形態と同様に、第1電極10および第2電極20の間で電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化する。これにより、この記憶素子1Bでは、第1の実施の形態と同様に、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
抵抗変化素子31,32は、第1の実施の形態と同様に、各々に設けられた中間電極34A,34Bおよびそれら中間電極34A,34Bの間に接続された配線35により、電気的に直列に接続されている。なお、抵抗変化素子31,32は、第1の実施の形態と同様に、拡散防止層33(図1参照。)を間にして積層されていてもよい。
この記憶装置1Bでは、第1電極10および第2電極20を介して図示しない電源(パルス印加手段)から電圧を印加すると、抵抗変化素子31,32の抵抗変化層38A,38Bが高抵抗状態から低抵抗状態へと(または、低抵抗状態から高抵抗状態へ)変化する。このような過程を繰り返すことにより、記憶素子1Bに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
ここでは、第1の実施の形態と同様に、第1電極10および第2電極20の間に二つの抵抗変化素子31,32が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第1電極10および第2電極20への電流パルスの印加によって、抵抗変化素子31,32の抵抗値が同時に低下(低抵抗状態;書き込み状態)または上昇(高抵抗状態;消去状態)し、抵抗変化素子31,32が単一素子として動作する。
また、第1の実施の形態と同様に、各抵抗変化素子31,32において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子1Bの電気的特性としては、抵抗値の高い方に規定されるので、第1電極10および第2電極20の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差(抵抗分離幅)を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、2値だけでなく多値のメモリを実現することが可能となる。
(記憶装置)
上記記憶素子1,1A,1Bを多数、例えば列状やマトリクス状に配列することにより、記憶装置(メモリ)を構成することができる。このとき、各記憶素子1,1A,1Bに、必要に応じて、素子選択用のMOSトランジスタ、或いはダイオードを接続してメモリセルを構成する。図10に、記憶装置における具体的な回路図の簡略図を示す。選択素子としてはMOSトランジスタを用い、2値の情報を記憶できる2×2の4ビットにおける記憶装置である。更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
上記記憶素子1,1A,1Bを多数、例えば列状やマトリクス状に配列することにより、記憶装置(メモリ)を構成することができる。このとき、各記憶素子1,1A,1Bに、必要に応じて、素子選択用のMOSトランジスタ、或いはダイオードを接続してメモリセルを構成する。図10に、記憶装置における具体的な回路図の簡略図を示す。選択素子としてはMOSトランジスタを用い、2値の情報を記憶できる2×2の4ビットにおける記憶装置である。更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なPROM(Programmable Read Only Memory )、電気的に消去が可能なEEPROM(Erasable Programmable Read Only Memory)、或いは、高速に書き込み・消去・再生が可能な、いわゆるRAM等、いずれのメモリ形態でも適用することが可能である。
以上、実施の形態を挙げて本発明を説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変形することが可能である。
例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、第1の実施の形態において、イオン源層31B,32Bには、他の遷移金属元素、例えばチタン(Ti),ハフニウム(Hf),バナジウム(V),ニオブ(Nb),タンタル(Ta),クロム(Cr),モリブデン(Mo),タングステン(W)を添加してもよい。また、銅(Cu),銀(Ag)または亜鉛(Zn)以外にも、ニッケル(Ni)などを添加してもよい。
また、例えば、上記実施の形態では、記憶素子1および記録装置(メモリセルアレイ)の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
1…記憶素子、10…第1電極(下部電極)、20…第2電極(上部電極)、31,32…抵抗変化素子、31A,32A,37A,37B,38A,38B…抵抗変化層、31B,32B…イオン源層、33…拡散防止層、34A,34B…中間電極、35…配線
Claims (9)
- 第1電極および第2電極と、
前記第1電極および前記第2電極の間で電気的に直列に接続され、前記第1電極および前記第2電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子と
を備えた記憶素子。 - 前記複数の抵抗変化素子の各々は、
テルル(Te),硫黄(S)およびセレン(Se)のうち少なくとも1種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層と
を含む請求項1記載の記憶素子。 - 前記イオン源層は、前記イオン化可能な金属元素として銅(Cu)およびジルコニウム(Zr)のうち少なくとも一つを含む
請求項2記載の記憶素子。 - 前記第1電極および前記第2電極への電圧印加によって前記抵抗変化層に少なくとも前記銅(Cu)および前記ジルコニウム(Zr)のうち少なくとも一つを含む導電パスが形成されることにより、前記抵抗変化素子の抵抗値が低下する
請求項3記載の記憶素子。 - 前記複数の抵抗変化素子は、各々に設けられた中間電極および前記中間電極の間に接続された配線により、電気的に直列に接続されている
請求項1ないし4のいずれか1項に記載の記憶素子。 - 前記複数の抵抗変化素子は、拡散防止層を間にして積層されることにより、電気的に直列に接続されている
請求項1ないし4のいずれか1項に記載の記憶素子。 - 前記複数の抵抗変化素子の抵抗値が同時に低下または上昇することにより、前記二つ以上の抵抗変化素子が単一素子として動作する
請求項5または6記載の記憶素子。 - 第1電極および第2電極と、前記第1電極および前記第2電極の間で電気的に直列に接続され、前記第1電極および前記第2電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子とを備えた記憶素子の駆動方法であって、
前記第1電極および前記第2電極への電圧印加によって前記複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、前記二つ以上の抵抗変化素子を単一素子として機能させる
記憶素子の駆動方法。 - 複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記複数の記憶素子の各々は、
第1電極および第2電極と、
前記第1電極および前記第2電極の間で電気的に直列に接続され、前記第1電極および前記第2電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子と
を備えた記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010153771A JP2012018964A (ja) | 2010-07-06 | 2010-07-06 | 記憶素子およびその駆動方法、並びに記憶装置 |
US13/164,945 US8687404B2 (en) | 2010-07-06 | 2011-06-21 | Memory element and drive method for the same, and memory device |
TW100121880A TW201209825A (en) | 2010-07-06 | 2011-06-22 | Memory element and drive method for the same, and memory device |
CN201110193088.XA CN102339952B (zh) | 2010-07-06 | 2011-07-06 | 存储元件及其驱动方法以及存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010153771A JP2012018964A (ja) | 2010-07-06 | 2010-07-06 | 記憶素子およびその駆動方法、並びに記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012018964A true JP2012018964A (ja) | 2012-01-26 |
Family
ID=45438454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010153771A Pending JP2012018964A (ja) | 2010-07-06 | 2010-07-06 | 記憶素子およびその駆動方法、並びに記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8687404B2 (ja) |
JP (1) | JP2012018964A (ja) |
CN (1) | CN102339952B (ja) |
TW (1) | TW201209825A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013047213A1 (ja) * | 2011-09-27 | 2013-04-04 | 日本電気株式会社 | 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート |
JP2015185196A (ja) * | 2014-03-25 | 2015-10-22 | 国立大学法人東北大学 | 不揮発性連想メモリセル |
KR101573634B1 (ko) | 2013-10-02 | 2015-12-01 | 소니 주식회사 | 도전성 브리지 메모리 시스템 및 그 제조 방법 |
WO2016158430A1 (ja) * | 2015-03-31 | 2016-10-06 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ素子および記憶装置 |
WO2016158429A1 (ja) * | 2015-03-31 | 2016-10-06 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ素子および記憶装置 |
US10347334B2 (en) | 2017-03-24 | 2019-07-09 | Toshiba Memory Corporation | Variable resistance memory |
JP2022528193A (ja) * | 2019-04-16 | 2022-06-08 | マイクロン テクノロジー,インク. | メモリデバイスのためのマルチコンポーネントセルアーキテクチャ |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5990027B2 (ja) * | 2012-04-13 | 2016-09-07 | キヤノン株式会社 | 被検体情報取得装置 |
US8558209B1 (en) * | 2012-05-04 | 2013-10-15 | Micron Technology, Inc. | Memory cells having-multi-portion data storage region |
US9224945B2 (en) | 2012-08-30 | 2015-12-29 | Micron Technology, Inc. | Resistive memory devices |
US10490740B2 (en) * | 2013-08-09 | 2019-11-26 | Sony Semiconductor Solutions Corporation | Non-volatile memory system with reliability enhancement mechanism and method of manufacture thereof |
KR102361612B1 (ko) * | 2014-12-16 | 2022-02-10 | 삼성메디슨 주식회사 | 초음파 진단장치 및 그에 따른 초음파 진단 장치의 동작 방법 |
US9882126B2 (en) * | 2016-04-09 | 2018-01-30 | International Business Machines Corporation | Phase change storage device with multiple serially connected storage regions |
WO2018220491A1 (ja) | 2017-06-02 | 2018-12-06 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品及び電子機器 |
JP7195068B2 (ja) | 2017-06-26 | 2022-12-23 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
US11133336B2 (en) | 2017-06-27 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
JP7234110B2 (ja) | 2017-07-06 | 2023-03-07 | 株式会社半導体エネルギー研究所 | メモリセル及び半導体装置 |
US10665604B2 (en) | 2017-07-21 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, memory device, and electronic device |
US11145676B1 (en) * | 2020-05-22 | 2021-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and multi-level memory cell having ferroelectric storage element and magneto-resistive storage element |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4475098B2 (ja) * | 2004-11-02 | 2010-06-09 | ソニー株式会社 | 記憶素子及びその駆動方法 |
JP2008135659A (ja) | 2006-11-29 | 2008-06-12 | Sony Corp | 記憶素子、記憶装置 |
US7701750B2 (en) * | 2008-05-08 | 2010-04-20 | Macronix International Co., Ltd. | Phase change device having two or more substantial amorphous regions in high resistance state |
-
2010
- 2010-07-06 JP JP2010153771A patent/JP2012018964A/ja active Pending
-
2011
- 2011-06-21 US US13/164,945 patent/US8687404B2/en active Active
- 2011-06-22 TW TW100121880A patent/TW201209825A/zh unknown
- 2011-07-06 CN CN201110193088.XA patent/CN102339952B/zh not_active Expired - Fee Related
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013047213A1 (ja) * | 2011-09-27 | 2013-04-04 | 日本電気株式会社 | 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート |
US9100013B2 (en) | 2011-09-27 | 2015-08-04 | Nec Corporation | Nonvolatile resistor network assembly and nonvolatile logic gate with increased fault tolerance using the same |
KR101573634B1 (ko) | 2013-10-02 | 2015-12-01 | 소니 주식회사 | 도전성 브리지 메모리 시스템 및 그 제조 방법 |
JP2015185196A (ja) * | 2014-03-25 | 2015-10-22 | 国立大学法人東北大学 | 不揮発性連想メモリセル |
KR20170134381A (ko) * | 2015-03-31 | 2017-12-06 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 스위치 소자 및 기억 장치 |
WO2016158429A1 (ja) * | 2015-03-31 | 2016-10-06 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ素子および記憶装置 |
WO2016158430A1 (ja) * | 2015-03-31 | 2016-10-06 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ素子および記憶装置 |
JPWO2016158429A1 (ja) * | 2015-03-31 | 2018-01-25 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ素子および記憶装置 |
JPWO2016158430A1 (ja) * | 2015-03-31 | 2018-02-15 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ素子および記憶装置 |
US10403680B2 (en) | 2015-03-31 | 2019-09-03 | Sony Semiconductor Solutions Corporation | Switch device and storage unit |
US10529777B2 (en) | 2015-03-31 | 2020-01-07 | Sony Semiconductor Solutions Corporation | Switch device and storage unit |
KR102488896B1 (ko) * | 2015-03-31 | 2023-01-17 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 스위치 소자 및 기억 장치 |
US10347334B2 (en) | 2017-03-24 | 2019-07-09 | Toshiba Memory Corporation | Variable resistance memory |
JP2022528193A (ja) * | 2019-04-16 | 2022-06-08 | マイクロン テクノロジー,インク. | メモリデバイスのためのマルチコンポーネントセルアーキテクチャ |
US11637145B2 (en) | 2019-04-16 | 2023-04-25 | Micron Technology, Inc. | Multi-component cell architectures for a memory device |
Also Published As
Publication number | Publication date |
---|---|
CN102339952B (zh) | 2015-11-25 |
CN102339952A (zh) | 2012-02-01 |
TW201209825A (en) | 2012-03-01 |
US20120008369A1 (en) | 2012-01-12 |
US8687404B2 (en) | 2014-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8687404B2 (en) | Memory element and drive method for the same, and memory device | |
EP2178122B1 (en) | Memory element and memory device | |
JP5732827B2 (ja) | 記憶素子および記憶装置、並びに記憶装置の動作方法 | |
JP5397668B2 (ja) | 記憶素子および記憶装置 | |
JP4396621B2 (ja) | 記憶素子及び記憶装置 | |
JP6772124B2 (ja) | スイッチ素子および記憶装置 | |
JP4539885B2 (ja) | 記憶素子および記憶装置 | |
JP5434921B2 (ja) | 記憶素子および記憶装置 | |
WO2016129306A1 (ja) | 選択素子およびメモリセルならびに記憶装置 | |
JP2009043873A (ja) | 記憶素子および記憶装置 | |
JP5728919B2 (ja) | 記憶素子および記憶装置 | |
JP5630021B2 (ja) | 記憶素子および記憶装置 | |
JP5708930B2 (ja) | 記憶素子およびその製造方法ならびに記憶装置 | |
TWI497491B (zh) | 記憶體元件及記憶體裝置 | |
JP2012199336A (ja) | 記憶素子および記憶装置 | |
JP2011124511A (ja) | 記憶素子および記憶装置 | |
JP5367198B1 (ja) | 抵抗変化型不揮発性記憶装置 | |
JP2010278275A (ja) | 半導体記憶装置 | |
JP6162931B2 (ja) | 記憶素子および記憶装置 | |
JP2009054901A (ja) | 記憶素子およびその製造方法、並びに記憶装置 |