TW201209825A - Memory element and drive method for the same, and memory device - Google Patents

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TW201209825A
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resistance
memory
resistance change
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Masayuki Shimuta
Jun Sumino
Shuichiro Yasuda
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Sony Corp
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Description

201209825 六、發明說明： 【發明所屬之技術領域】 本揭示内容係關於一種能夠回應於一電阻變化層之一電 特性變化而儲存資訊之記憶體元件、一種其驅動方法以及 ’ 一種具有此記憶體元件之記憶體裝置。 、 【先前技術】 在諸如電腦之資訊設備中，已廣泛使用以高速操作之高 密度dram(動態隨機存取記憶體）作為一隨機存取記憶 體。然而，就DRAM而言，相較於電子裝置中所使用的通 用電路（例如，邏輯電路LSI(大型積體電路）及一信號處理 電路）之製程，dram之製程係複雜的，且因此dr am之製 造成本係高的。此外，dram係一揮發性記憶體，其中在 關閉電力時丟失任何寫入資訊且因此需要經常執行一刷新 操作，亦即，包含以下者之一操作：自DRAM讀取任何寫 入資訊（資料），再次放大該資訊且再次將該資訊寫入至該 dram 中。 考慮到這一點’將快閃記憶體、FeRAM(鐵電隨機存取 。己隐體）（鐵電記憶體）、MRAM(磁阻隨機存取記憶體）(磁性 ^ 3己憶體70件）及其他作為先前提議之即使關閉電力仍不丟 ' 失寫入資訊之一非揮發性記憶體。此等記憶體能夠在無電 源供應之情況下長期儲存寫入資訊。然而，此等記憶體各 者具有優點及缺點。即’快閃記憶體實際上係高整合度但 在操作速度方面係不利的。FeRAM在高整合度之微製造方 面具有限制且亦具有製程之一缺點^ MRAM具有電力消耗 155129.doc 201209825 之一缺點。 因而，已提議一種新類型之記憶體元件作為下一代非揮 發性δ己憶體，例如ReRAM(電阻性隨機存取記憶體）及 PCM(相變化記憶體）（例如，參見日本未經審查專利申請公 開案第 2008-135659號）。 【發明内容】 然而，在此類既有ReRAM之情況下，若使其留下達一較 長時間或若使其留在具有高於環境溫度之一溫度之一氛圍 中’則此導致電阻值變化之一現象。對於一些pCM及
ReRAM而5，此類現象的原因之一者似乎係由於藉由憑藉 熱或電場之原子或離子擴散而形成之一導電路徑所引起， 且藉此產生任何電阻變化。考慮到一漸增容量，引起此類 電阻變化的既有ReRAM之資訊保留能力係低的，且高電阻 狀態中之電阻分佈不足以作為用於一非揮發性記憶體之元 件特性。 曰本未經審查專利申請公開案第2〇〇6_134954號揭示一 種包含串聯連接之兩個電阻變化元件之記憶體元件。然 而，在日本未經審查專利申請公開案第號 中，此兩個電阻變化元件經如此組態以 資 料，且因此該記憶體元件仍具有上述之缺點，亦二= 及電場之電阻變化之缺點。 因此，期望提#一種能夠隨著高電阻狀態中之電阻分佈 之改良增大今里之記憶體元件，—種該記憶體元件之驅 動方法及一種記憶體裝置。 155129.doc 201209825 根據本揭示内容之一實施例之—記憶體元件包含第一電 極及第二電極以及複數個電阻變化元件。該等電阻變化元 件係串聯電連接於該第一電極與該第：電極之間，該等電 阻變化元件之電阻值回應於施加—電壓至該第—電極及該 第二電極而可逆地變化且相對於該電壓施加而可變化至相 同電阻狀態。 此處，「至相同電阻狀態之一變化」之表達意謂所有該 等電阻變化元件之狀態皆係自低電阻變化至高電阻或自高 電阻變化至低電阻。 根據本揭示内容之一實施例之一種驅動一記憶體元件之 方法包含藉由憑藉至該第一電極及該第二電極之一電壓之 施加-次減小或增大所有該等電阻變化元件之電阻值而將 複數個電阻變化元件用作為一單一元件。 /艮據本揭示内容之—實施例之—記憶體裝置包含複數個 記憶體元件及將—電壓<電流脈衝選擇性地施加至該等記 隐體元件之一脈衝施加單元。在該記憶體裝置中，該等記 隐體70件各者係藉由根據本揭示内容之上述記憶體元件加 以組態。 根據本揭示内谷之貫施例之記憶體元件之情況下或在 根據本揭示内容之實施例之記憶體裝置之情況下或在根據 本揭不内容之實施例之記憶體元件驅動方法之情況下，複 數個電阻變化元件係串耳葬電連接於第一電極與第〕電極之 間，且所有該等電阻變化元件皆回應於一電壓之施加而展 示至相同電阻狀態之一變化。因而，基於至第一電極及第 155129.doc 201209825 二電極之電廢施加，一次減小(低電阻狀態、寫入狀態)或 增大（高電阻狀態；擦除狀態）所有該等電阻變化元件之電 阻值使得該等電阻變化元件操作為一單一元件。 注意’寫入操作及擦除操作之哪一者係與狀態變化之哪 一者（亦即’低電阻或高電阻）有關較義問題。在本說明 書中，將低電阻狀態定義為寫入操作，且將高電阻狀態定 義為擦除操作^ 此處，電阻變化元件各者展示不僅藉由上述之至第一電 極及第二電極之電壓施加而且藉由諸如熱及電場之任何並 他因素之電阻值變化之一現象。該等電阻變化元件之各者 基於-特定機率分佈而隨機發生此類非預期電阻值變化。 因此，當該等電阻變化元件共用相同的電阻值變化機率分 佈時，該等電阻變化元件之任一者可展示一較大電阻值變 化’但剩餘的電阻變化元件可展示一較小電阻值變化。若 是如此，則因為記憶體元件具有指定用於一較高電阻值之 電特性，所以第-電極與第二電極之間的電阻值變化減 小。因此，此改良高電阻狀態中之電阻分佈。 在根據本揭示内容之實施例之記憶體元件之情況下或在 根據本揭示内容之實施例之記憶體元件驅動方法之情況下 或在根據本揭示内容之實施例之記憶體裝置之情況下，複 數個電阻變化元件係串聯電連接於第一電極與第二電極之 間以回應於-電壓之施加而將該等電阻變化元件變化為相 同電阻狀態。因而’藉由憑藉電壓施加—次減小或增大所 有電阻變化元件之電阻值，該等電阻變化元件變成可操作 155129.doc
S 201209825 為一單一元件，且可能改良高電阻狀態中之電阻分佈。因 此，此允許使用大量位元改良資訊保留能力，且允許增大 容量。 【實施方式】 在下文中’冑藉由參考隨附圖式詳細描述本揭示内容之 實施例。此處，依下列順序給定描述。 1. 第-實施例(其中一電阻變化元件包含一離子來源層及 一電阻變化層之一實例） 2. 第二實施例（PCM之一實例） 3 ·第三實施例（ReRAM之一實例） 4.記憶體裝置 (第一實施例） (記憶體元件） 圖1係本揭示内容之一第一實施例中之一記憶體元件工之 橫截面視圖，其展示該記憶體元件丨之組態。此記憶體元 件1包含介於一第一電極（下電極）10與一第二電極（上電 極）20之間之複數個（在圖1實例中係兩個）電阻變化元件3丄 及32 ^此等電阻變化元件31及32串聯電連接於該第一電極 10與該第二電極20之間。當將一電壓施加至該第一電極1〇 及該第二電極20時，該等電阻變化元件31及32展示電阻值 之一可逆變化，且相對於電壓施加而展示至相同電阻狀雜 之一變化。因而，允許此記憶體元件1隨著改良高電阻狀 態中之電阻分佈增大容量。 電阻變化元件31係在分層結構中，其包含（例如）依自該 155129.doc Ί 201209825 第一電極10側起之此順序之一電阻變化層31A及一離子來 源層31B。電阻變化元件32亦係在分層結構中，其包含（例 如）依自S亥第一電極1 〇側起之此順序之一電阻變化層32A及 一離子來源層32B。即，該等電阻變化元件3丨及32共用相 同分層結構，其中離子來源層（亦即，離子來源層31B或 32B)係没置於電阻變化層（亦即，電阻變化層31A或32A) 上。儘管圖式中未展示，然當該第一電極1〇係上電極且該 第二電極係下電極時，該等電阻變化元件31及32分別具有 包含在電阻變化層31A及32A下方之離子來源層31B及32B 之分層結構》 或者，如圖1中所示，可串聯電連接該等電阻變化元件 31及32且將一防止擴散層33設置於該等電阻變化元件η與 32之間例如，该防止擴散層33係藉由包含鈦鎢（Tiw)之 熟知障壁金屬或氮化物、硼化物、碳化物及矽化物之過渡 金屬加以組態。 又或者，如圖2中所示，該等電阻變化元件31及32可藉 由分別提供至其之中間電極34八及34B且藉由提供於該等 中間電極34A與34B之間之一佈線35而串聯電連接。若是 如此組態’㈣等電阻變化元件取32不必分層且可彼此 實體分離’例如’設置於相同晶圓上之不同位置處。 下電極ίο係提供於經形成具有一CM〇s(互補金屬氧化物 半導體）電路之一石夕基板（圖式中未展示）上，例如，藉此用 作為與該CMOS電路之部分之—連接區段。此下電極㈣ 由用於在半㈣製程中佈線之—材料製如鶴（W)、 155129.doc 201209825 氮化鎢（WN)、氮化鈦（TiN)及氮化钽（TaN)。 離子來源層31B及32B之各者包含作為一陰離子導電材 料之碲（Te)、硫（S)及硒（Se)之至少任一者之一硫族元素。 此外，該等離子來源層31B及32B之各者包含一陽離子金 屬元素（例如，鍅（Zr)及/或銅（Cu))以及在擦除期間形成氧 化物之一元素（例如，鋁（A1)及/或鍺（Ge))。特定言之，該 等離子來源層31B及32B之各者係由用於具有諸如ZrTeAl、
ZrTeAlGe、CuZrTeAl、CuTeGe及CuSiGe之組合物之離子
來源層之一材料製成❶注意，該等離子來源層31b&32B 之各者可包含除了上述元素以外之任何元素，例如矽 (Si) 〇 電阻變化層31A及32A之各者用作為防導電之一障壁且 具有穩定化資訊保留特性之一功能。此等電阻變化層3 j A 及32A之各者係由電阻值高於該等離子來源層31B及32B之 電阻值之一材料製成。該等電阻變化層31A及32A之各者 較佳係由諸如氧化物、氮化物或其他（例如，至少包含以 下之者.諸如Gd(釓）之稀土元素及μ(銘）、Mg(鎂）、 Ta(鈕）、Si(石夕）及cu(銅））之一材料製成。 其他組件（亦即，上電極3〇、中間電極34A及34B及佈線 35)之各者係由與下電極1〇的材料（亦即，半導體製程中所 使用之佈線之熟知材料）類似之材料製成。 圖3係圖2之記憶體元件!之橫截面視圖，其展示該記憶 一牛之特疋組態。在此記憶體元件1中，該兩個電阻變 兀件3 1及32係提供於相同晶圓上之不同位置處且係經由 155129.doc 201209825 中間電極34 A及3 4B以及佈線35而串聯電連接於第一電極 1〇與第二電極20之間。在此記憶體元件1中，該第一電極 1 〇及該中間電極3 4B係提供於相同層中，且該中間電極 34A及該第二電極20係提供於相同層中。 特定言之’該第一電極10及該中間電極34B之各者係具 有100 ηιηφ之直徑之一導電插塞，且其各者係由（例如）氮 化鈦（TiN)製成。電阻變化層31八及32八之各者具有1 mm之 厚度且其各者係由（例如）氧化釓（GdOx)製成。離子來源層 31B及32B之各者具有60 nm之厚度且其各者係由（例 如）CuZrTeAl製成。中間電極34A及第二電極2〇之各者係由 (例如）鎢（W)製成。 在此一記憶體το件1之情況下，當藉由一電源（脈衝施加 單元；圖式中未展示）經由該第一電極1〇及該第二電極2〇 施加一電壓或電流脈衝時，該電阻變化元件31及該電阻變 化元件32兩者皆展示電特性之一變化（例如，電阻值變 化），藉此執行資訊寫入、擦除及讀取。在下文中，將具 體描述此類操作。 首先’將一正電壓施加至 姐兀•件1使得該第二電 極20係處於一正電位，且該第一電極1〇側係處在一負電 位。在該等電阻變化元件31及32之各者中，陽離子（諸 如’銅㈣及/或鍅（孙之傳導據此回應而自該等離子來源 層3戰咖發生，且藉由與該第—電極iq側或中間電極 34B側上之電子鍵結而沈積該等陽離子。因此，在嗜第一 電極與電阻變化層31A之間的介面上及在中間電極训 155l29.doc •10· 201209825 與電阻變化層32A之間的介面上形成一導電路徑（細絲）。 此等導電路徑之各者係由被還原成金屬之後的低電阻鍅 (Zr)及/或銅（Cu)製成。或者，可在該等電阻變化層31A及 32A之各者中形成此類導電路徑。在因此形成之導電路徑 之情況下，該電阻變化層3丨八及該電阻變化層32八兩者之 電阻值減小且展示自尚（初始狀態）至低之一電阻狀態變 化。 此後，即使該記憶體元件丨藉由移除正電壓而變成無電 壓，仍保持低電阻狀態。此意謂完成資訊寫入。針對在一 次可寫入記憶體裝置（亦即，所謂之pR〇M(可程式化唯讀 記憶體））中之使用，該記憶體元件丨完成僅藉由上述之記錄 程序之記錄。 另一方面，對於用於一可擦除記憶體裝置（亦即， Ram(隨機存取記憶體）、EEpRGM(電子可擦除及可程式化 唯讀記憶體）或其他）中之應用程式而言，擦除程序係必需 的。在擦除程序期間，將一負電壓施加至記憶體元件“吏 仔第—電極20係處於一負電位且第一電極10侧係處於一正 電4 在電阻變化層31A及32A内部所形成的導電路徑 中’錯（Zr)及/或銅（Cu)據此回應而經氧化及離子化，且接 著溶解於離子來源層31B及32B中或鍵結至碲（Te)或其他， 藉此形成諸如Ci^Te或Cute之化合物。因此，由錯（Zr)及/ 或鋼（Cu)製成之該等導電路徑消失或減少，且因此電阻值 展不增大。或存在於該等離子來源層31^及32]3中的添加 兀素（諸如，鋁（A1)或鍺（Ge))在一陽極電極上形成氧化物 155129.doc 201209825 膜’且因此發生一電阻狀態變化變高。 移除負電壓而變成無電 寫入資訊。藉由重複此 複資訊寫入及寫入資訊 此後，即使該記憶體元件1藉由 壓’電阻值仍保持高。此允許擦除 一程序，使該記憶體元件1遭受重 之擦除。 若高電阻值之狀態係與「〇」之資訊有關，且若低電阻 值之狀㈣與M」之資訊有關，則（例如）「G」之資訊在 藉由施加一正電壓而記錄資訊之程序中變成「1」之資 訊，且「1」之資訊在藉由施加一負電壓而擦除資訊之程 序中變成「0」之資訊。 為了經記錄資料之解調變，初始電阻值與記錄後電阻值 之間之比率較大係更佳。然而’電阻變化層之電阻值太大 導致寫入（亦即，電阻降低）困難。因此，因為用於寫入之 -臨限值電壓增大太多’所以初始電阻值較佳係！⑽或更 小。當該等電阻變化層31八及32八係由（例如）稀土氧化物製 成時，可藉由（例如）其等厚度或其中氧之含量控制其等之 電阻值。 在此實例中，兩個電阻變化元件31及32係串聯電連接於 第一電極1 0與第二電極20之間且相對於電壓施加而展示至 相同電阻狀態之一變化。因而，基於至該第—電極ι〇及該 第二電極20之電壓施加，同時減小（低電阻狀態，·寫入狀 態）或增大（高電阻狀態；擦除狀態）該等電阻變化元件31及 32之電阻值使得該等電阻變化元件3丨及32操作為一單一元 件。 155129.doc
S -12· 201209825 注意，寫入操作及擦除操作之哪一者與電阻狀態之哪一 者（亦即，低電阻或高電阻）有關係定義問題。在本說明書 中，將低電阻狀態定義為寫入操作，且將高電阻狀態定義 為擦除操作。 此處，該電阻變化元件31及該電阻變化元件32兩者不僅 藉由上述之至該第一電極10及該第二電極2〇之電壓施加而 且藉由諸如熱及電場之任何其他因素展示電阻值變化之一 現象。該等電阻變化元件31及32之各者似乎基於一特定機 率分佈而隨機發生此一非預期電阻值變化。因此，當該等 電阻變化π件31及32共用相同的電阻值變化機率分佈時， 該電阻變化元件31可展示—較大電阻值變化而剩餘的電阻 變化元件32可展示—較小電阻值變化。此時，因為該記憶 體元件1具有針對一較高電阻值指定之電特性，所以減小 該第-電極Η)與該第二電極2〇之間的電阻值變化。因此， 此改良高電阻狀態中之電阻分佈，藉此能夠增大高電阻狀 態與低電阻狀態之間的差異（電阻分離寬度）。因而，若高 與低之間的任何中問雷卩日处& & , ]電阻狀態係經由針對自低至高之一電 阻狀態變化之—擦除電壓之調整而產生，則(例如)其意謂 此類中間狀態經保持具有—良好穩定性。因此，所得記憶 體不僅旎一進制儲存而且能多級儲存。 、、在下文之實施例中描述-種記憶體元件i之製造方法。 。冑中所不’在以下描述中例示製造記憶體元件1 之一情形，在該記憶體 32係提供於相同晶圓上之:I兩個電阻變化元件31及 圓上之不同位置處且係經由中間電極 155129.doc •13· 201209825 34A及34B以及佈線35串聯電連接於第一電極10與第二電 極20之間。 首先，例如在形成有一 CMOS電路（諸如，選擇電晶體） 之一基板上形成由氮化鈦（TiN)製成之第一電極10及中間 電極34B之插塞。 此後，（例如）藉由濺鍍，形成具有1.0 nm之厚度之釓 (Gd)膜。此後，藉由氧電漿使此釓（Gd)膜氧化，藉此形成 各者由氧化釓（GdOx)製成之電阻變化層31A及32A » 此後’（例如）亦藉由濺鍍，使用CuZrTeAl製成各者具有 60 nm之厚度之離子來源層31B及32B。因而，形成分別包 含電阻變化層31A及32A以及離子來源層31B及32B之電阻 變化元件31及32。 在如此形成該等電阻變化層31A及32A以及該等離子來 源層31B及32B之後’該等離子來源層31B及32B上分別形 成有（例如）由鎢（W)製成之第二電極2〇及中間電極34A。因 而，在基板上形成有一分層膜，該分層膜包含下電極1〇及 中間電極34B、該等電阻變化層3 1 a及32A、該等離子來源 層31B及32B及第二電極2〇以及中間電極μα。 在此類分層膜中，（例如）藉由電漿蝕刻使諸層（亦即，電 阻變化層31A及32A、離子來源層31B及32B、第二電極2〇 及中間電極34A)遭受圖案化。除了電漿蝕刻以外，任何已 知蝕刻方法（諸如，離子研磨及RIE(反應離子蝕刻））同樣可 用於圖案化。在圖案化之後，使所得分層膜遭受一熱處 理。 155129.doc
S 201209825 此後，將佈線35連接於中間電極34A與中間電極34B之 間。因此，使提供於相同晶圓上之不同位置處之兩個電阻 變化元件31及32經由該等中間電極34八及343以及該佈線 35而串聯電連接於第一電極1〇與第二電極2〇之間。因而， 製得圖3之記憶體元件1。 使用此一製造方法，實際上製造圖3之記憶體元件i，且 就所知記憶體元件1而言’如圖4A中所示之此類電路經組 態以檢查電流-電壓特性。針對檢查，如圖4B中所示，中 間電極34B、電阻變化元件32及第二電極20係一第一元件 41 ’且第一電極1〇、電阻變化元件31及中間電極34A係一 第二元件42。該第一元件41之一端係經由佈線3 5而連接至 該第二元件42之一端，且該第一元件41之另一端係與一源 極線46連接。該第二元件42之另一端係與一場效電晶體43 之源極或汲極連接。該場效電晶體43之未連接至該第一元 件42之源極或没極係與一位元線44連接，且閘極係與一字 線45連接》此處，將該場效電晶體43假定為滿足w/L= 1.8,其中W表示通道寬度，且L表示通道長度。該位元線 44具有一切換器47及一電流計48。 圖5A及圖5B展示使用圖4A之電路檢查記憶體元件1之電 流-電壓特性之結果。設定（寫入）側之量測條件包含vw=〇 V至4 V且VGW=1.5 V，且重設（擦除）側之量測條件包含 VW=0 V至 3 V且 VGW=3.5 V。 此處’ VW表示在如此施加一電壓使得源極線之電位高 於位元線之電位時之一電位差，且VGW表示字線之電位。 155129.doc -15- 201209825 此時，一電流自該第一元件41朝向該第二元件42流動，且 在該記憶體元件1中，電阻值係處於低電阻狀態中。另一 方面，VE表示在如此施加一電壓使得源極線之電位低於 位元線之電位時之一電位差，且VGE表示字線之電位。此 時’ 一電流自該第二元件42朝向該第一元件41流動，且在 該記憶體元件1中，電阻值係處於高電阻狀態中。 該場效電晶體43的大小參數係W/L= 1.8。因此，作為電 晶體特性，當寫入電壓VW為3 V且閘極電壓VGw為1.5 V 時’該記憶體元件1具有大約13 0 μ A之一電流流。此外， 在擦除進程中’當擦除電壓VE為2 V且閘極電壓VGE為3.5 V時，該記憶體元件1具有大約13〇 μΑ之一電流流。 在圖5 Α中，在VW為大約1 ·5 V時電流值突然增大。此係 歸因於由於形成至電阻變化層31八及32八之各者之一導電 路徑（其係由金屬元素製成）所致之電阻值減小，且該第一 疋件41及該第二元件42兩者完成設定（寫入）。此外，在圖 5Β中，在VE為大約ν時電流值突然減小。此係歸因於 由於該等電阻變化層31八及32八之各者中的導電路徑消失 所致之電阻值增大，且該第__元件41及該第：元件Μ兩者 完成重設（擦除）。 因而’若將該兩個電阻變化元件31及32串聯電連接於該 第-電極H)與該第二電極2G之間，則回應於至該第一電極 10及該第二電極20之電壓施加而同時減小或增大該等電阻 變化το件31及32之電阻值。因而，該等電阻變化元件取 32(第一兀件41及第二元件42)被判定為可操作為一單一元 155129.doc • 16 - 201209825 件。 圖6展示使用1千位元之一電阻分佈之計算結果。此處假 定第一元件41與第二42元件係相同的，且共用相同電阻分 佈。該第一電極10與該第二電極20之間的電阻分佈（記憶 體元件1之電阻分佈）係等於該第一元件4丨之電阻分佈及該 第一元件42之電阻分佈之總和。因而，如自圖6已知，針 對該第一電極10及該第二電極2〇之一電阻分離寬度W1比 僅針對該第一元件41之一電阻分離寬度W41(或僅針對該第 二元件42之一電阻分離寬度W42)寬。因此，電阻分佈展示 一較大裕度，藉此有利地導致一較大容量。 因而，在該實施例中，該兩個電阻變化元件3丨及32係串 聯電連接於該第一電極1 〇與該第二電極2〇之間以相對於電 壓施加而將該等電阻變化元件31及32變成相同電阻狀態。 因而，藉由憑藉至該第一電極10及該第二電極2〇之電壓施 加同時減小或增大該等電阻變化元件31及32之電阻值，該 等電阻變化元件31及32.(第一元件41及第二元件42)變成可 操作為一單一元件，並且改良高電阻狀態中之電阻分佈。 因此，此允許隨著改良使用大量位元之資訊保留能力而增 大容量。 /主意，在上述貫施例中例示將兩個電阻變化元件3丨及32 串聯電連接於第一電極1〇與第二電極2〇之間之情形。電阻 變化7L件的數目不限於兩個，且可_聯電連接如圖7中所 示之一個電阻變化元件31、32及36或更多個電阻變化元 件0 155129.doc 17- 201209825 (第二實施例） 圖8係展示本揭示内容之一第二實施例中之一記憶體元 件1A之組態之一圖。此記憶體元件1A係呈具有與上述第 一實施例中之記憶體元件1相同之效果及優點之相同組 態，除了電阻變化元件31及32之各者係一 PCM且係類似於 第一實施例中之記憶體元件1而製造。因此，為了描述， 在記憶體元件1A中，任何對應組件具有與記憶體元件1中 之參考數字相同之參考數字。 類似於第一實施例中之記憶體元件1，該記憶體元件1A 包含介於第一電極（下電極）1〇與第二電極（上電極）20之間 之複數個（在圖8之實例中係兩個）電阻變化元件3 1及32。 該電阻變化元件3 1及該電阻變化元件32係分別包含由 GeSbTe合金（諸如’ Ge2Sb2Te5)製成之電阻變化層37A及電 阻變化層37B之PCM。該等電阻變化層37A及37B回應於一 電流之施加而展示結晶狀態與非晶狀態之間之一相變化， 且基於此相變化’其等電阻值展示一可逆變化。類似於第 一實施例’此等電阻變化元件3 1及32係串聯電連接於第一 電極1 0與第二電極20之間且係相對於電壓施加而變化成相 同電阻狀態。因而，類似於第一實施例，在該記憶體元件 1A中，此允許隨著改良高電阻狀態中之電阻分佈而增大容 量。 類似於第一貫施例，該電阻變化元件3丨及該電阻變化元 件32係藉由分別提供至其之中間電極34A及中間電極34B 且藉由連接於該中間電極34A與該中間電極34B之間之佈 155129.doc
S •18· 201209825 線3 5而串聯電連接。或者，類似於第一實施例，可堆疊設 置該電阻變化元件3丨及該電阻變化元件32且將防止擴散層 33(參考圖1)提供於該電阻變化元件31與該電阻變化元件 之間。 在此類記憶體元件1A之情況下，當藉由一電源（脈衝施 加單元，圖式宁未展示）經由第一電極10及第二電極20施 加一電流脈衝時，該等電阻變化元件31及32之電阻變化層 37A及37B自具有一高電阻之非晶狀態變化成具有一低電 阻之結晶狀態（或自具有一低電阻之結晶狀態變化成具有 一鬲電阻之非晶狀態）。藉由重複此一程序，使該記憶體 元件1A遭受重複之資訊寫入及寫入資訊之擦除。 在此第二實施例中，類似於第一實施例，該兩個電阻變 化元件31及32係串聯電連接於該第一電極1〇與該第二電極 20之間’且相對於電壓施加而展示至相同電阻狀態之一變 化因而’回應於至該第一電極1〇及該第二電極2〇之一電 流之施加，同時減小（低電阻狀態；寫入狀態）或增大（高電 阻狀態；擦除狀態）該等電阻變化元件3丨及32之電阻值使 得該等電阻變化元件3 1及32操作為一單一元件。 亦類似於第—實施例’即使當該等電阻變化元件31及32 由於任何因素（諸如，熱及電場）而展示一電阻值變化現象 時因為該5己憶體元件1A具有指定用於一較高電阻值之電 特性，所以減小該第一電極1〇與該第二電極2〇之間的電阻 值變化。因此，此改良高電阻狀態中之電阻分佈，藉此能 夠增大高電阻狀態與低電阻狀態之間的差異（電阻分離寬 155129.doc •19- 201209825 度）。因而，若高與低之間的任何中間電阻狀態係透過針 對低電阻狀態至高電阻狀態之一變化調整一擦除電壓而產 生，則（例如）其意謂此一中間狀態係經保持而具有一良好 穩定性。因此，所得記憶體不僅能二進制儲存而且能多級 儲存。 (第三實施例） 圖9係展示本揭示内容之一第三實施例中之一記憶體元 件1B之組態之一圖。此記憶體元件1B係呈具有與上述第 一實施例中之記憶體元件丨相同之效果及優點之相同組 態，除了電阻變化元件31及32之各者係一 ReRAM之外，且 係類似於第一實施例中之記憶體元件丨而製造。因此，為 了描述，在記憶體元件1B中，任何對應組件具有與記憶體 元件1中之參考數字相同之參考數字。 類似於第一實施例中之記憶體元件i，該記憶體元件1B 包含介於第一電極（下電極）10與第二電極（上電極）2〇之間 之複數個（在圖9之實例中係兩個）電阻變化元件3〗及32。 該電阻變化元件3 1及該電阻變化元件32係分別包含由氧 化物（諸如，NiO、Ti〇2、PrCaMnCb或其他）製成之電阻變 化層38A及電阻變化層38B之ReRAM。該等電阻變化層3 8 a 及38B之電阻值回應於至該氧化物之一電壓之施加而展示 一可逆變化。類似於第一實施例，此等電阻變化元件3丨及 32係串聯電連接於第一電極1〇與第二電極2〇之間且相對於 該電壓施加而展示至相同電阻狀態之一變化。因而，類似 於第一實施例’此允許隨著改良高電阻狀態中之電阻分佈 -20- 155129.doc
S 201209825 增大容量。 類似於第一實施例，該電阻變化元件3丨及該電阻變化元
件32係藉由分別提供至其之中間電極34A及中間電極34B 且藉由連接於該中間電極34A與該中間電極34B之間之佈 線3 5而串聯電連接。或者，類似於第一實施例，可堆疊設 置該電阻變化元件3 1及該電阻變化元件32且將防止擴散層 33(參考圖1)提供於該電阻變化元件η與該電阻變化元件μ 之間。 在此類記憶體元件1B之情況下，當自一電源（脈衝施加 單元；圖式中未展示）經由第一電極1〇及第二電極2〇施加 一電壓時，該等電阻變化元件31及32之電阻變化層38八及 3 8B自高電阻狀態變化成低電阻狀態（或自低電阻狀態變化 成同電阻狀態）。藉由重複此一程序，使該記憶體元件i B 遭受重複之資訊寫入及寫入資訊之擦除。 在此第三實施例中，類似於第一實施例，該兩個電阻變 化兀件31及32係串聯電連接於該第一電極1〇與該第二電極 2 0之間，且相對於該電壓施加而展示至相同電阻狀態之一 變化。因而，回應於至該第一電極1〇及該第二電極2〇之一 電流之施加，同時減小（低電阻狀態；寫入狀態）或增大（高 電阻狀態；擦除狀態）該等電阻變化元件31及32之電阻值 使得該等電阻變化元件31及32操作為一單一元件。 亦類似於第一實施例，即使當該等電阻變化元件3 1及32 由於任何因素（諸如，熱及電場）而展示一電阻值變化現象 時，因為該記憶體元件1B具有指定用於一較高電阻值之電 155129.doc •21- 201209825 特性，所以減小該第一電極10與該第二電極2〇之間的電阻 值變化。因此，此改良高電阻狀態中之電阻分佈，藉此能 夠增大高電阻狀態與低電阻狀態之間的差異（電阻分離寬 度）因而’若高與低之間的任何中間電阻狀態係透過針 對自低至高之一狀態變化調整一擦除電壓而產生，則（例 如）其意謂此一中間狀態可經保持而具有一良好穩定性。 因此，所得記憶體不僅能二進制儲存而且能多級儲存。 (記憶體裝置） 例如，可藉由將上述之記憶體元件丨、1A、1]8以複數形 式配置成列或一矩陣而組態一記憶體裝置（記憶體）^此 時’（若需要）可將該等記憶體元件丨、1A、1B之各者與用 於元件選擇用途之一 MOS電晶體連接或與一個二極體連接 以組態一記憶體單元。圖10展示一記憶體裝置中之特定示 意性電路圖。此係可用於資訊之二進制儲存之4個位元 (2x2)記憶體裝置，其中一 m〇S電晶體作用為一選擇元 件。此記憶體裝置可藉由佈線而連接至一感測放大器、一 位址解碼器、寫入電路、擦除電路及讀取電路以及其他。 該荨實施例之s己憶體裝置可適用於如上述之各種類型的 記憶體裝置。例如’該記憶體裝置可適於與任何類型的記 憶體（诸如’一次可寫入PROM(可程式化唯讀記憶體）、電 可擦除EEPROM(可擦除可程式化唯讀記憶體）或可用於高 速寫入、擦除及複製之所謂的RAM)—起使用。 雖然已詳細描述本揭示内容，但先前描述在所有態樣上 係圖解闡釋性且非限制性。應瞭解，可設計大量其他修改
155129.doc -22- S 201209825 及變更。 例如，在以上實施例中描述的諸層之材料、膜形成方法 及條件以及其他確實係非限制性，且任何其他材料或任何 其他膜形成方法亦將係可行的。在第一實施例中’例如該 等離子來源層3 1Β及32Β之各者可添加有任何其他過渡金 屬元素，例如鈦（Ti)、铪（Hf)、釩（V)、鈮（Nb)、钽（Ta)、 鉻（Cr)、鉬（Mo)或鎢（w)。此外，除了可添加銅（Cu)、銀 (Ag)及鋅（Zn)亦可添加鎳（Ni)或其他。 此外，例如在上述實施例中，具體描述記憶體元件i之 組態及記憶體裝置（記憶體單元陣列）之組態。然而，不必 提供所有該等層，或亦可提供任何其他層。 本揭示内容包含關於在2〇1〇年7月6曰向日本專利局申請 之曰本優先權專利申請案jp 201〇_153771(該案之整體内容 係以引用的方式併入本文中）中所揭示内容之標的。 熟習此項技術者應瞭解，各種修改、組合、子組合及替 代可取決於設計要求及其它因素而發生，只要該等修改、 組合、子組合及替代係在隨附申請專利範圍或其等效物之 範内。 【圖式簡單說明】 圖1係本揭示内容之一第一實施例中之一記憶體元件之 一橫截面視圖’其展示該記憶體元件之組態； 圖2係一修飾例中之一記憶體元件之一橫截面視圖； 圖3係本揭示内容之一實例中之一記憶體元件之一橫截 面視圖’其展示該記憶體元件之組態； 155129.doc •23- 201209825 圖4A及圖4B係圖3之記憶體元件之電路圖及一橫截面視 圖’其等展示該記憶體元件之操作（電流-電壓特性）； 圖5A及圖5B各者係展示對圖3之記憶體元件之電流-電壓 特性所進行的實驗之結果之一圖； 圖6係展示y千位元情況下之—電阻分佈之計算結果之 一圖； 圖7係另一修飾例中之一記憶體元件之一橫截面視圖， 圖8係本揭示内纟之一第二實施例中之一記憶體元件之 一橫截面視圖，其展示該記憶體元件之組熊； 圖9係本揭示内容之一第三實施例中之一記憶體元件之 一橫截面視圖，其展示該記憶體元件之組態；及 圖10係一 S己憶體裝置之一電路圖，其展示該記憶體裝置 之一例示性電路組態。 【主要元件符號說明】 1 記憶體元件 1A 記憶體元件 1B 記憶體元件 10 下電極/第一電極 20 上電極/第二電極 31 電阻變化元件 31A 電阻變化層 31B 離子來源層 32 電阻變化元件 32A 電阻變化層 155129.doc -24- 201209825 32B 離子來源層 33 防止擴散層 34A 中間電極 34B 中間電極 34C 中間電極 34D 中間電極 35 佈線 36 電阻變化元件 36A 電阻變化層 36B 離子來源層 37A 電阻變化層 37B 電阻變化層 38A 電阻變化層 38B 電阻變化層 41 第一元件 42 第二元件 43 場效電晶體 44 位元線 44A 位元線 44B 位元線 45 字線 45A 字線 45B 字線 46 源極線 155129.doc -25- 201209825 46Α 源極線 46Β 源極線 47 切換器 48 電流計 ·26· 155129.doc s

Claims (1)

  1. 201209825 七、申請專利範圍： 1 · 一種記憶體元件，其包括： 第一電極及第二電極；及 串聯電連接於該第一雷姑& 電極/、該第二電極之間之複數個 電阻變化元件，該等雷P且撤儿_ Μ 罨阻變化兀件之電阻值回應於施加 一電壓至該第一電極及坊楚_泰上 •^第一電極而可逆地變化，且相 對於該電壓施加而可變化至相同電阻狀態。 2. 如請求項1之記憶體元件，其令 該等電阻變化元件之各者包含： 離子來源層，其包含選自蹄（Te)、硫⑻及砸（㈣ 之至少-硫族元素及—可離子化金屬元素·，及 -電阻變化層’其係由電阻值高於該離子來源層之 電阻值之一材料製成。 3. 如請求項2之記憶體元件，其中 該離子來源層包含作為該可離子化金屬元素之銅㈣ 及錯（Zr)之一者或兩者。 4_如請求項3之記憶體元件，其中 該等電阻變化元件之各者的電阻值係藉由在該電阻變 化層中憑藉至該第一電極及該第二電極之該電壓施加形 成包a銅（Cu)及錯·（Zr)之一者或兩者之一導電路徑而減 小 〇 5.如請求項1之記憶體元件，其中 該等電阻變化元件係藉由提供至其各者之中間電極且 藉由連接於該等中間電極之間之一佈線而串聯電連接。 155129.doc 201209825 6.如4求項〗之記憶體元件，其中 :等電阻變化元件係藉由經堆疊分層且將 層权置於其間而串聯電連接。 方止擴散 7.如睛求項5之記憶體元件，其中 該複數個電阻變化元件 t m m ^ -人減小或增大所有該等 8. 一 化70件之該等電阻值而操作為一單一元件。 :種驅動—記憶體元件之方法，該記憶體元件包含第一 極及第：電極以及串聯電連接於該第 «之間之複數個電阻變化元件，該等電阻變化 =日應於施加一電壓至該第一電極及該第二電極而 :變化且相對於該電愿施加而可變化至相同電阻狀 態’該方法包括： 9. 藉由憑藉施加一電愿至該第一電極及該第二電極而一 次減小或增大所有料電阻變化元件之該等電阻值而將 該複數個電阻變化元件用作為一單一元件。 種5己憶體裝置，其包括： 複數個記憶體元件；及 一脈衝施加單元，其將一電壓或電流脈衝選擇性施加 至該等記憶體元件，其中 該等記憶體元件之各者包含： 第一電極及第二電極；及 串聯電連接於該第一電極與該第二電極之間之複數 個電阻變化元件，該等電阻變化元件之電阻值回應於 施加一電壓至該第一電極及該第二電極而可逆地變 化’且相對於該電壓施加而可變化至相同電阻狀態。 155129.doc S
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