TWI497491B - 記憶體元件及記憶體裝置 - Google Patents

記憶體元件及記憶體裝置 Download PDF

Info

Publication number
TWI497491B
TWI497491B TW101104579A TW101104579A TWI497491B TW I497491 B TWI497491 B TW I497491B TW 101104579 A TW101104579 A TW 101104579A TW 101104579 A TW101104579 A TW 101104579A TW I497491 B TWI497491 B TW I497491B
Authority
TW
Taiwan
Prior art keywords
layer
memory
ion source
electrode
atom
Prior art date
Application number
TW101104579A
Other languages
English (en)
Other versions
TW201239886A (en
Inventor
Tetsuya Mizuguchi
Kazuhiro Ohba
Shuichiro Yasuda
Masayuki Shimuta
Akira Kouchiyama
Hiroaki Sei
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201239886A publication Critical patent/TW201239886A/zh
Application granted granted Critical
Publication of TWI497491B publication Critical patent/TWI497491B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way

Landscapes

  • Semiconductor Memories (AREA)

Description

記憶體元件及記憶體裝置
本發明係關於一種記憶體元件及一種記憶體裝置，其等儲存基於包含一離子源層及一電阻變化層之一記憶體層中所觀察之電特性之任何變化之資訊。
先前提出一快閃記憶體、一FeRAM(鐵電隨機存取記憶體)、一MRAM(磁阻隨機存取記憶體)及其他作為一非揮發性記憶體，來自該非揮發性記憶體之資訊在電力切斷之情況下亦不會被擦除。此等類型之記憶體能夠使任何寫入資訊長時間保持且無需供應電力。然而，此等類型之記憶體各具有優點及缺點。具體而言，快閃記憶體確實具有高封裝密度，但缺點在於操作速度。FeRAM具有實現一較高封裝密度之微製造限制且亦具有一製程問題。MRAM具有一電力消耗問題。
鑒於以上情況，提出一種新型記憶體元件，其有利考量如上既有記憶體元件之微製造限制。此記憶體元件呈其中含有特定金屬之一離子導體夾於兩個電極之間之組態。就此一記憶體元件而言，兩個電極之一者係經組態以含有與該離子導體中所含之金屬相同之金屬。在將電壓施加於該兩個電極之間時，此允許將電極中之金屬(作為電極中之離子)分散至該離子導體中以藉此改變該離子導體之電阻值或電特性(諸如電容)。作為一實例，日本未審查專利申 請公開案(PCT申請案之公開日本翻譯)第2002-536840號及非專利文獻1(Nikkei Electronics，2003年1月20日出版(第104頁))各描述利用此等特性之一記憶體裝置之組態。日本未審查專利申請公開案(PCT申請案之公開日本翻譯)第2002-536840號尤其提出由硫族元素與金屬之一固溶體組態一離子導體。具體而言，該離子導體係由AsS、GeS、GeSe與Ag、Cu及Zn之一固溶體材料製成且兩個電極之一者含有Ag、Cu及Zn。
然而，就如上所述之經組態記憶體元件而言，當離子導體長時間處於其之一電阻值為低(例如「1」)之儲存狀態或其之一電阻值為高(例如「0」)之擦除狀態時，或當離子導體原本處於溫度高於室溫之氛圍中時，會因該電阻值展示一變化而存在一資訊保持失效問題。若資訊保持之性能(電阻值保持之特性)本身較差，則可認為此等元件特性無法很好地用在一非揮發性記憶體中。
為將電阻值之一變化儲存為擦除任何記錄資訊後之一記憶體元件中所觀察之資料，提出呈(例如)「下電極/GdOx/CuZrTeAlGe/上電極」結構之該記憶體元件(例如參閱日本未審查專利申請公開案第2009-43757號)。然而，就將GdOx用於導致一電阻變化之層之此一記憶體元件而言，擦除任何記錄資訊之操作需要電壓之一相對較高位準。再者，因為擦除任何記錄資訊後之該電阻值展示(例如)一大變動，所以可預期進一步改良該記憶體元件之保持特性。
另一方面，為解決以上問題，日本未審查專利申請公開案第2010-62247號(例如)中提出一種記憶體元件，其包含一層以含有導致一電阻變化之一層中之一硫族元素。然而，此一記憶體元件仍無法產生足夠效應，且可預期進一步減小操作電壓及可預期改良擦除記錄資訊後之電阻值之保持特性。
因此，可期望提供一種記憶體元件及一種記憶體裝置，其等在一低電流下極佳操作且具有令人滿意之保持特性之。
根據本發明之一實施例之一記憶體元件包含依此順序之一第一電極、一記憶體層及一第二電極。該記憶體層包含一電阻變化層及一離子源層。該電阻變化層係佈置在該第一電極側上且呈包含一層以含有一最高百分比之碲(Te)作為一陰離子組分之一單層或多層結構。該離子源層係佈置在該第二電極側上且含有一金屬元素及包含碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，其中鋁(Al)佔27.7原子%或更大及47.4原子%或更小。
根據本發明之另一實施例之一記憶體裝置包含：複數個記憶體元件，其等各包含依此順序之一第一電極、一記憶體層及一第二電極；及一脈衝施加元件，其將一電壓或電流脈衝選擇性施加至該等記憶體元件。在該記憶體裝置中，該等記憶體元件各為根據本發明之實施例之記憶體元件。
就根據本發明之實施例之記憶體元件(記憶體裝置)而 言，當相對於處於初始狀態(高電阻狀態)之元件而施加「正方向」(例如，第一電極側處於一負電位且第二電極側處於一正電位)之電壓或電流脈衝時，離子源層中所含之任何金屬元素被離子化及擴散至電阻變化層中，且接著藉由與第一電極處之電子結合而沈積或保持在電阻變化層中且形成一不純度。因此，含有金屬元素之一低電阻區段(導電路徑)係形成於記憶體層中以藉此減小電阻變化層之電阻(記錄之狀態)。當相對於本身處於低電阻狀態之元件而施加「負方向」(例如，第一電極側處於一正電位且第二電極側處於一負電位)之電壓脈衝時，已沈積在第一電極上之金屬元素被離子化且接著熔化至離子源層中。因此，含有金屬元素之該導電路徑消失且電阻變化層之電阻增大(擦除之初始狀態或狀態)。
本文中，藉由將Te用於電阻變化層，擦除時已沈積在電阻變化層中之金屬元素被容易地熔化在離子源層中。再者，藉由將Al用至離子源層中，一高電阻層(諸如Al之氧化物膜)係在擦除時形成於陽極電極上使得擦除後之高電阻狀態保持不變。再者，就含有27.7原子%或更大及47.4原子%或更小之Al之離子源層而言，可調整Al(或Al離子)在離子源層及電阻變化層中之遷移率。
就根據本發明之實施例之記憶體元件或記憶體裝置而言，電阻變化層含有Te。因此，此使一金屬元素容易在擦除時熔化在離子源層中以藉此允許在擦除資料時減小一電壓。另外，因為離子源層含有Al，所以一高電阻層(諸如 Al之氧化物膜)係形成於陽極上使得高電阻狀態在擦除時可保持不變。此外，因為離子源層含有27.7原子%或更多及47.4原子%或更小之Al，所以可調整Al(或Al離子)在離子源層及電阻變化層中之遷移率。因此，低電阻狀態在寫入時變為穩定，即，有利改良資料保持特性。
應瞭解以上一般描述與以下詳細描述兩者為例示性的且意欲提供如所主張之技術之進一步解釋。
包含附圖以提供本發明之一進一步理解，且附圖被併入本說明書之一部分中並構成本說明書之一部分。圖式繪示實施例且與本說明書一起用來解釋技術之原理。
下文中，藉由參考附圖而按以下順序描述本發明之一實施例。
(實施例)
1.記憶體元件(其中一電阻變化層呈單層結構之記憶體元件)
2.記憶體裝置
(修改方案)
(其中一電阻變化層呈雙層結構之記憶體元件)
(實例) (實施例) (記憶體元件)
圖1係本發明之一實施例中之一記憶體元件1之一橫截面圖，其展示該記憶體元件之組態。此記憶體元件1係經組 態以包含依此順序之一下電極10(第一電極)、一記憶體層20及一上電極30(第二電極)。
下電極10係設置在由(例如)一CMOS(互補金屬氧化物半導體)電路(如隨後所述(圖2))形成之一矽基板41上，藉此充當與該CMOS電路之部分連接之一區段。此下電極10係由用在半導體佈線程序中之一材料製成，例如鎢(W)、氮化鎢(WN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)及矽化物。當下電極10係由可導致一電場中之離子導電之一材料(諸如Cu)製成時，由Cu或其他製成之下電極10之表面可本身覆蓋有幾乎不導致離子導電或熱擴散之一材料，例如W、WN、氮化鈦(TiN)及氮化鉭(TaN)。當隨後將描述之一離子源層21含有Al時，較佳使用含有比Al更抗離子化之鉻(Cr)、W、鈷(Co)、Si、金(Au)、鈀(Pd)、Mo、銥(Ir)、鈦(Ti)及之其他之一或多者之一金屬膜或其之一氧化物或氮化物膜。
由離子源層21及一電阻變化層22組態記憶體層20。離子源層21含有待轉化成擴散至電阻變化層22之可移動離子(陽離子及陰離子)之一元素。可陽離子化之該元素包含金屬元素之一或兩者或兩者以上，諸如Al、Cu、鍺(Ge)、Zn及其他。待陰離子化之一離子導電材料包含硫族元素之一或多者，其等包含(例如)碲(Te)、硫(S)、硒(Se)。離子源層21係佈置在上電極30之側上且在此實例中與上電極30接觸。(若干)金屬元素與(若干)硫族元素係結合在一起以藉此形成一金屬硫族化物層。此金屬硫族化物層主要呈非晶 質結構且充當一離子供應源。
關於可陽離子化之金屬元素(其在寫入操作期間於陰極電極上被還原且形成呈金屬形式之一導電路徑(絲極))，化學穩定之任何元素係較佳，即，在含有上述(若干)硫族元素之離子源層21中可保持呈金屬形式。此一金屬元素除包含上述元素以外，亦包含週期表中4A族、5A族及6A族之過渡金屬元素，即，(例如)Ti、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、Ta、Cr、Mo及W。可使用此等元素中之一或兩者或兩者以上。替代地，銀(Ag)及Si或其他可用作為離子源層21之添加元素。
離子源層21之特定組合物本身含有ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl及其他。此等特定材料亦可包含CuZrTeAl(其為將Cu添加至ZrTeAl之一結果)且較佳使用CuZrTeAlGe(其為將Ge添加至CuZrTeAl之另一結果)。再者，可在添加上述添加元素之後使用CuZrTeAlGe。
在本身具有組合物之離子源層中，元素之各者之含量較佳在以下範圍內。即，Al之含量較佳在之範圍內(包含27.7原子%與47.4原子%兩者)。Cu及Zr之總含量較佳在23.6原子%至39.4原子%之範圍內(包含23.6原子%與39.4原子%兩者)。硫族元素之含量較佳在20.7原子%至42.7原子%之範圍內(包含20.7原子%與42.7原子%兩者)。若亦添加Ge，則其含量較佳為15原子%或更小。就此一組態而言，組合物元素之各者可完全達到其最大含量。隨後將描述其細節。
本文中，離子源層21中之金屬元素確實不受限於上述元 素且另一選擇可為包含Mg作為Al之一替代物之ZrTeMg。關於離子化金屬元素，即使所選用之一過渡金屬元素不是Zr而是Ti或Ta(例如可為TaTeAlGe)，但亦可使用任何類似添加元素。再者，關於離子導電材料，確實不受限於Te且亦可使用硫(S)、硒(Se)或碘(I)，即，具體為ZrSAl、ZrSeAl、ZrIAl、CuGeTeAl及其他。應注意Al未必被含有且亦可使用CuGeTeZr或其他。
應注意離子源層21可被添加任何其他元素以防止膜在(例如)記憶體層20之一高溫熱處理期間脫落。矽(Si)為亦可提供保持特性之改良之一例示性添加元素且較佳與Zr一起被添加至離子源層21。顺帶一提，若Si之添加量不足，則無法充分產生防止膜脫落之效應，且若其含量過多，則所得記憶體操作特性不足以令人滿意。鑒於以上情況，Si在離子源層21中之含量較佳在約10原子%至45原子%之範圍內以產生防止膜脫落之效應且具有令人滿意之記憶體操作特性。
再者，藉由使用更能與電阻變化層22中之Te發生反應之任何金屬元素(M)(隨後將描述)，所得離子源層21可呈Te/離子源層(含有金屬元素M)之分層結構。若為此結構且在膜形成之後經一熱處理，則所得結構係穩定化為MTe/離子源層21。更能與Te發生反應之元素之示例為Al、鎂(Mg)及其他。
電阻變化層22係佈置在下電極10之側上且在此實例中與下電極10接觸。此電阻變化層22充當抵抗電傳導之一障 壁。電阻變化層22展示當將一預定位準之電壓施加於下電極10與上電極30之間時電阻值之一變化。在此實施例中，此電阻變化層22係由主要含有Te(其作為一陰離子組分)之一化合物製成。此一化合物之示例為AlTe、MgTe或ZnTe。
電阻變化層22較佳具有1兆歐姆或更大之初始電阻值。就其本身而言，低電阻狀態下之電阻值較佳為數百千歐姆或更小。在高速讀取任何微製造電阻變化記憶體之電阻狀態時，低電阻狀態下之電阻值較佳為儘可能低。然而，因為當在20微安陪至50微安培及2伏特之條件下執行寫入時電阻值為40千歐姆至100千歐姆，所以可假定記憶體具有高於該值之初始電阻值。若允許電阻間隔為單數位寬度，則可認為上述電阻值係適當的。此處應注意，電阻變化層22不僅可由含有Te之上述材料製成且可由任何先前所使用之氧化物(諸如GaOx及AlOx)製成。
上電極30可由類似於下電極10之材料之一材料(即，用於半導體佈線之一熟知材料)製成且較佳由即使在後期退火之後亦不與離子源層21發生反應之一適合材料製成。
就此一記憶體元件1之實施例而言，當一電力供應電路(脈衝施加元件；圖中未展示)經由下電極10及上電極30而施加一電壓或電流脈衝時，記憶體層20展示其電特性之一變化(例如其電阻值之變化)以藉此執行資訊寫入、擦除及讀取。下文中具體描述此一操作。
首先，例如，將一正電壓施加至記憶體元件1使得上電 極30處於一正電位且下電極10之側處於一負電位。回應於以上情況，離子源層21中之任何金屬元素被離子化及擴散至電阻變化層22且接著藉由與下電極10之側上之電子結合而沈積。因此，一絲極係形成於下電極10與記憶體層20之間之界面上。此絲極係由還原為金屬形式之一低電阻金屬元素製成。替代地，離子化金屬元素保持在電阻變化層22中且形成一不純度。因此，一絲極係形成於電阻變化層22中且因此減小記憶體層20之電阻值，即，記憶體層20展示電阻值之一減小以低於初始狀態(高電阻狀態)下之電阻值(處於低電阻狀態)。
其後，即使記憶體元件1因停止將正電壓施加至其上而變為無電壓，低電阻之狀態亦保持不變。此意謂資訊寫入已完成。當用在一次性寫入記憶體裝置(即，所謂之一PROM(可程式化唯讀記憶體))中時，僅藉由上述記錄程序而完成記憶體元件1之記錄。另一方面，當應用在一可擦除記憶體裝置(即，RAM(隨機存取記憶體)、EEPROM(電子可擦除可程式化唯讀記憶體)或其他)中時，需要一擦除程序。例如，在擦除程序期間，將一負電壓施加至記憶體元件1使得上電極30處於一負電位且下電極10之側處於一正電位。回應於以上情況，在形成於記憶體層20內側之絲極中，金屬元素被離子化且接著被熔化至離子源層21中或與Te或其他結合以藉此形成諸如Cu2 Te或CuTe之一化合物。因此，由金屬元素製成之絲極消失或面積減小且電阻值因此展示一增大。
其後，即使記憶體元件1因停止將負電壓施加至其上而變為無電壓，其內之電阻值保持較高。此允許擦除寫入至記憶體元件1之任何資訊。藉由重複此一程序而使記憶體元件1經受資訊之重複寫入及寫入資訊之擦除。
例如，若高電阻值狀態係與資訊「0」相關且若低電阻值狀態係與資訊「1」相關，則將在資訊記錄之程序中藉由施加一正電壓而將資訊「0」改變成資訊「1」且將在資訊擦除之程序中藉由施加一負電壓而將資訊「1」改變成資訊「0」。應注意，在此實例中，雖然記憶體元件之電阻減小操作係與寫入操作相關且記憶體元件之電阻增大操作係與擦除操作相關，但可使關聯性顛倒。
在此實施例中，電阻變化層22係由主要含有Te之一化合物製成。因此，在電阻變化層22之電阻減小期間，自離子源層21擴散之金屬元素在電阻變化層22中被穩定化使得所得低電阻狀態變為容易保持。再者，相較於高負電性之氧化物及為共價化合物之矽化合物，Te與金屬元素之結合力更弱且因此藉由施加一擦除電壓使得擦除特性得以改良而將在電阻變化層22內側擴散之金屬元素容易地移動至離子源層21。應注意，關於硫族化合物之負電性，因為其等絕對值之升序為碲<硒<硫<氧，所以當氧在電阻變化層22中之含量較低且使用負電性較低之任何硫族化合物時改良之效應將較高。
接著，描述離子源層21較佳含有Ze、Al、Ge及其他之原因。
當離子源層21含有Zr時，此Zr與上述金屬元素(諸如銅(Cu))一起充當一離子化元素使得所得絲極為Zr與上述金屬元素(諸如Cu)之一混合物。本文中，假定Zr在寫入操作期間於陰極電極上被還原且假定Zr在寫入之後形成低電阻狀態下之呈金屬形式之一絲極。因還原Zr而形成之該絲極相對難以熔化在含有(若干)硫族元素(諸如S、Se及Te)之離子源層21中。因此，在處於寫入狀態(即，處於低電阻狀態)之後，所得低電阻狀態比僅含有上述金屬元素(諸如Cu)之一絲極之情況中之狀態容易保持。例如，藉由寫入操作而使Cu形成為一絲極。然而，呈金屬形式之Cu被容易地熔化在含有(若干)硫族元素之離子源層21中，且在不施加一寫入電壓脈衝之狀態中，即，在資料保持之狀態中，Cu再次被離子化且狀態被改變成高電阻。所得資料保持特性因此無法令人滿意。另一方面，將Zr與任何適當含量之Cu結合有利於非晶化且使離子源層21之微結構保持均勻以藉此促進電阻值保持特性之改良。
另外，對於高電阻狀態在擦除時之保持，當離子源層21含有Zr時，將產生以下效應。即，(例如)當待形成之一絲極含有Zr時且當Zr被熔化在離子源層21中以再次成為離子時，Zr離子因Zr之離子遷移率至少低於Cu而即使在時溫度升高或Zr離子長時間處於高溫時亦抵抗移動。就此而言，呈金屬形式之Zr係不易沈積在陰極電極上且因此保持高電阻，即使其係保持在高於室溫之溫度中或其長時間處於高溫。
再者，當離子源層21含有Al時，若上電極係因擦除操作而偏壓至一負電位，則形成穩定在類似於一固態電解質之離子源層21與陽極電極之間之界面上之一氧化物膜。此使高電阻狀態(擦除狀態)穩定。此亦促進考量電阻變化層之自複製之重複頻率之增大。本文中，Al確實不是唯一選擇，且亦可含有作用類似於Al之Ge或其他。
就此而言，當離子源層21含有Zr、Al、Ge及其他時，所得記憶體元件具有比前述記憶體元件改良之寬範圍電阻值保持特性、寫入及擦除操作之高速特性及低電流操作與增大重複頻率之特性。再者，例如，若在電阻自低改變至高期間通過調整一擦除電壓而產生介於高與低之間之任何中間電阻狀態，則所得中間狀態將具有一良好穩定性。因此，所得記憶體不僅能夠進行二進制儲存且能夠進行多級儲存。本文中，亦可在電阻自高改變至低期間通過調整藉由改變一寫入電流所沈積之原子之數量而產生此一中間狀態。
記憶體操作之此等各種重要特性(即，電壓施加後之寫入及擦除操作之特性、電阻值保持之特性及操作之重複頻率)根據Al、Zr及Cu以及Ge之添加量而變動。
當Al之含量過多時，Al離子變為容易移動以藉此產生由Al離子還原所致之寫入狀態。因為呈金屬形式之Al在硫族固態電解質中不夠穩定，所以低電阻寫入狀態之保持特性被降級。另一方面，當Al之含量過少時，擦除操作自身之改良效應或高電阻區之保持特性被削弱以藉此減小重複頻 率。鑒於以上情況，Al在離子源層21中之含量較佳為27.7原子%或更大且更佳為47.4原子%或更小。
例如，若Zr之含量過多，則所得離子源層21之電阻值減小過多以藉此無法將電壓有效施加至離子源層21或導致Zr難以熔化在硫族化物層中。此尤其導致難以擦除且用於擦除之臨限電壓基於Zr之添加量而增大。若Zr之含量實在過多，則此亦導致難以寫入，即，導致電阻減小。另一方面，若Zr之添加量過少，則寬範圍電阻值之保持特性之改良效應(如上所述)被削弱。
雖然將一適當含量之Cu添加至離子源層21確實有利於非晶化，但若其含量過多，則呈金屬形式之Cu使寫入保持特性降級或負面影響在含有(若干)硫族元素之離子源層21中不夠穩定之寫入操作速度。然而，Zr與Cu之一組合產生使離子源層21易於呈非晶質及使離子源層21之微結構保持均勻之效應。因此，此防止離子源層21中之材料組分因重複操作而變為不均勻以藉此增大重複頻率且改良保持特性。當Zr在離子源層中之含量適當時，即使由Cu製成之絲極再次被熔化至離子源層21中，亦假定金屬鋯(Zr)之絲極在電阻變化層22中保持不變，且低電阻狀態因此保持不變。就此而言，寫入保持之特性不受影響。
對於如上Zr與Cu結合時所產生之效應，Zr與Cu在離子源層21中之總含量較佳在23.5原子%至37原子%之範圍內(包含23.5原子%與37原子%兩者)。僅Zr在離子源層21中之含量較佳為9原子%或更大且更佳為18.5原子%或更小。
本文中未必含有Ge，但當添加Ge時，考慮到Ge之含量過多會使寫入保持特性降級，Ge之含量較佳為15原子%或更小。
此處應注意，記憶體元件1之特性實際上取決於Zr與Te之間之組合物比率。因此，Zr與Te之間之組合物比率較佳落在以下範圍內。
Zr(原子%)之組合物比率/Te(原子%)之組合物比率=0.3：0.84
此未必明顯，但因為Cu具有低於Zr之離解度之離解度且因為離子源層21之電阻值由Zr與Te之間之組合物比率決定，所以只要Zr與Te之間之組合物比率落在上述範圍內，則電阻值保持適合。因此，此似乎因為施加至記憶體元件1之偏壓電壓有效作用於電阻變化層22之部分。
當值未落在上述範圍內時(例如當當量比過大時)，陽離子與陰離子之間失去平衡，且因此在既有金屬元素中，任何未離子化元素之數量增加。因此，無法有效率地消除擦除操作期間由寫入操作產生之絲極。類似地，當陰離子元素因為當量比過小而存在過多時，由寫入操作產生之呈金屬形式之絲極不傾向於保持呈金屬形式。因此，寫入狀態保持之特性似乎被降級。
下文中描述實施例中之記憶體元件1之製造方法。
首先，例如，由TiN製成之下電極10係形成於由一CMOS電路(諸如選擇電晶體)形成之一基板上。其後，若必要，則(例如)藉由反向濺鍍而移除下電極10之表面上之 任何氧化物或其他。接著，通過交換用於濺鍍之一裝置中之靶而執行上至上電極30之接連包含電阻變化層22及離子源層21之層之形成。本文中之靶為各具有適應於對應層之材料之組合物之靶。電極之直徑(φ)為50奈米至300奈米。同時使用一組合物元素之一靶來形成合金之一膜。
在形成上至上電極30之層後，形成連接至上電極30之一佈線層(圖中未展示)且一接觸區段係經連接以實現全部記憶體元件1中之一共同電位。其後，分層膜經受一後期退火程序。就此而言，完成圖1之記憶體元件1。
如上所述，在此記憶體元件1中，施加一電壓使得上電極30處於一正電位且下電極10處於一負電位以藉此形成下電極10與電阻變化層22之間之界面上之一絲極。因此，此減小電阻變化層22之電阻值使得寫入被執行。接著，此時將極性與用於寫入之施加至上電極30及下電極10之電壓相反之一電壓施加至上電極30及下電極10之各者。回應於以上情況，形成於電阻變化層22內側之絲極中之金屬元件再次被離子化且接著熔化至離子源層21中。因此，此增大電阻變化層22之電阻值使得擦除被執行。
在實施例之記憶體元件1中，藉由將Te用於其中與金屬元素之結合力相對較弱之電阻變化層，回應於施加一擦除電壓而將絲極容易地熔化至離子源層。再者，藉由將Al用至離子源層中，一氧化物膜係在擦除操作期間形成於離子源層21與陽極電極之間之界面上。因為此氧化物膜為自複製類型，所以改良擦除狀態下(即，高電阻狀態下)之保持 特性。再者，就含有27.7原子%或更大及47.4原子%或更小之Al之離子源層21而言，調整Al(或Al離子)在離子源層21及電阻變化層22中之遷移率。
如上所述，就實施例中之記憶體元件1而言，電阻變化層22包含Te。因此，此使一絲極易於在施加一擦除電壓時熔化以藉此允許減小擦除資料時之一電流。此外，因為離子源層21含有Al，所以Al之一氧化物膜係在擦除時形成於陽極電極上。因為此氧化物膜為自複製類型，所以防止元素特性因重複操作而降級以藉此有利改良擦除狀態下之保持特性。此外，就含有27.7原子%或更大及47.45原子%或更小之Al之離子源層21而言，調整Al(或Al離子)在離子源層21及電阻變化層22中之遷移率。因此，此不僅改良擦除狀態下之保持特性且改良寫入狀態下之保持特性。換言之，可在一低電流下執行操作且改良重複特性及資料保持特性。
再者，就含有Cu、Zr及Ge之離子源層21而言，在更大程度上改良資料保持特性。尤其當離子源層21含有如下之Al、Cu、Zr及Ge時，即，27.7原子%Al27.7原子%、23.6原子%Cu+Zr39.4原子%、20.7原子%硫族元素42.7原子%及15原子%或更小之Ge(若被添加)，即使記憶體係經微製造且即使用於控制記憶體元件1之寫入及擦除之一電晶體之電流驅動力減小，資料之寫入及擦除亦變為可能。再者，資料保持特性可保持令人滿意。換言之，藉由使用此記憶體元件1來組態一記憶體裝置，所得記憶體裝置可 尺寸較小且具有一高密度。
(記憶體裝置)
可(例如)藉由將複數個上述記憶體元件1配置成數列或一矩陣而組態一記憶體裝置(記憶體)。此時，記憶體元件1可視情況各與用於元件選擇用途之一MOS電晶體或一二極體連接以組態一記憶體元件。接著，所得記憶體元件可藉由佈線而各連接至一感測放大器、一位址解碼器、寫入、擦除及讀取之電路及其他。
圖2及圖3各展示包含配置成一矩陣之諸多記憶體元件1之一例示性記憶體裝置(記憶體元件陣列)。圖2展示該記憶體元件陣列之橫截面組態，且圖3展示該記憶體元件陣列之組態之一平面圖。在此記憶體元件陣列中，對於記憶體元件1之各者，連接至其下電極10側之佈線係經設置以便與連接至其上電極30側之佈線交叉且記憶體元件1係佈置在各自交叉點處。
全部記憶體元件1共用若干層，即，電阻變化層22、離子源層21及上電極30。換言之，此等層(即，電阻變化層22、離子源層21及上電極30)之各者供全部記憶體元件1共同使用(各為供全部記憶體元件1使用之一特定層)。上電極30為供任何相鄰元件共同使用之一板狀電極PL。
另一方面，下電極10係個別設置至記憶體元件之各者使得記憶體元件係彼此電分離。就此而言，記憶體元件陣列中之記憶體元件1各由與其下電極10對應之位置界定。下電極10係各連接至用於元件選擇用途之其對應MOS電晶體 Tr，且記憶體元件1係各佈置在其對應MOS電晶體Tr上方。
MOS電晶體Tr係由形成於由基板41中之一元件分離層42分離之一區中之源極/汲極區43及一閘極電極44組態。一側壁絕緣層係形成於閘極電極44之壁表面上。閘極電極44亦充當一字線WL，其為記憶體元件1之兩種位址佈線之一者。MOS電晶體Tr之源極/汲極區43之一者係經由各種層(即，一插塞層45、一金屬佈線層46及一插塞層47)而電連接至記憶體元件1之下電極10。MOS電晶體Tr之源極/汲極區43之另一者係經由插塞層45而連接至金屬佈線層46。金屬佈線層46係連接至一位元線BL(參考圖3)，其為記憶體元件1之另一種位址佈線。應注意圖3中由交替長短虛線指示MOS電晶體Tr之一作用區48。在作用區48中，接觸區段51係連接至記憶體元件1之下電極10且一接觸區段52係連接至位元線BL。
在此一記憶體元件陣列中，當一電壓係經由由字線WL接通之MOS電晶體Tr之閘機而施加至位元線BL時，該電壓係經由MOS電晶體Tr之源極/汲極而導引至選定記憶體元件之下電極10。在此實例中，關於施加至下電極10之該電壓，當其極性處於一負電位(相較於上電極30(板狀電極PL)之電位)時，記憶體元件1之電阻值之狀態被改變為低電阻(如上所述)以藉此將資訊寫入選定記憶體元件。接著，當此時施加至下電極10之電壓之電位為正(相較於上電極30(板狀電極PL)之電位)時，記憶體元件1之電阻值之狀態 再次被改變為高電阻以藉此擦除寫入至選定記憶體元件之資訊。例如在讀取寫入資訊時，MOS電晶體Tr選擇一記憶體元件且相對於選定記憶體元件而施加一預定位準之電壓或電流。此時，經由連接至位元線BL或板狀電極PL之末端之一感測放大器或其他而偵測基於記憶體元件1之電阻狀態之不同電流或電壓位準。本文中，施加至選定記憶體元件之電壓或電流被設定為小於記憶體元件1展示電阻值之一變化時之所處電壓或其他之臨限值。
如上所述，此實施例之記憶體裝置適用於各種類型之記憶體裝置。例如，記憶體裝置適於與任何類型之記憶體一起使用，諸如可用於高速寫入、擦除及複製之一次性寫入PROM、電可擦除EEPROM或所謂RAM。
(修改方案)
接著，描述上述實施例之一修改方案中之一記憶體元件2。圖4係記憶體元件2之一橫截面圖，其展示記憶體元件2之組態。雖然現描述記憶體元件2，但與以上實施例中之結構組件類似之任何結構組件具有相同元件符號且不再加以描述。此記憶體元件2係經組態以包含依此順序之下電極10(第一電極)、一記憶體層60及上電極30(第二電極)。
記憶體層60包含一離子源層61及一電阻變化層62。離子源層61具有與上述離子源層21之組合物相同之組合物，且電阻變化層62呈包含第一電阻變化層62A及第二電阻變化層62B之結構，其將一者依序佈置在起自下電極10側之另一者上。
第一電阻變化層62A及第二電阻變化層62B各充當與上述實施例中之電阻變化層22類似之抵抗電傳導之一障壁且各具有不同組合物。就此而言，防止所得記憶體元件2之電阻值不同於其他記憶體元件在初始狀態或擦除狀態下之電阻值，且所得記憶體元件2能夠在寫入及擦除時保持電阻值，即使寫入及擦除操作被執行複數次。
較佳地，由含有由釔(Y)、鑭(La)、釹(Nd)、釤(Sm)、釓(Gd)、铽(Tb)及鏑(Dy)組合物之一群中之稀土元素之至少一者之氧化物或氮化物或含有由矽(Si)、鋁(Al)、鈦(Ti)、鋯(Zr)及鉿(Hf)組合物之一群中之至少一元素之氧化物或氮化物組態此一第一電阻變化層62A。此係因為所得之一奈米級膜相對平坦。
類似於以上實施例中之電阻變化層22，第二電阻變化層62B係由主要含有Te(其作為一陰離子組分)之一化合物製成。此一化合物之示例為AlTe、MgTe或ZnTe。
替代地，可由含有物理性質(例如原子量或原子半徑)不同之元素之氧化物或氮化物或性質不同之氧化物或氮化物(即，具有不同於離子源層21之可濕性之可濕性)組態第一電阻變化層62A及第二電阻變化層62B。若為此結構，則所得互補效應可較顯著。
具體而言，第一電阻變化層62A可含有釓氧化物(GdOx)且第二電阻變化層62B可含有鋁(Al)或矽(Si)之氮化物或鋁(Al)或矽(Si)之氧化物(鋁氧化物(AlOx)或矽氧化物(SiOx))。
若為此情況，則因為含有釓氧化物(GdOx)之第一電阻變 化層62A促進一絲極之形成，所以層因此較佳佈置成與下電極10接觸。由鋁(Al)或矽(Si)之氮化物或氧化物製成之第二電阻變化層62B係佈置在第一電阻變化層62A與離子源層61之間。因此，此產生由具有比釓(Gd)之原子半徑小之一原子半徑之鋁(Al)或矽(Si)所致之對釓氧化物(GdOx)膜之任何缺陷之一補充效應。
替代地，第一電阻變化層62A未必由釓氧化物(GdOx)製成且亦可由一材料(例如鋁(Al)或矽(Si)之氧化物或氮化物)組態，該材料可藉由由離子源層61所提供之一金屬元素之離子形成電壓偏壓之一不純度而產生低電阻狀態。若為此情況，則將利用如上所組態之第二電阻變化層62B來產生與上述效應類似之效應，即具有不同於第一電阻變化層62A之物理性質之物理性質(原子量或原子半徑)或具有不同於離子源層61之性質之性質(諸如可濕性)。
就修改方案中之記憶體元件2而言，電阻變化層62呈包含組合物不同之第一電阻變化層62A及第二電阻變化層62B之分層結構。因此，除產生上述實施例中所實現之效應外，亦產生以下效應。即，藉由將由氧化物製成之第一電阻變化層62A設置在下電極10上而防止元素特性降級(即使重複寫入及擦除操作)。再者，此緩和氧化物或氮化物膜在擦除時之形成以藉此有利防止擦除時由過量電壓施加引起之不充分絕緣。就此而言，可預期改良重複特性。此外，此可加寬可供使用之碲化合物膜之電阻範圍使得供使用之材料之選擇範圍被增大。下文中描述根據本發明之實 施例之具體實例。
製造上述實施例中之記憶體元件1及記憶體元件陣列之各種樣品且檢驗其等之特性。
(實驗1) (樣品1-1至1-61)
首先，如圖2及圖3中所展示，一MOS電晶體Tr係形成於一半導體基板11上。接著，形成一絕緣層以便覆蓋半導體基板11之表面且一通孔係形成於該絕緣層中。其後，藉由CVD(化學氣相沈積)而用由W(鎢)製成之一電極材料填充該絕緣層中之該通孔且藉由CMP(化學機械拋光)而使所得通孔之表面平坦。其後，藉由重複此等程序而形成一插塞層15、一金屬佈線層16、一插塞層17及下電極10且接著使下電極10經受基於記憶體元件之圖案化。
接著，使用一濺鍍裝置來使記憶體層20與60及上電極30形成於下電極10上。電極之直徑(φ)為50奈米至300奈米。同時，使用一組合物元素之靶來形成合金之一膜。其後，使上電極30經受基於表面之蝕刻以藉此形成具有200奈米之厚度之一佈線層(Al層)，該佈線層連接至與一外部電路連接以提供一中間電位(Vdd/2)之一接觸部分。其後，作為一後期退火程序，在用於一真空熱處理之一爐中，所得結構在200℃之溫度下經受一熱處理達兩個小時。以此方式，圖2及圖3中所展示之記憶體元件陣列被製造且用作為樣品1-1至1-61。
在樣品1-1至1-61中，「下電極/電阻變化層/離子源層/上 電極」之組合物及膜厚度為「TiN/Al1Te9(3.5奈米)/離子源層(50奈米)/W(50奈米)」。下電極10、電阻變化層22及上電極30之組合物及膜厚度係固定，但離子源層21之組合物係變動。表1及表2各為樣品1-1至1-61中之離子源層21之組合物之一列表。應注意表1及表2中之離子源層21之組合物為製造時所使用之組合物。關於離子源層21及電阻變化層22之實際組合物，藉由製程中所執行之一熱處理而使離子源層21中之可移動離子(諸如Cu、Zr或Al)擴散至電阻變化層22。
(特性評估)
分別評估樣品1-1至1-61之資料保持特性及重複特性。首先，利用10奈秒/10奈秒之寫入/擦除脈衝寬度、130微安培之一記錄電流及3.0伏特之一記錄電壓來執行一寫入操作。其後，藉由將一擦除電流自55微安培變動至135微安培及藉由將一擦除電壓自0.45伏特變動至1.1伏特而執行一擦除操作。在各種條件下對總計20個元件(10元件×2列之記憶體元件陣列)重複執行此等操作達105 次。在寫入狀態下停止該兩列元件之一列之操作且在擦除狀態下停止另一列之操作，藉此量測在寫入及擦除之各狀態下之電阻值。其後，在130℃下執行一高溫加速保持測試達一個小時後再次量測寫入及擦除之各狀態下之電阻值。以此一方式，分別評估樣品1-1至1-61之資料保持特性。
在以下條件下重複執行寫入及擦除操作達106 次，且量測寫入及擦除之各狀態下之電阻值。在條件1下，檢查一低電流下之電阻值在寫入及擦除狀態下之任何變化。在條件2下，檢查一高電流下之電阻值在寫入及擦除狀態下之任何變化。關於具體條件，條件1包含7.5微安培之一記錄電流、3.0伏特之一記錄電壓及10奈秒/10奈秒之一寫入/擦除脈衝寬度作為共同條件，且在以下三個條件下執行擦除操作。擦除操作期間之擦除電流及電壓分別為條件(1-1)下之114微安培及0.70伏特、條件(1-2)下之112微安培及0.65伏特及條件(1-3)下之110微安培及0.60伏特。條件2包含135微安培之一記錄電流、3.0伏特之一記錄電壓及10奈秒 /10奈秒之一寫入/擦除脈衝寬度作為共同條件，且在以下三個條件下執行擦除操作，即，擦除操作期間之擦除電流及電壓分別為條件(2-1)下之200微安培及0.80伏特、條件(2-2)下之190微安培及0.75伏特及條件(2-3)下之180微安培及0.70伏特。
表1及表2各展示樣品1-1至1-61之各者之資料保持特性及重複特性之「良好」或「不佳」及離子源層之組合物之列表。圖5A至圖7D各展示特性圖之一部分，其展示資料保持特性及重複特性。應注意，在展示重複特性之特性圖中，上部分指示條件(1-1)及(2-1)下之特性，中間部分指示條件(1-2)及(2-2)下之特性，且下部分指示條件(1-3)及(2-3)下之特性。再者，圖8A及圖8B將評估結果展示為(諸如)Al、Cu+Zr及Te之三元組合物圖。圖8A展示其整體之組合物圖，且圖8B展示由一實線封圍之圖8A之部分之放大圖。在圖式中，空心圓指示樣品之資料保持特性與重複特性兩者令人滿意。此等結果展示使資料保持特性與重複特性兩者令人滿意之離子源層21及61具有27.7原子%至47.7原子%範圍內之鋁(Al)、23.6原子%至39.4原子%範圍內之銅(Cu)與鋯(Zr)之總和(即，(Cu+Zr))及20.7原子%至42.7原子%範圍內之碲(Te)之組合物。應注意，圖8A及圖8B之三元組合物圖各展示不包含鍺(Ge)之含量比，但如圖1及圖2中所展示，Ge之含量較佳為15原子%或更小。
(實驗2)
記憶體元件陣列(其中電阻變化層22之組合物不同於樣 品1-1至1-61中之組合物)被製造且用作為樣品2-1至2-4。使用此等樣品2-1至2-4，在類似於實驗1中之條件之條件下分別評估資料保持特性及重複特性。在樣品2-1至2-4中，「下電極/電阻變化層/離子源層/上電極」之組合物及膜厚度為「TiN/AlxTe10-x(3.5奈米)/離子源層(50奈米)/W(50奈米)」。表3為樣品2-1至2-4中之電阻變化層22及離子源層21之組合物及評估結果之一列表。圖9A至圖9D各為展示樣品2-1至2-4之各者中之資料保持特性及重複特性之一特性圖。
此等結果展示，即使電阻變化層22中之Al與Te之組合物比率變動，但只要離子源層21中之組合物(即，Al、Zr、Cu、Ge及Te(硫族元素)之組合物)落在上述範圍內，則所得資料保持特性及重複特性亦令人滿意。
(實驗3)
接著，在展示令人滿意之資料保持特性及重複特性之樣品1-1及1-61之任何者中，在低電流條件下，更具體而言，在7微安培至50微安培之一記錄電流、3.0伏特之一記錄電壓及1奈秒至100毫秒之一記錄脈衝寬度之條件下使用100件元件來分別評估該等樣品之資料保持特性。表4展示樣 品1-9、1-20、1-21、1-28、1-30、1-58、1-60及1-61之各者之離子源層之組合物及資料保持特性之「良好」及「不佳」。圖10A至圖11C各為展示資料保持特性之一特性圖。再者，圖12將低電流條件下之資料保持特性之評估結果展示為Al、Cu+Zr及Te之三元組合物圖。
此等結果展示即使在一較低電流下亦可使該等樣品之資料保持特性令人滿意之離子源層21之組合物，即，27.7原子%至38.6原子%範圍內之鋁(Al)、25.8原子%至38.2原子%範圍內之銅(Cu)與鋯(Zr)之總和(即，(Cu+Zr))、29.1原子%至42.7原子%範圍內之碲(Te)及15原子%或更小之鍺(Ge)。此等結果亦展示，在實驗1之組合物範圍內，有利於低電流操作之組合物比率範圍係在Al之組合物比率較低之一區中。
(實驗4)
使用記憶體元件1(其中電阻變化層22含有氧)來製造記憶體元件陣列，且該等記憶體元件陣列係用作為樣品3-1及3-2。表5為電阻變化層22及離子源層21之組合物及與在 類似於實驗1中之條件之條件下所量測之資料保持特性及重複特性有關之評估結果。圖13A及圖13B各為展示資料保持特性及重複特性之一特性圖。
此等結果展示，即使電阻變化層22含有氧，但只要離子源層21及61之組合物(即，Al、Zr、Cu、Ge及Te(硫族元素)之組合物)落在上述範圍內，則所得資料保持特性及重複特性亦令人滿意。
(實驗5)
在下文中，使用修改方案中之記憶體元件2(即，含有第一電阻變化層62A及第二電阻變化層62B之記憶體元件2)來製造記憶體元件陣列，且該等記憶體元件陣列係用作為樣品4-1至4-3。在樣品4-1至4-3中，「下電極/第一電阻變化層/第二電阻變化層/離子源層/上電極」之組合物及膜厚度為「TiN/第一電阻變化層/第二電阻變化層/離子源層(50奈米)/W(50奈米)」。表六為第一電阻變化層62A及第二電阻變化層62B之組合物及膜厚度及離子源層61之組合物及評估結果之一列表。圖14A至圖14C各為展示樣品4-1至4-3之各者中之資料保持特性及重複特性之一特性圖。
此等結果展示，即使電阻變化層係以複數形式佈置在彼此上，但只要離子源層61之組合物(即，Al、Zr、Cu、Ge及Te(硫族元素)之組合物)落在上述範圍內，則所得資料保持特性及重複特性亦令人滿意。
雖然已藉由參考實施例、修改方案及實例而詳細描述本發明，但本發明不受限於上述實施例及其他且應瞭解吾人可想出諸多其他修改方案。
例如，上述實施例及其他中具體描述記憶體元件1及2之組態及記憶體元件陣列之組態。然而，無需提供全部層或亦可提供任何其他層。
再者，例如，以上實施例及其他中所述之層之材料、膜形成方法與條件及其他確實不受限制，且任何其他材料或任何其他膜形成方法將亦可行。例如，只要上述組合物比率保持相同，則離子源層21及61可各添加任何其他類型之過渡金屬元素，諸如Ti、Hf、V、Nb、Ta、Cr、Mo或W，且Cu、Ag及Zn確實不受限制且可添加鎳(Ni)。
本發明含有與2011年3月4日於日本專利局所申請之日本優先專利申請案JP 2011-48376中所揭示之標的相關之標 的，該案之全文以引用方式併入本文中。
熟習技術者應瞭解，可根據設計要求及其他因素而作出各種修改、組合、子組合及替代，只要其等落在隨附申請專利範圍或其等效物之範疇內。
1‧‧‧記憶體元件
2‧‧‧記憶體元件
10‧‧‧下電極/第一電極
20‧‧‧記憶體層
21‧‧‧離子源層
22‧‧‧電阻變化層
30‧‧‧上電極/第二電極/板狀電極
41‧‧‧基板
42‧‧‧元件分離層
43‧‧‧源極/汲極區
44‧‧‧閘極電極
45‧‧‧插塞層
46‧‧‧金屬佈線層
47‧‧‧插塞層
48‧‧‧作用區
51‧‧‧接觸區段
52‧‧‧接觸區段
60‧‧‧記憶體層
61‧‧‧離子源層
62A‧‧‧第一電阻變化層
62B‧‧‧第二電阻變化層
圖1係本發明之一實施例中之一記憶體元件之一橫截面圖，其展示該記憶體元件之組態。
圖2係使用圖1之記憶體元件之一記憶體元件陣列之一橫截面圖，其展示該記憶體元件陣列之組態。
圖3係圖2之記憶體元件陣列之一平面圖。
圖4係本發明之一修改方案中之一記憶體元件之一橫截面圖，其展示該記憶體元件之組態。
圖5A至圖5D係各展示實例1中之資料保持特性及重複特性之一簡圖。
圖6A至圖6D係各亦展示實例1中之資料保持特性及重複特性之一簡圖。
圖7A至圖7D係各亦展示實例1中之資料保持特性及重複特性之一簡圖。
圖8A及圖8B係各展示實例1中之一離子源層中之元素組合物之三元組合物圖。
圖9A至圖9D係各展示實例2中之資料保持特性及重複特性之一簡圖。
圖10A至圖10F係各展示實例3中之資料保持特性之一簡圖。
圖11A至圖11C係各亦展示實例3中之資料保持特性之一簡圖。
圖12係展示實例3中之一離子源層中之元素組合物之三元組合物圖。
圖13A及圖13B係各展示實例4中之資料保持特性及重複特性之一簡圖。
圖14A至圖14C係各展示實例5中之資料保持特性及重複特性之一簡圖。
1‧‧‧記憶體元件
10‧‧‧下電極/第一電極
20‧‧‧記憶體層
21‧‧‧離子源層
22‧‧‧電阻變化層
30‧‧‧上電極/第二電極/板狀電極

Claims (11)

  1. 一種記憶體元件，其包括：依此順序之一第一電極、一記憶體層及一第二電極，其中該記憶體層包含：一電阻變化層，其佈置在該第一電極之側上且呈包含一層以含有一最高百分比之碲(Te)作為一陰離子組分之一單層或多層結構，及一離子源層，其佈置在該第二電極之側上且含有包括鋁(Al)之至少一金屬元素及包含碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，其中鋁(Al)佔27.7原子%或更大及47.4原子%或更小。
  2. 如請求項1之記憶體元件，其中該離子源層進一步含有銅(Cu)及鋯(Zr)，且其等在該離子源層中之一含量為23.6原子%或更大及39.4原子%或更小。
  3. 如請求項1之記憶體元件，其中該硫族元素在該離子源層中之一含量為20.7原子%或更大及42.7原子%或更小。
  4. 如請求項1之記憶體元件，其中該離子源層進一步含有鍺(Ge)，且鍺(Ge)在該離子源層中之一含量為15原子%或更小。
  5. 如請求項1之記憶體元件，其中回應於將一電壓施加至該第一電極及該第二電極，藉 由在該電阻變化層中形成含有該至少一金屬元素之一低電阻區段而發生電阻值之一變化。
  6. 一種記憶體元件，其包括：依此順序之一第一電極、一記憶體層及一第二電極，其中該記憶體層包含：一電阻變化層，其佈置在該第一電極之側上且呈包含一層以含有一最高百分比之碲(Te)作為一陰離子組分之一單層或多層結構，及一離子源層，其佈置在該第二電極之側上且含有至少一金屬元素及包含碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，其中該至少一金屬元素含有Al、Cu、Zr及Ge以滿足27.7原子%Al38.6原子%、25.8原子%Cu+Zr38.2原子%、29.1原子%硫族元素42.7原子%及Ge15原子%之一關係。
  7. 一種記憶體裝置，其包括：複數個記憶體元件，其等各包含依此順序之一第一電極、一記憶體層及一第二電極；及一脈衝施加元件，其將一電壓或電流脈衝選擇性施加至該等記憶體元件，其中該記憶體層包含：一電阻變化層，其佈置在該第一電極之側上且呈包含一層以含有一最高百分比之碲(Te)作為一陰離子組分之一單層或多層結構，及 一離子源層，其佈置在該第二電極之側上且含有包含鋁(Al)之至少一金屬元素及包含碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，其中鋁(Al)佔27.7原子%或更大及47.4原子%或更小。
  8. 如請求項7之記憶體裝置，其中該離子源層進一步含有銅(Cu)及鋯(Zr)，且其等在該離子源層中之一含量為23.6原子%或更大及39.4原子%或更小。
  9. 如請求項7之記憶體裝置，其中該硫族元素在該離子源層中之一含量為20.7原子%或更大及42.7原子%或更小。
  10. 如請求項7之記憶體裝置，其中該離子源層進一步含有鍺(Ge)，且鍺(Ge)在該離子源層中之一含量為15原子%或更小。
  11. 一種記憶體裝置，其包括：複數個記憶體元件，其等各包含依此順序之一第一電極、一記憶體層及一第二電極；及一脈衝施加元件，其將一電壓或電流脈衝選擇性施加至該等記憶體元件，其中該記憶體層包含：一電阻變化層，其佈置在該第一電極之側上且呈包含一層以含有一最高百分比之碲(Te)作為一陰離子組分之一單層或多層結構，及一離子源層，其佈置在該第二電極之側上且含有至 少一金屬元素及包含碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，其中該至少一金屬元素含有Al、Cu、Zr及Ge以滿足27.7原子%Al38.6原子%、25.8原子%Cu+Zr38.2原子%、29.1原子%硫族元素42.7原子%及Ge15原子%之一關係。
TW101104579A 2011-03-04 2012-02-13 記憶體元件及記憶體裝置 TWI497491B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011048376A JP2012186316A (ja) 2011-03-04 2011-03-04 記憶素子および記憶装置

Publications (2)

Publication Number Publication Date
TW201239886A TW201239886A (en) 2012-10-01
TWI497491B true TWI497491B (zh) 2015-08-21

Family

ID=45654836

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101104579A TWI497491B (zh) 2011-03-04 2012-02-13 記憶體元件及記憶體裝置

Country Status (6)

Country Link
US (1) US9202560B2 (zh)
EP (1) EP2495729A3 (zh)
JP (1) JP2012186316A (zh)
KR (1) KR101913860B1 (zh)
CN (1) CN102683378B (zh)
TW (1) TWI497491B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201011909A (en) * 2008-09-02 2010-03-16 Sony Corp Storage element and storage device
CN102403044B (zh) * 2010-09-08 2014-10-15 北京大学 测试阻变随机访问存储器件的数据保持特性的方法
JP5480233B2 (ja) * 2011-12-20 2014-04-23 株式会社東芝 不揮発性記憶装置、及びその製造方法
US8921821B2 (en) * 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
US9202846B2 (en) 2013-03-22 2015-12-01 Kabushiki Kaisha Toshiba Resistance random access memory device
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9431606B1 (en) * 2015-08-12 2016-08-30 Micron Technology, Inc. Memory cells
CN107732010B (zh) * 2017-09-29 2020-07-10 华中科技大学 一种选通管器件及其制备方法
KR20190062819A (ko) * 2017-11-29 2019-06-07 서울대학교산학협력단 저항변화 메모리 소자 및 그 동작방법
KR102549544B1 (ko) * 2018-09-03 2023-06-29 삼성전자주식회사 메모리 장치
JP2021048310A (ja) * 2019-09-19 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080083918A1 (en) * 2004-07-22 2008-04-10 Sony Corporation Storage Element
US7463512B2 (en) * 2007-02-08 2008-12-09 Macronix International Co., Ltd. Memory element with reduced-current phase change element
WO2010026924A1 (ja) * 2008-09-02 2010-03-11 ソニー株式会社 記憶素子および記憶装置
TW201011894A (en) * 2008-09-02 2010-03-16 Sony Corp Storage element and storage device
US20100195371A1 (en) * 2007-08-06 2010-08-05 Sony Corporation Memory element and memory device
US20100269923A1 (en) * 2001-12-04 2010-10-28 Parsons Natan E Electronic faucets for long-term operation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1159743B1 (en) 1999-02-11 2007-05-02 Arizona Board of Regents Programmable microelectronic devices and methods of forming and programming same
US7658773B2 (en) * 2006-09-29 2010-02-09 Qimonda Ag Method for fabricating a solid electrolyte memory device and solid electrolyte memory device
JP2009043905A (ja) * 2007-08-08 2009-02-26 Hitachi Ltd 半導体装置
US8134194B2 (en) * 2008-05-22 2012-03-13 Micron Technology, Inc. Memory cells, memory cell constructions, and memory cell programming methods
US7750386B2 (en) * 2008-11-12 2010-07-06 Seagate Technology Llc Memory cells including nanoporous layers containing conductive material
US8134138B2 (en) * 2009-01-30 2012-03-13 Seagate Technology Llc Programmable metallization memory cell with planarized silver electrode
KR20110023036A (ko) 2009-08-28 2011-03-08 동우 화인켐 주식회사 컬러필터용 착색 경화성 조성물, 이를 이용하여 제조되는 착색패턴을 포함하는 컬러필터 및 화상표시장치
JP5630021B2 (ja) * 2010-01-19 2014-11-26 ソニー株式会社 記憶素子および記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100269923A1 (en) * 2001-12-04 2010-10-28 Parsons Natan E Electronic faucets for long-term operation
US20080083918A1 (en) * 2004-07-22 2008-04-10 Sony Corporation Storage Element
US7463512B2 (en) * 2007-02-08 2008-12-09 Macronix International Co., Ltd. Memory element with reduced-current phase change element
US20100195371A1 (en) * 2007-08-06 2010-08-05 Sony Corporation Memory element and memory device
WO2010026924A1 (ja) * 2008-09-02 2010-03-11 ソニー株式会社 記憶素子および記憶装置
TW201011894A (en) * 2008-09-02 2010-03-16 Sony Corp Storage element and storage device
TW201011909A (en) * 2008-09-02 2010-03-16 Sony Corp Storage element and storage device

Also Published As

Publication number Publication date
CN102683378B (zh) 2016-05-18
TW201239886A (en) 2012-10-01
KR20120100733A (ko) 2012-09-12
US20120294063A1 (en) 2012-11-22
EP2495729A3 (en) 2013-04-24
US9202560B2 (en) 2015-12-01
CN102683378A (zh) 2012-09-19
EP2495729A2 (en) 2012-09-05
JP2012186316A (ja) 2012-09-27
KR101913860B1 (ko) 2018-10-31

Similar Documents

Publication Publication Date Title
TWI497491B (zh) 記憶體元件及記憶體裝置
US9356232B2 (en) Method of making memory element with ion source layer comprised of two or more unit IO source layers
EP2178122B1 (en) Memory element and memory device
TWI542054B (zh) 記憶體元件，製造其之方法，及記憶體裝置
CN102544364B (zh) 存储元件和存储装置
TWI467571B (zh) 記憶體組件及記憶體裝置
JP5724651B2 (ja) 記憶素子および記憶装置
JP2012199336A (ja) 記憶素子および記憶装置
TWI540776B (zh) 儲存裝置及儲存單元
CN102376354A (zh) 存储元件和存储装置
CN102403458A (zh) 存储元件和存储装置
JP4465969B2 (ja) 半導体記憶素子及びこれを用いた半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees