TWI467571B - 記憶體組件及記憶體裝置 - Google Patents

記憶體組件及記憶體裝置 Download PDF

Info

Publication number
TWI467571B
TWI467571B TW99145636A TW99145636A TWI467571B TW I467571 B TWI467571 B TW I467571B TW 99145636 A TW99145636 A TW 99145636A TW 99145636 A TW99145636 A TW 99145636A TW I467571 B TWI467571 B TW I467571B
Authority
TW
Taiwan
Prior art keywords
layer
memory
electrode
layers
resistance
Prior art date
Application number
TW99145636A
Other languages
English (en)
Other versions
TW201140582A (en
Inventor
Shuichiro Yasuda
Katsuhisa Aratani
Kazuhiro Ohba
Hiroaki Sei
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201140582A publication Critical patent/TW201140582A/zh
Application granted granted Critical
Publication of TWI467571B publication Critical patent/TWI467571B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/51—Structure including a barrier layer preventing or limiting migration, diffusion of ions or charges or formation of electrolytes near an electrode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

記憶體組件及記憶體裝置
本發明係關於根據包含一離子源層及一高電阻層之一記憶體層的電特性之變化儲存資訊的一種記憶體組件及一種記憶體裝置。
通常使用NOR型或NAND型快閃記憶體作為用於資料儲存之半導體非揮發性記憶體。但是根據此等半導體非揮發性記憶體，大電壓係寫入及擦除操作所必需的，且限制注入至浮動閘中之電子數量引起對記憶體小型化的限制。
最近，已提議電阻變化型記憶體(諸如ReRAM(電阻隨機存取記憶體)、PMC(可程式化金屬化單元)或類似物)來作為可克服對小型化限制的下一代非揮發性記憶體(例如，1998年6月2日美國5,761,115的<<Nature Material 1614>>第312頁(2006)，現在11 28(2008)的<<Axon,and Sawa Materials>>)。此等記憶體具有一簡單結構，該簡單結構具有兩個電極之間的一電阻變化層。同樣，根據JP-A-2006-196537中揭示之記憶體，於一第一電極與一第二電極之間設置一離子源層及一個氧化物膜(用於記憶體之薄膜)，以取代電阻變化層。在此等電阻變化型記憶體中，認為原子或離子根據熱或電場移動且因此形成導電路徑以改變電阻值。
但是，為了經由前端半導體製程實現電阻變化型非揮發性記憶體中之大容量，低電壓及低電流操作係必需的。此係因為隨著使驅動電晶體小型化，其等驅動電流及電壓變得較低。即，為了實現一小型化電阻變化型非揮發性記憶體，所必需的是記憶體具有能夠受小型化電晶體驅動之功能。此外，為了實現低電流操作，同樣必需的是維持在低電流及高速度(奈秒級的短脈衝)下重寫之一電阻狀態(資料)。
作為先前技術中的此種記憶體，(例如)存在一種具有「下電極/GdOx /CuZrTeAlGe/上電極」之結構的記憶體。在具有此一組態的記憶體中，在重寫電流值等於或大於100 μA之情況下，資料寫入/擦除操作中之操作速度及資料維持特性良好。但是，記憶體具有若重寫電流值設定為等於或小於100 μA之低電流、則資料維持特性退化的問題。同樣，由於擦除操作期間的不足之特性，高電壓係擦除資料中所必需的。進一步而言，因為擦除狀態中之電阻值趨向於朝著相對於多重寫入/擦除操作之較低值改變，所以寫入電阻及擦除電阻之電阻分離寬度變得不足。
就以上情況而言，期望提供可改良低電流下的寫入資料之維持特性且可降低擦除操作所必需之電壓的一種記憶體組件及一種記憶體裝置。亦期望提供可減少擦除狀態相對於多重寫入/擦除操作中的電阻值之差的一種記憶體組件及一種記憶體裝置。
根據本發明之一實施例，提供一種記憶體組件，其按順序包含：一第一電極；一記憶體層；及一第二電極；其中該記憶體層包含：一高電阻層，其包含作為陰離子組分之中的主要組分之碲(Te)且形成於該第一電極側上；及一離子源層，其包含至少一種金屬元素及碲(Te)、硫(S)及硒(Se)之中的至少一種硫族元素且形成於該第二電極側上。
根據本發明之另一實施例，提供一種記憶體裝置，其包含複數個記憶體組件，該複數個記憶體組件之每一者按順序具有一第一電極、一記憶體層及一第二電極；及一脈衝施加構件，其用於將電壓或電流脈衝選擇性施加至該複數個記憶體組件；其中根據本發明之實施例的記憶體組件係用作該記憶體組件。
根據本發明之另一實施例，提供一種記憶體組件，其按順序包含：一第一電極；一記憶體層；及一第二電極；其中該記憶體層包含：一高電阻層，其形成於該第一電極側上且包含複數個層，其中該複數個層之至少一者包含作為陰離子組分之中的主要組分之碲(Te)；及一離子源層，其包含至少一種金屬元素及碲(Te)、硫(S)及硒(Se)之中的至少一種硫族元素且形成於該第二電極側上。
根據本發明之又一實施例，提供一種記憶體裝置，其包含複數個記憶體組件，該複數個記憶體組件之每一者按順序具有一第一電極、一記憶體層及一第二電極；及一脈衝施加構件，其用於將電壓或電流脈衝選擇性施加至該複數個記憶體組件；其中根據本發明之另一實施例的記憶體組件係用作該記憶體組件。
在根據本發明之實施例的記憶體組件(記憶體裝置)中，若「正方向」之電壓或電流脈衝(例如，負電位在第一電極側上且正電位在第二電極側上)施加至初始狀態(高電阻狀態)中之記憶體組件，則包含於離子源層中之金屬元素被離子化且擴散至高電阻層內部中，且經擴散之金屬元素與待於第一電極上擷取之電子鍵結或殘留於高電阻層內部以形成一雜質度。因此，包含金屬元素之導電路徑形成於記憶體層內部，且高電阻層之電阻降低(寫入狀態)。若「負方向」之電壓脈衝(例如，正電位在第一電極側上且負電位在第二電極側上)施加至此低電阻狀態中之記憶體組件，則正在第一電極上擷取之金屬元素被離子化且溶解至離子源層內部中。因此，包含金屬元素之導電路徑消失，且高電阻層之電阻增大(初始狀態或擦除狀態)。
此處，因為高電阻層包含包括作為陰離子組分之中的主要組分之碲(Te)的層，所以在高電阻層之低電阻狀態期間已擴散至高電阻層中之金屬元素穩定以促進低電阻狀態中的維持。另一方面，因為相較於氧化物或矽化合物，碲(Te)具有與金屬元素之弱鍵結力，且已擴散至高電阻層內部中的金屬元素易於移動至離子源層，所以擦除特性被改良。
根據本發明之一實施例的記憶體組件或記憶體裝置，因為記憶體層中之高電阻層包含包括作為陰離子組分之中的主要組分之碲(Te)的層，所以可改良低電阻狀態中之寫入資料的維持特性，且可在資料擦除期間實現低電壓操作。進一步而言，可減少擦除狀態相對於多重寫入/擦除操作中的電阻值之差。
在下文中，將參考圖式按順序描述本發明之實施例。
[第一實施例]
(1)記憶體組件(具有一單層高電阻層之記憶體組件)
(2)記憶體裝置
[第二實施例]
(1)記憶體組件(具有兩層高電阻層之記憶體組件)
[實例] [第一實施例] (記憶體組件)
圖1係圖解說明根據本發明之一第一實施例的一記憶體組件1之組態的一橫截面圖。此記憶體組件1按順序包含一下電極(第一電極) 10、一記憶體層20及一上電極(第二電極) 30。
例如，如稍後描述之下電極10(圖2)係形成於其上形成CMOS(互補金屬氧化物半導體)電路之矽基板41上，且用作至CMOS電路部分之連接部分。此下電極10係由用於一半導體製程之互連材料(例如，W(鎢)、WN(氮化鎢)、Cu(銅)、Al(鋁)、Mo(鉬)、Ta(鉭)、矽化物或類似物)所組態。在下電極10係由諸如具有在電場中發生離子導電之可能性的銅(Cu)之材料製成之情況下的案例中，由銅(Cu)或類似物製成之下電極10的表面可塗敷有很難達成離子導電或熱擴散之材料，諸如W(鎢)、WN(氮化鎢)、TiN(氮化鈦)、TaN(氮化鉭)或類似物。同樣，在Al(鋁)包含於待稍後描述的離子源層21中之情況下的案例中，較佳的是使用比Al(鋁)更難離子化的一材料，例如包含至少一種Cr(鉻)、W(鎢)、Co(鈷)、Si(矽)、Au(金)、Pd(鈀)、Mo(鉬)、Ir(銥)、Ti(鈦)及類似物的金屬膜或其等氧化物膜或氮化物膜。
記憶體層20係由一離子源層21及高電阻層22組成。離子源層21包含(例如)一種或兩種或多種金屬元素(諸如銅(Cu)、銀(Ag)、鋅(Zn)及類似物)以作為可正離子化元素。記憶體層20亦包含碲(Te)、硫(S)及硒(Se)之中的一種或兩種或多種硫族元素以作為可負離子化離子導電材料且形成於上電極30側上，且此處，形成為與上電極30接觸。
金屬元素及硫族元素係彼此組合以形成一金屬硫族化物層。此金屬硫族化物層主要具有一非晶結構，且用作一離子供應源。離子源層21具有比一初始狀態或一擦除狀態中的高電阻層22之電阻低的電阻。
因為在寫入操作期間使可正離子化金屬元素在陰極電極上去氧以形成一金屬狀態中之導電路徑(絲狀體)，所以較佳的是此金屬元素係可在金屬狀態中存在於包含硫族元素之離子源層21之內部中的化學上穩定之元素。例如，此金屬元素可為週期表中族4A、5A及6A中的過渡金屬，諸如Ti(鈦)、Zr(鋯)、Hf(鉿)、V(釩)、Nb(鈮)、Ta(鉭)、Cr(鉻)、Mo(鉬)及W(鎢)。在此等元素之中，可使用其等一種或兩種或多種。此外，Al(鋁)、Cu(銅)、Ge(鍺)或Si(矽)或類似物可用作離子源層21之添加元素。
同樣，若離子源層21係製成為具有使用易於在包含於待描述之層的高電阻層22中之碲(Te)上反應的金屬元素(M)之稱作Te/離子源層(包含金屬元素M)的層壓結構，則易於在穩定為稱作MTe/離子源層21之結構的碲(Te)上反應的一元素可為膜形成之後經熱處理之鋁(Al)或鎂(Mg)。
如上文描述之離子源層21的詳細材料可為(例如)ZrTeAl、TiTeAl、CrTeAl、WTeAl或TaTeAl。同樣，可使用(例如)ZrTeAl，藉由將Cu添加至ZrTeAl獲得之CuZrTeAl，藉由將Ge添加至CuZrTeAl獲得之CuZrTeAlGe或藉由將添加元素添加至CuZrTeAlGe獲得之CuZrTeAlSiGe。同樣，可使用藉由使用Mg來替代ZrTeAl中之Al獲得的ZrTeMg。作為離子化之金屬元素，甚至在替代鋯(Zr)選擇一不同過渡金屬元素(諸如鈦(Ti)或鉭(Ta))之情況下的案例中，亦可使用相同添加元素，例如TaTeAlGe或類似物亦為可能。進一步而言，作為離子導電材料，除了碲(Te)之外亦可使用硫(S)、硒(Se)或碘(I)，且明確言之，可使用ZrSAl、ZrSeAl或ZeIAl或類似物。
在此案例中，為了在高溫熱處理期間抑制記憶體層20中的膜剝離之目的，可將其他元素添加至離子源層21。例如，矽(Si)係亦被期望可改良維持特性的一添加元素，且較佳的是將矽(Si)連同鋯(Zr)一起添加至離子源層21。但是，若矽(Si)之添加量太小，則不能期望膜剝離防止效果，而若添加量太大，則很難獲得良好記憶體操作特性。較佳的是離子源層21中之矽(Si)含量係在約10原子百分比至45原子百分比之範圍內。
高電阻層22係在下電極10側上，且此處形成為與下電極10接觸。此高電阻層22具有作為導電之障壁的一功能，且在一預定電壓施加於下電極10與上電極30之間之情況下的案例中，高電阻層22指示比離子源層21之電阻值高的一電阻值。在此實施例中，高電阻層22係由具有表現為作為主要組分之陰離子組分的碲(Te)之一化合物組成。此一化合物可為(例如)AlTe、MgTe或ZnTe。作為含有(例如)碲(Te)之化合物的組合物，由於稍後描述之原因，較佳的是AlTe中之鋁(Al)含量等於或大於20原子百分比及等於或小於60原子百分比。同樣，較佳的是高電阻層22之初始電阻值等於或大於1 MΩ。自此，較佳的是低電阻狀態中之電阻值等於或小於幾百kΩ。為了在高速下讀取一小型化電阻變化型記憶體之電阻狀態，較佳的是儘可能降低低電阻狀態中之電阻值。但是，因為在20 μA至50 μA及2 V之條件下寫入之電阻值係40 kΩ至100 kΩ，所以假設記憶體之初始電阻值係高於此值。進一步而言，在考慮一數位之電阻分離寬度中，電阻值被視為適當值。
雖然以與下電極10相同之方式使用一已知半導體互連材料形成上電極30，但較佳的是使用甚至在後退火程序中仍不在離子源層21上反應之一穩定材料。
在根據此實施例之記憶體組件1中，若經由下電極10及上電極30自一電源供應器(脈衝施加單元)(未圖解說明)施加一電壓脈衝或一電流脈衝，則記憶體層20之電特性(電阻值)改變，且如此執行資訊之寫入、擦除及讀取。在下文中，將詳細描述操作。
首先，藉由使上電極30處於正電位且使下電極10處於負電位，一正電壓施加至一記憶體組件1。因此，包含於離子源層21中之金屬元素被離子化且擴散至高電阻層22中，且經擴散之金屬元素與待於下電極10側上擷取之電子鍵結。結果，已去氧成為金屬狀態的低電阻金屬元素的導電路徑(絲狀體)形成於下電極10與記憶體層20之間的一界面上。另一方面，離子化金屬元素仍殘留於高電阻層22之內部以形成一雜質度。因此，導電路徑形成於高電阻層22之內部以降低記憶體層20之電阻值，且因此高電阻層22從初始狀態之一高電阻狀態改變為低電阻狀態。因此，高電阻層亦稱作可變電阻層。
其後，即使藉由移除正電壓而移除施加至記憶體組件1之電壓，仍可維持低電阻狀態。因此，寫入資訊。在使用可惟寫單次之記憶體裝置(所謂之PROM(可程式化唯讀記憶體))之案例中，僅藉由上文描述之寫入程序完成寫入。另一方面，雖然擦除程序係在可擦除記憶體裝置(即，一RAM(隨機存取記憶體)或一EEPROM(電可擦除可程式化唯讀記憶體))之應用中所必需的，但一負電壓可施加至記憶體組件1，使得在擦除程序中，上電極30係處於負電位且下電極10係處於正電位。因此，已形成於記憶體層20中的導電路徑之金屬元素被離子化為溶解於離子源層21中或與碲(Te)或類似物鍵結以形成化合物，諸如Cu2Te、CuTe或類似物。因此，歸因於金屬元素之導電路徑消失或變為使電阻值增大。同樣，在施加一高電壓之案例中，存在於離子源層21之內部的添加元素(諸如鋁(Al)或鍺(Ge))在第一電極上形成氧化物膜或氮化物膜，且記憶體層20改變為較高電阻狀態。
其後，即使藉由移除負電壓而移除施加至記憶體組件1之電壓，仍可維持較高電阻狀態。因此，可擦除所寫入資訊。藉由重複上文描述之程序，可重複地執行記憶體組件1中之資訊寫入及所寫入資訊的擦除。
例如，藉由分別使高電阻值狀態相對應於資訊「0」且使低電阻值狀態相對應於資訊「1」，可經由施加正電壓可在寫入資訊之程序中使資訊從「0」改變為「1」，且經由施加負電壓可在擦除資訊之程序中使資訊從「1」改變為「0」。此處，例證的是使記憶體組件處於低電阻狀態中之操作及使記憶體組件處於高電阻狀態中之操作分別相對應於寫入操作及擦除操作。但是，相對應關係可定義為相反。
為了解調變寫入資料，較佳的是寫入之後的電阻值對初始電阻值之比率變大。但是，若高電阻層之電阻值太大，則很難寫入(即很難使記憶體組件處於一低電阻狀態)，且寫入臨限值電壓變得太大。因此，初始電阻值調整為等於或小於1 GΩ。可(例如)由高電阻層22之厚度或包含於高電阻層中之陰離子量控制高電阻層22之電阻值。
在此實施例中，因為由具有作為主要組分之碲(Te)的化合物形成高電阻層22，所以在高電阻層22之內部使在高電阻層22之低電阻狀態期間自離子源層21擴散之金屬元素穩定，且因此變得易於維持低電阻狀態。同樣，因為相較於具有高負電性之氧化物或具有共價鍵之矽化合物，碲(Te)具有與金屬元素之弱鍵結力，且已擴散至高電阻層22之內部中的金屬元素易於因擦除電壓之施加移動至離子源層21，所以擦除特性被改良。同樣，在硫族化物化合物中，按碲<硒<硫<氧之順序負電性之絕對值增大，在高電阻層22中之氧變少或使用具有低負電性之硫族化物時，可使改良效果增大。
進一步而言，在此實施例中，如上文所描述，較佳的是離子源層21包含鋯(Zr)、鋁(Al)、鍺(Ge)及類似物。在下文中，將描述原因。
在鋯(Zr)包含於離子源層21中之情況下的案例中，與金屬元素(諸如銅(Cu)及類似物)一起之鋯(Zr)用作一離子化元素，且形成其中混合鋯(Zr)與上文描述之金屬元素(諸如(Cu))的一導電路徑。認為在寫入操作期間使鋯(Zr)在陰極電極上去氧且在寫入操作之後的低電阻狀態中形成一金屬狀態中的導電路徑(絲狀體)。其中使鋯(Zr)去氧之金屬絲狀體較難溶解於包含硫族元素(諸如硫(S)、硒(Se)及碲(Te))之離子源層21中，且在單次性寫入狀態(即，在較低電阻狀態)中，相較於上文描述的單金屬元素(諸如銅(Cu))之導電路徑，易於維持低電阻狀態。例如，銅(Cu)係藉由寫入操作形成為金屬絲狀體。但是，金屬狀態中之銅(Cu)易於溶解於包含硫族元素之離子源層21中，使得銅(Cu)被再次離子化且轉變為並不施加寫入電壓脈衝之狀態中的高電阻狀態(資料維持狀態)。由於此，並不獲得足夠的資料維持功能。另一方面，因為鋯(Zr)與適當量之銅(Cu)的混合加速非晶化且均勻地維持離子源層21之小型化結構以促進電阻值維持效能之改良。
同樣，在擦除操作期間維持高電阻狀態中，在鋯(Zr)包含於離子源層21中之情況下的案例中，例如形成鋯(Zr)之導電路徑，且在鋯(Zr)再次溶解為離子源層21中之離子之情況下的案例中，即使溫度升高，鋯(Zr)亦很難移動或鋯(Zr)其實會長時間剩留，此係因為鋯(Zr)具有比銅(Cu)低的離子遷移率。由於此，在金屬狀態中於陰極電極上發生擷取很難，且甚至在維持比周圍溫度高的高溫狀態或維持狀態較長時間之情況下的案例中，亦維持高電阻狀態。
進一步而言，在鋁(Al)包含於離子源層21中之情況下的案例中，若藉由擦除操作將上電極偏壓為負電位，則穩定氧化物膜形成於用作固體電解質之離子源層21與陽極電極之間的界面上，且因此使高電阻狀態(擦除狀態)穩定。此外，從高電阻層之自再生觀點看，此亦促進重複次數之增加。在此案例中，除了鋁(Al)之外，亦可包含執行相同行動之鍺(Ge)或類似物。
如上文所描述，在離子源層21包含鋯(Zr)、鋁(Al)、鍺(Ge)及類似物之情況下的案例中，相較於先前技術中之記憶體組件，可改良寬範圍電阻值維持效能及高速寫入/擦除操作效能，且亦增加重複次數。進一步而言，例如若在電阻狀態從低電阻狀態改變為高電阻狀態時，藉由調整擦除電壓達成高電阻狀態與低電阻狀態之間的中間狀態，則可穩定地維持狀態。因此，除了二值記憶體之外，亦可實現多值記憶體。在此案例中，在電阻狀態從高電阻狀態改變為較低電阻狀態時，亦可藉由調整經由寫入電流之改變而擷取的原子量來產生中間狀態。
但是，記憶體操作之重要特性(諸如用於施加此一電壓之寫入/擦除操作特性、電阻值維持特性及操作重複次數)可根據鋯(Zr)、銅(Cu)、鋁(Al)及鍺(Ge)之添加量而不同。
例如，若鋯(Zr)含量太高，則離子源層21之電阻值被過度降低，且不可將一有效電壓施加至離子源層21或很難使鋯(Zr)溶解於硫族化物層中。由於此，擦除變得尤為困難，且擦除臨限值電壓根據鋯(Zr)之添加量而增加。若擦除臨限值電壓變得太高，則很難寫入，即很難處於低電阻狀態中。另一方面，若鋯(Zr)之添加量太少，則降低改良上文描述之寬範圍電阻值維持特性的效果。因此，離子源層21中之鋯(Zr)含量較佳的是7.5原子百分比或更多，且更佳的是26原子百分比或更少。
同樣，在適當量的銅(Cu)添加至離子源層21之情況下的案例中，加速非晶化，然而在銅(Cu)量太大之情況下的案例中，金屬狀態中之銅(Cu)在包含硫族元素之離子源層21中具有不足的穩定性，且因此寫入維持特性變得更壞或對高速寫入操作產生不利影響。另一方面，鋯(Zr)與銅(Cu)之混合促進非晶態形成，且因此均勻地維持離子源層21之小型化結構。因此，因為離子源層21中之材料組分的非均勻性由於重複操作而被阻止，所以增加重複次數且改良維持特性。在足夠量鋯(Zr)包含於上文描述之範圍內之情況下的案例中，即使銅(Cu)之導電路徑再溶解於離子源層21中，仍認為藉由金屬鋯(Zr)之導電路徑仍殘留，且因此並不出現對寫入維持特性之影響。同樣，若保持解離及離子化狀態中之陽離子與陰離子的電荷量相等關係，則足夠，且根據期望之銅(Cu)添加量，離子電荷的當量比率係在如下之範圍內。
{(Zr的最高離子價×莫耳數或原子百分比)+(Cu的離子價)×莫耳數或原子百分比}/(硫族元素的離子價×莫耳數或原子百分比)=0.5至1.5。
但是，記憶體組件1之特性取決於鋯(Zr)對碲(Te)之組合物比率。因此，較佳的是鋯(Zr)對碲(Te)之組合物比率係在如下範圍內。
Zr組合物比率(原子百分比)/Te組合物比率(原子百分比)=0.2至0.74。
自此，雖然此非必然精確，但此由僅在組合物比率係在上文描述之範圍內之情況下的案例中，在從銅(Cu)之差異度低於鋯(Zr)之差異度且離子源層21之電阻值係由鋯(Zr)與碲(Te)之組合物比率決定的點上獲得一期望之電阻值的事實所引起，且施加至記憶體組件1之偏壓電壓有效地施加至高電阻層22之部分。
若組合物比率超出上文描述之範圍(例如若當量比率太高)，則不能獲得陽離子及陰離子之平衡，且增加現有金屬元素之中的未離子化元素量。由於此，認為很難在擦除操作期間有效地移除寫入操作中出現之導電路徑。同樣地，若當量比率太低且過度存在陰離子元素，則在金屬狀態中存在寫入操作中出現的金屬狀態中之導電路徑很難，且因此寫入狀態之維持效能退化。
同樣，若鋁(Al)含量太高，則鋁(Al)離子易於移動，且藉由使鋁(Al)離子去氧達成寫入狀態。因為金屬狀態中之鋁(Al)在硫族化物之固體電解質的內部具有低穩定性，所以低電阻寫入狀態之維持效能退化。另一方面，若鋁(Al)量過小，則擦除操作自身或改良高電阻區域之維持特性的效果降低，且重複次數減少。因此，離子源層21內部的鋁(Al)含量較佳的是等於或大於30原子百分比，或更佳的是等於或小於50原子百分比。
非必然包含鍺(Ge)，且若鍺(Ge)含量太高，則寫入維持特性退化，且因此，添加鍺(Ge)之案例中的鍺(Ge)含量較佳的是等於或小於15原子百分比。
在下文中，將描述一種根據此實施例製造記憶體組件1之方法。
首先，在其上形成一CMOS電路(諸如一選擇電晶體)之基板上形成(例如)由鎢(W)製成的一下電極。其後，若有必要，則藉由反向濺鍍或類似方法自下電極10之表面移除氧化物。接著，藉由交換使用由調適高電阻層22、離子源層21及上電極30之材料的組合物製成之標靶的濺鍍裝置中之各自標靶，順次形成各自層。電極直徑為50 nmΦ至300 nmΦ。使用組成元素之標靶同時形成合金膜。
在膜形成直至上電極30之後，形成連接至上電極30之一互連層(未圖解說明)，且用於獲得與所有記憶體組件1共同之電位的接觸部分係連接至該上電極30。其後，相對於層壓膜執行後退火程序。經由上文描述之程序，完成如圖1中所圖解說明之記憶體組件1。
如上文所描述，根據本實施例之記憶體組件1，因為形成具有作為其主要組分之碲(Te)的高電阻層，所以已在高電阻層22之低電阻狀態期間從離子源層21擴散之金屬元素在高電阻層22之內部穩定，且因此可改良低電阻狀態，即，寫入維持特性。另一方面，因為相較於具有高負電性之氧化物或具有共價鍵之矽化合物，碲(Te)具有與金屬元素之弱鍵結力，所以已擴散至高電阻層22之內部中的金屬元素易於移動至離子源層21，且因此可降低在擦除操作期間(即，在高電阻狀態中)所必需之電壓。同樣，可減少擦除狀態相對於多重寫入/擦除操作中的電阻值之差。特定而言，在此實施例中，因為使用具有硫族元素中之最低負電性的碲(Te)，所以使寫入維持特性之改良效果增大。
同樣，因為離子源層21包含鋯(Zr)、鋁(Al)、鍺(Ge)及類似物，所以資料維持特性較佳。同樣，在小型化之案例中，甚至在電晶體之電流驅動力減少之情況下的案例中可維持資訊。因此，藉由使用此記憶體組件1組態記憶體裝置，可達成高密度及小型化。
[記憶體裝置]
可藉由將複數個記憶體組件1配置成(例如)行形式或配置成矩陣形式而組態一記憶體裝置(記憶體)。在此案例中，藉由(若有必要)將用於選擇一元件或一個二極體之一MOS電晶體連接至每一記憶體組件1而組態一記憶體單元，且一感測放大器、一位址解碼器、一寫入/擦除/讀取電路及類似物可經由互連連接至記憶體單元。
圖2及圖3圖解說明其中複數個記憶體組件1配置成矩陣形式之一記憶體裝置的一實例。圖2係一橫截面圖，且圖3係圖解說明記憶體單元陣列2之組態的平面圖。在記憶體單元陣列2中，關於每一記憶體組件1，形成連接至該記憶體組件1之下電極10側的一互連及連接至該記憶體組件1之上電極30側的一互連以便彼此交叉，且在(例如)此等互連之交叉點附近，配置每一記憶體組件1。
所有記憶體組件1共用高電阻層22、離子源層21及上電極30之每一層。即，由用於所有記憶體組件1之各自共同層(相同層)分別組態高電阻層22、離子源層21及上電極30。上電極30係相對於相鄰單元之共同板電極PL。
另一方面，對於每一記憶體單元分離形成之下電極10係在相鄰單元之間電分離，且規定每一記憶體單元之一記憶體組件1處於相對應下電極10之一位置中。下電極10連接至用於選擇一單元之一相對應MOS電晶體，且每一記憶體組件1形成於MOS電晶體Tr之上側上。
MOS電晶體Tr係由形成於藉由半導體基板41中之一元件隔離層42所分離的區域中之源極/汲極區域43及一閘極電極44組成。在閘極電極44之壁表面上，形成一側壁絕緣層。閘極電極44亦用作為記憶體組件1之一側位址線的一字線WL。MOS電晶體Tr之源極/汲極區域43的一側及記憶體組件1之下電極10係經由栓塞層45、金屬互連層46及栓塞層47彼此電連接。MOS電晶體Tr之源極/汲極區域43的另一側經由栓塞層45連接至金屬互連層46。金屬互連層46連接至為記憶體組件1之另一位址線的位元線BL(參見圖3)。在此實例中，如圖3中所圖解說明，MOS電晶體Tr之作用區域48係由虛線指示，且接觸部分51連接至記憶體組件1之下電極10且一接觸部分52連接至位元線BL。
在此記憶體單元陣列2中，MOS電晶體Tr之閘極藉由字線WL處於一開啟狀態，且若一電壓施加至位元線BL，則電壓係經由MOS電晶體Tr之源極/汲極施加至所選記憶體單元之下電極10。此處，若施加至下電極10之電壓極性相較於上電極30(板電極PL)之電位為負電位，則記憶體組件1之電阻值轉變為如上文描述之低電阻狀態。結果，資訊寫入於所選記憶體單元中。此外，若相較於上電極30(板電極PL)之電位，一正電位之電壓施加至下電極10，則記憶體組件1之電阻值再次轉變為高電阻值。因此，寫入於所選記憶體單元中之資訊被擦除。為了讀取寫入資訊，(例如)由一MOS電晶體Tr選擇記憶體單元，且一預定電壓或電流施加至單元。經由連接至位元線BL或板電極PL之感測放大器偵測根據記憶體組件1之電阻狀態而不同的電流或電壓。此時，施加至所選記憶體單元之電壓或電流設定為小於一臨限值(諸如可使記憶體組件1之電阻值狀態轉變的一電壓)。
根據此實施例之記憶體裝置可應用於如上文描述之多種記憶體裝置。例如，根據此實施例之記憶體裝置可應用於任何類型之記憶體，諸如其中高速寫入/擦除/讀取操作為可能的可惟寫單次之PROM、一電可擦除EEPROM、一RAM。
[第二實施例]
圖4係圖解說明根據本發明之一第二實施例的一記憶體組件3之組態的一橫截面圖。在下文中，雖然將描述其他實施例，但是對與根據第一實施例之組態部分相同的組態部分給定相同參考數字，且將省略該等解釋。記憶體組件3按順序包含一下電極(第一電極) 10、一記憶體層60及上電極(第二電極) 30。
記憶體層60包含具有與離子源層21之組合物相同的一離子源層61及一高電阻層62。在此實施例中，高電阻層62具有複數個層的雙層結構，例如一第一高電阻層層62A及一第二高電阻層62B。第一高電阻層層62A及第二高電阻層62B用作導電之障壁，且具有高於離子源層61之電阻值的電阻值及不同組合物。
第一高電阻層62A(例如)係由具有表現為作為主要組分之陰離子組分的碲(Te)之一化合物組成，且在下電極10側上，且此處係與下電極10接觸。具有作為主要組分的碲(Te)之一化合物可為(例如)Al-Te化合物、Mg-Te化合物或Zn-Te化合物。因為由於上文描述之原因，高電阻層62之電阻值係第一高電阻層62A及第二高電阻層62B之總和，所以第一高電阻層62A之電阻值可為約40 kΩ或更多。自此，對於含有碲(Te)之化合物的組合物，(例如)Al-Te化合物中之鋁(Al)含量可等於或大於0原子百分比及等於或小於70原子百分比。更明確言之，鋁(Al)含量等於或大於20原子百分比及等於或小於60原子百分比。
第二高電阻層62B係(例如)由包含作為陰離子之一元素(諸如除了碲(Te)之外的氧(O)、氮(N)或碳(C))的一化合物組成，且在離子源層61側上，且此處係與離子源層61接觸。此一化合物可為(例如)氧化釓(GdOx )。
較佳的是高電阻層62具有作為第一高電阻層62A及第二高電阻層62B之總和的等於或大於1 MΩ之一電阻值。在此案例中，若高電阻層62具有作為其主要組分之碲(Te)的高電阻層之至少一層，則足夠，且並不特別考慮具有作為主要組分之碲(Te)的高電阻層之位置。即，在此實施例中，具有作為主要組分之碲(Te)的高電阻層62A係與下電極10接觸，且由包含除了碲(Te)之外的陰離子組分之化合物組成的第二高電阻層62B係與陽離子源層61接觸，且反之亦然。
根據此實施例之記憶體組件3的操作及效果係與根據第一實施例之記憶體組件1的操作及效果相同，但是因為高電阻層62具有雙層結構，所以可在此實施例中獲得以下效果。因為可在擦除操作期間形成氧化物膜或氮化物膜，所以可抑制由於擦除操作期間過量電壓施加引起之絕緣退化，且因為期望重複特性之改良。同樣，因為可擴大可用碲化合物膜的電阻範圍，所以可擴大材料選擇範圍。藉此，可在具有上文描述之記憶體組件3中的記憶體裝置中獲得相同效果。
[實例]
將在下文中描述本發明之詳細實例。
(實例1至實例6)
以與上文描述之實施例相同的方式製造如圖1中所圖解說明之記憶體組件1。首先，在由鎢(W)製成之下電極10上，使用濺鍍裝置形成一記憶體層20及一上電極30。電極之直徑係50 nmΦ至300 nmΦ。同樣，使用組成元素之一標靶同時形成由合金製成之一層。接著，藉由蝕刻上電極30之表面，形成具有200 nm之厚度的一互連層(Al層)，使得互連層變為與用於連接外部電路以給定一中間電位(Vdd/2)的接觸部分接觸。其後，執行兩小時內200℃下的加熱程序作為真空熱處理熔爐中的後退火程序。藉由完成此，製造具有如以下實例1至實例5中之不同組合物及層厚度的圖示於圖2及圖3之記憶體單元陣列2。
(比較實例1至比較實例3)
以與上文描述之實施例相同的方式製造記憶體組件(除了高電阻層之外)。那時，在由氮化鎢(WN)製成之下電極上，由氧化鋁(Al-O)、氧化釓(Gd-O)或矽(Si)製成之高電阻層形成為具有1.4 nm或20 nm之厚度。在氧化物膜之案例中，藉由由DC磁控管濺鍍形成(例如)具有1 nm之厚度的金屬釓(Gd)且接著在0.25+0.05 Pa之腔室壓強、ArO2 氛圍及50 W之輸入功率的條件下藉由RF電漿使金屬釓(Gd)層氧化60秒而形成高電阻層。接著，由Cu11 Te29 Zr11 Al42 Ge7 組成之離子源層形成為具有45 nm之厚度。其後，形成由鋯(Zr)製成之上電極。接著，藉由蝕刻上電極之表面，以與實例1至實例5相同之方式使一互連層(Al層)形成為具有200 nm之厚度。接著，在真空熱處理熔爐中於200℃下執行熱處理1小時。藉由完成此，記憶體單元陣列被製造且指定為比較實例1至比較實例3。
實例1至實例5及比較實例1至比較實例3中之「下電極/高電阻層/離子源層/上電極」的組合物及膜厚度如下。
(實例1)
W/Al1 Te1 (8 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(實例2)
TiN/Mg1 Te1 (4 nm)/Cu10 Te30 Ge7 Zr11 Al42 原子百分比(45 nm)/W(20 nm)
(實例3)
W/Zn1 Te1 (6 nm)/Te40 Zr18 Al42 原子百分比(45 nm)/Zr(20 nm)
(實例4)
TiN/Mg1 Te1 (7 nm)/Cu13 Te25 Ge6 Zr14 Mg42 原子百分比(45 nm)/W(20 nm)
(實例5)
TiN/Al4 Te6+ Cu15 原子百分比(7 nm)/Cu10 Te30 Ge7 Zr11 Al42 原子百分比(45 nm)/W(20 nm)
(比較實例1)
WN/AlOx (1.4 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(比較實例2)
WN/GdOx (1.4 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(比較實例3)
WN/Si(20 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(實驗1)
關於實例1至實例5及比較實例1至比較實例3中的記憶體組件1，連接至上電極30之上互連設定為中間電位Vdd/2，且藉由施加電壓使所選記憶體單元之閘極電極(即，字線WL)處於開啟狀態。同樣，相對於記憶體單元陣列中之20個元件(10個元件×2行)執行將具有100 ns脈衝寬度的電壓、130 μA電流及3.0 V電壓施加至連接至並不連接至記憶體組件1的電晶體Tr之源極/汲極區域43的一者(即，位元線BL)的「寫入操作」。接著，藉由以0.05 V之間距使電壓從0 V增加至3.0 V時，將與「寫入操作」期間相反之電壓施加至閘極電極來執行「擦除操作」，且量測各自電壓的電阻值。增加至稍後描述之資料維持特性的結果之結果展示於圖5A至圖7C中。此時，特性圖中之各自值為60位元量測結果的平均值。
在自0 V增加擦除電壓時，於1 V附近開始擦除操作，且增加電阻值。電阻值增加在某一電壓處停止，且在該時間點，擦除已執行為處於初始膜形成狀態中。在較低電壓中恢復初始狀態之情況下的案例中，認為擦除特性良好，且可自電阻值變為恆定之電壓評估各自元件之擦除特性。
同樣，在實例1至實例5及1至3之比較實例中的記憶體組件單元中，在250 ps至100 ms之脈衝施加時間、15 μA至200 μA電流及3.0 V電壓的條件下總計寫入180個位元之情況下的狀態中停止寫入操作之後，在130℃下使烤箱中維持之高溫加速維持測試執行一小時。藉由比較高溫加速維持測試之前及之後的電阻值而評估資料維持特性。在電阻值之變化變得較小時，認為寫入維持特性變得更高。
在其中碲(Te)包含於高電阻層22中之實例1至實例5的任何案例中，相較於比較實例1至比較實例3，出現良好擦除特性及寫入維持特性。根據其中在高電阻層22中使用氧化物膜之比較實例1及比較實例2中的擦除特性，在施加1.5 V之擦除電壓時的電阻值僅返回至初始電阻的約1/幾十至1/100之範圍內的電阻值。同樣，從寫入維持特性之結果看出，高溫加速維持測試之後的電阻狀態並不維持於等於或大於30 kΩ之低電阻狀態。在其中高電阻層22使用矽(Si)之比較實例3中，在施加約1.6 V之一電壓時，電阻值突然降低。認為此由絕緣破壞引起。同樣，作為寫入維持特性之結果，以與比較實例1至比較實例2相同之相同方式，高溫加速維持測試之後的電阻狀態並不維持於等於或大於30 kΩ之低電阻狀態中。
相比之下，根據其中高電阻層22包含碲(Te)中的實例1至實例5中之擦除特性，電阻值返回至1.2 V附近的初始電阻值。同樣，作為寫入維持特性，可看出甚至在約100 kΩ之寫入電阻下仍維持資料。
同樣，因為於多種碲化合物中展現如上文描述的擦除特性及寫入維持特性之改良，所以認為於具有作為化合物之主要組分的碲之全部化物中展現此等特性，而非於特定碲化合物中展現此等特性。如在實例5中，即使其他金屬元素(諸如銅(Cu)及類似物)包含於化合物中，仍不存在問題，且反而藉由添加銅(Cu)(在實例5中，添加15原子百分比的銅)，或許可以說在某種程度上改良了寫入維持特性。同樣，並不明確限制離子源層21中使用之元素的組合物。
為何改良寫入維持特性的原因在於在低電阻狀態期間擴散至高電阻層22中的金屬元素(諸如鋁(Al)或銅(Cu))係在碲化合物膜中穩定，而非在氧化物膜中穩定。在寫入操作期間於陰極電極上使離子源層21內部的金屬元素去氧，且在寫入之後以低電阻狀態中之絲狀體形式在金屬狀態中擷取該金屬元素。藉此，認為實現寫入狀態。呈絲狀體形式之金屬元素的穩定性極大程度上受與附近高電阻層22內部之元素反應的影響。如在比較實例1至比較實例2中，若氧化物存在於呈絲狀體形式之金屬元素附近，則金屬元素易於氧化成高電阻狀態。相比之下，在高電阻層22係由作為實例1至實例5中之主要組分的碲(Te)之一化合物形成之情況下的案例中，碲具有金屬元素的低氧化速度，且呈絲狀體形式之金屬元素穩定地存在。同樣，認為難以實現高電阻層22及絲狀體之相分離。氧化速度差係關於化合物負電性之差。如上文所描述，硫族化物化合物中之負電性的絕對值按碲<硒<硫<氧之順序增大。由於此，在由具有低負電性作為主要組分之碲(Te)的化合物(而非實例1至實例5中之氧)形成之高電阻層22中使呈絲狀體形式之金屬元素穩定，且因此改良寫入維持特性。進一步而言，自此，在無氧存在於高電阻層22中之情況下的案例中，認為寫入維持特性最佳。
為何改良擦除特性之原因在於相較於氧化物膜或由矽化合物製成之膜，碲化合物膜具有與金屬元素之弱鍵結力，且因此促進擦除操作中重新離子化之金屬元素至離子源層21的運動。同樣，在包含碲(Te)之硫族化物化合物中，存在由於所謂OTS(雙向臨限值切換)之電壓引起的一切換現象。因此，在1.2 V附近實現OTS，且電流突然流動以加速擦除反應。
(實例6至實例8)
以與實例1至實例5相同之方式製造如圖1中所圖解說明之記憶體組件1，且接著圖示於圖2及圖3之記憶體單元陣列2被製造且指定為實例6至實例8。在此實例中，為高電阻層22之AlTe係一非晶膜且可採用多種組合物。由於此，抑制鋁(Al)至AlTe內部中的擴散，在實例7及實例8中不執行後退火，使得組合物並不改變，且在互連程序中於100℃下僅使最低加熱執行兩分鐘。此係因為待更正確地檢查化合物相依性，儘管在退火之前，AlTe組合物相依性之影響在甚至等於或大於200℃之高溫下仍存在。
實例6至實例8中之「下電極/高電阻層/離子源層/上電極」的組合物及膜厚度如下。
(實例6)
W/AlTe(8 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)(無後退火)
(實例7)
W/Al4 Te6 原子百分比(8 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(實例8)
W/Al3 Te7 原子百分比(8 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(實驗2)
關於其中改變高電阻層22之AlTe組合物的實例6至實例8，藉由以與實驗1相同程序來執行高溫加速維持測試及擦除電壓量測而評估寫入維持特性及擦除特性。在圖8A至圖9C中圖解說明實例6至實例8中的擦除特性及資料維持特性。在此案例中，作為擦除特性，圖解說明60位元的量測結果。
如圖8A至圖9C中所圖解說明，即使改變高電阻層22之AlTe的組合物，亦可維持寫入維持特性及擦除特性的改良。特定而言，在碲(Te)比率增大時，抑制擦除特性之間的差異。雖然即使在退火之前，高電阻層22係僅由碲(Te)組成仍不存在問題，但不知道鋁(Al)會滲透到何種程度，且因此將省略其描述。
圖10係圖解說明AlTe膜的電阻比率與包含於AlTe膜中之鋁(Al)的比率之間關係的特性圖。此處，將考慮AlTe的所期望之組合物。若在5 nmt×10 nmΦ的小型化元件之假設下，初始電阻設定為10 MΩ，則電阻比率可等於或大於10Ωcm。因此，在由AlTe製成之高電阻層係用作一單層之情況下的案例中，包含於AlTe內部的鋁(Al)比率較佳的是等於或大於20原子百分比且等於及小於60原子百分比。
(實例9至實例12)
在實例9至實例12中，以與實例1至實例5中相同之方式製造如圖4中所圖解說明之記憶體組件3。在第一高電阻層62A及第二高電阻層62B中使用之GeTeAl膜係由Ge1 Te4 及由熱擴散滲透之鋁(Al)製成。藉由反應性濺鍍形成第一高電阻層62A或第二高電阻層62B的氧化物膜(或氮化物膜)。同樣，並不一定要清楚藉由反應性濺鍍之氧(或氮)量，但引入充分執行氧化(或氮化)之區域中的氧(或氮化物)。其後，如圖2及圖3中所圖解說明之記憶體單元陣列2被製備且指定為實例9至實例12。
實例9至實例12中之「下電極/第一高電阻層(第二高電阻層)或第二高電阻層(第一高電阻層)/離子源層/上電極」的組合物及膜厚度如下。
(實例9)
W/GeTeAl(4 nm)/GeAlTeOx (4 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(實例10)
W/GeAlTeOx (4 nm)/GeTeAl(4 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(實例11)
W/GeAlTeNx (4 nm)/GeTeAl(4 nm)/Cu11 Te29 Zr11 Al42 Ge7 原子百分比(45 nm)/Zr(20 nm)
(實例12)
WN/Al3 Te7 原子百分比(6 nm)/GdOx (1 nm)/Cu10 Te30 Ge7 Zr11 Al42 原子百分比(45 nm)/W(20 nm)
(實驗3)
藉由使用與實驗1關於實例9至實例12之相同條件量測擦除特性及寫入維持特性來評估藉由高電阻層42之AlTe組合物的擦除特性及寫入維持特性。在圖11A至圖11D中圖解說明各自元件中之擦除特性及寫入維持特性。
如圖11A至圖11D中所圖解說明，可看出可在所有實例中改良擦除特性及寫入維持特性。自此，即使先前技術中之氧化物膜(或氮化物膜)係用作高電阻層62，藉由將具有作為主要組分之碲(Te)的高電阻層添加至高電阻層62，而仍可改良記憶體組件3之擦除特性及寫入維持特性。同樣，藉由使高電阻層62具有雙層結構，即使高電阻層之一者的電阻值並不達到1 MΩ，若兩層的電阻值之總和等於或大於1 MΩ，則仍足夠。因此，在第二層中，可使用(例如)比碲化合物更穩定之其他高電阻材料，諸如碳膜、金剛石、氟膜及類似物。同樣，若一層所必需之電阻值高於下電阻狀態中之電阻值，則在施加電壓中不存在問題，且因此電阻值可在40 kΩ至100 kΩ之範圍內。
在考慮具有作為主要組分之碲(Te)的第一高電阻層62A的位置中，可從圖11A至圖11D知道以下含量。在比較實例9至實例12中之結果中，其中作為主要組分之碲(Te)的第一高電阻層62A係與下電極10接觸的實例9及實例12之擦除特性及寫入維持特性更優於其中第一高電阻層62A係與離子源層61接觸之實例10及實例11之擦除特性及寫入維持特性。但是，甚至在實例10及實例11之案例中，相較於製造為先前技術中之一實例的實例1及實例3，可充分改良擦除特性及寫入維持特性。同樣，藉由使具有高反應性質之一元素(諸如氧)的膜作為最低層，可抑制由於後退火期間氧擴散引起之特性退化。同樣，除了反應性濺鍍之外，例如亦可藉由使用電漿氧化或電漿氮化製造高電阻層，且因此可製備具有良好膜品質之高電阻層62。因此，較佳的是從製造觀點看，具有作為主要組分之碲(Te)的第一高電阻層62A係形成於離子源層61側上。
雖然已描述本發明之實施例及實例，但本發明並不限於此，且可達成不同修改。
例如，在第二實施例及實例中，雖然高電阻層62具有第一高電阻層62A及第二高電阻層62B之雙層結構，但相反可使用具有不同組合物之高電阻層的三層或三層以上之層狀結構。因此，可補充每一層之缺陷，使得層具有更好之精確度。但是，因為元件電阻係隨著高電阻層之層數量的增加而增加，所以可增加用於寫入之電壓。實際上，較佳的是用最小數量之高電阻層減少初始狀態或擦除狀態之間的電阻差。作為第三層之後的高電阻層材料，以與第一高電阻層62A及第二高電阻層62B相同之方式，較佳的是材料係由包含選自由釔(Y)、鑭(La)、釹(Nd)、釤(Sm)、釓(Gd)、鋱(Tb)及鏑(Dy)組成之稀土元素群組的至少一種元素之氧化物或氮化物或包含選自由矽(Si)、鋁(Al)、鈦(Ti)及鉿(Hf)組成之一群組的至少一種元素的氧化物或氮化物製成。同樣在此實例中，較佳的是層壓方向上的相鄰高電阻層係由包含具有不同物理性質(諸如原子重量、原子半徑及類似物)之元素的氧化物或氮化物或具有不同性質(諸如自離子源層21之不同變濕程度)之氧化物或氮化物製成。此係因為可獲得更好之互補效果。
同樣例如，在第一實施例及第二實施例中，已例證記憶體組件1及記憶體組件3與記憶體單元陣列2的詳細組態。但是，無必要的是提供所有層，或可進一步提供另一層。
同樣，例如，在上文描述之實施例及實例中，並不限制各自層之材料、膜形成方法、膜形成條件及類似物，且可使用其他材料或其他膜形成方法。例如，可在其中並不破壞組合物比率之範圍內將其他過渡金屬元素(例如，鈦(Ti)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及鎢(W))添加至離子源層21。同樣，除了銅(Cu)、銀(Ag)或鋅(Zn)之外，亦可添加鎳(Ni)。
本申請案含有關於在2010年1月19日向日本專利局申請之日本優先權專利公開案JP 2010-009457中揭示之標的的標的，該案之全部內容以引用方式併入本文中。
熟悉此項技術者應理解，只要設計要求及其他因素係在本發明之隨附請求項或等效例之範疇內，可取決於範圍內的設計要求及其他因素發生多種修改、組合、次組合及更改。
1．．．記憶體組件
2．．．記憶體單元陣列
3．．．記憶體組件
10．．．下電極(第一電極)
20．．．記憶體層
21．．．離子源層
22．．．高電阻層
30．．．上電極(第二電極)
41．．．半導體基板
42．．．元件隔離層
43．．．源極/汲極區域
44．．．閘極電極
45．．．栓塞層
46．．．金屬互連層
47．．．栓塞層
48．．．作用區域
51．．．接觸部分
52．．．接觸部分
60．．．記憶體層
61．．．離子源層
62．．．高電阻層
62A．．．第一高電阻層層
62B．．．第二高電阻層
BL．．．位元線
PL．．．板電極
Tr．．．MOS電晶體
WL．．．字線
圖1係圖解說明根據本發明之一第一實施例的一記憶體組件之組態的一橫截面圖；
圖2係圖解說明使用圖1之記憶體組件的一記憶體單元陣列之組態的一橫截面圖；
圖3係呈相同樣式之一記憶體單元陣列的平面圖；
圖4係圖解說明根據本發明之一第二實施例的一記憶體組件之組態的一橫截面圖；
圖5A至圖5C係圖解說明根據實驗1之記憶體組件的擦除特性及資料維持特性的圖；
圖6A及圖6B係以相同方式圖解說明擦除特性及資料維持特性的圖；
圖7A至圖7C係以相同方式圖解說明擦除特性及資料維持特性的圖；
圖8A至圖8C係圖解說明根據實驗2之記憶體組件的資料維持特性之圖；
圖9A至圖9C係圖解說明根據實驗2之記憶體組件的擦除特性之圖；
圖10係指示根據實驗2之記憶體組件的電阻比率之特性圖；及
圖11A至圖11D係圖解說明根據實驗3之記憶體組件的擦除特性及資料維持特性之圖。
1．．．記憶體組件
10．．．下電極(第一電極)
20．．．記憶體層
21．．．離子源層
22．．．高電阻層
30．．．上電極(第二電極)

Claims (14)

  1. 一種記憶體組件，其按順序包括：一第一電極；一第二電極；及一記憶體層，其位於該第一及第二電極之間，其中：該記憶體層包含(a)位於該記憶體層之一第一電極側上的一電阻變化層，其係由複數個層組成，該複數個層之至少一者包含作為陰離子組分之中的主要組分之碲(Te)，以及(b)位於該記憶體層之一第二電極側上的一離子源層，其具有至少一種金屬元素以及從由碲(Te)、硫(S)及硒(Se)組成之組群中選出的至少一種硫族元素，及該記憶體組件經組態使得來自該離子源層之一離子化金屬元素被擴散至該電阻變化層以將該電阻變化層之一電阻自一高電阻狀態改變至一低電阻狀態。
  2. 如請求項1之記憶體組件，其中該電阻變化層之複數個層之一第一者包含碲(Te)，且該電阻變化層之該複數個層之一第二者具有不同於該複數個層之該第一者之一組合物及一元素。
  3. 如請求項2之記憶體組件，其中該複數個層之該第一者係位於該第一電極層側，且該複數個層之該第二者係位於該離子源層側。
  4. 如請求項2之記憶體組件，其中該電阻變化層之該複數個層之該第一者係形成於該離子源層側，且該電阻變化 層之該複數個層之該第二者係形成於該第一電極側。
  5. 如請求項2之記憶體組件，其中該電阻變化層之該複數個層之該第一者作為一主要組分的一Al-Te化合物、一Mg-Te化合物或一Zn-Te化合物，且該該電阻變化層之該複數個層之該第二者具有作為一主要組分的氧(O)或氮(N)。
  6. 如請求項1之記憶體組件，其中在一預定電壓脈衝或一電流脈衝經由該第一電極及該第二電極施加至該電阻變化層時，該電阻變化層具有高於該離子源層之電阻值的一電阻值。
  7. 如請求項1之記憶體組件，其中該離子源層含有作為該金屬元素之鋁(Al)。
  8. 如請求項1之記憶體組件，其中當因為施加電壓至該第一電極及該第二電極以將該電阻變化層之電阻自該高電阻狀態改變至該低電阻狀態而令該離子化金屬元素自該離子源層被擴散至該電阻變化層時，一導電路徑形成於該電阻變化層之內部。
  9. 如請求項1之記憶體組件，其中該電阻變化層之該複數個層為兩個層。
  10. 如請求項9之記憶體組件，其中：該兩個層之一第一層包含作為陰離子組分之中的主要組分之Te，且該第一層與該第一電極接觸，以及該兩個層之一第二層與該離子源層接觸。
  11. 如請求項1之記憶體組件，其中該電阻變化層之該複數 個層係多於兩個層。
  12. 如請求項1之記憶體組件，其中該電阻變化層之一電阻值係該複數個層中的個別層之電阻值之一總和。
  13. 如請求項1之記憶體組件，其中包含作為陰離子組分之中的主要組分之Te的該複數個層之一層係與該第一電極接觸。
  14. 一種記憶體裝置，其包含：複數個記憶體組件，該複數個記憶體組件之每一者具有一第一電極、一第二電極及位於該第一及第二電極之間的一記憶體層；及一脈衝應用構件，其用於選擇性地施加電壓或電流脈衝至該複數個記憶體組件，其中：(i)在每一記憶體組件中的該記憶體層包含(a)位於該記憶體層之一第一電極層上的一電阻變化層，該電阻變化層係由複數個層組成，該複數個層促至少一者包含作為陰離子組分中之主要組分之碲(Te)，以及(b)位於該記憶體層之一第二電極側上的一離子源層，該離子源層具有至少一種金屬元件以及從由碲(Te)、硫(S)及硒(Se)組成之組群中選出的至少一種硫族元素，及(ii)每一記憶體組件經組態使得來自該離子源層之一離子化金屬元素被擴散至該電阻變化層中以將該電阻變化層之一電阻自一高電阻狀態改變至一低電阻狀態。
TW99145636A 2010-01-19 2010-12-23 記憶體組件及記憶體裝置 TWI467571B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010009457A JP5630021B2 (ja) 2010-01-19 2010-01-19 記憶素子および記憶装置

Publications (2)

Publication Number Publication Date
TW201140582A TW201140582A (en) 2011-11-16
TWI467571B true TWI467571B (zh) 2015-01-01

Family

ID=44276905

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99145636A TWI467571B (zh) 2010-01-19 2010-12-23 記憶體組件及記憶體裝置

Country Status (5)

Country Link
US (2) US8710482B2 (zh)
JP (1) JP5630021B2 (zh)
KR (1) KR101796790B1 (zh)
CN (1) CN102185101B (zh)
TW (1) TWI467571B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186316A (ja) 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置
US8853099B2 (en) * 2011-12-16 2014-10-07 Intermolecular, Inc. Nonvolatile resistive memory element with a metal nitride containing switching layer
JP2013201405A (ja) 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置
JP6162931B2 (ja) * 2012-06-19 2017-07-12 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
KR20130142518A (ko) * 2012-06-19 2013-12-30 에스케이하이닉스 주식회사 저항성 메모리 소자와 이를 포함하는 메모리 장치 및 데이터 처리 시스템
JP5783961B2 (ja) 2012-07-09 2015-09-24 株式会社東芝 不揮発性記憶装置
JP6308136B2 (ja) * 2012-12-25 2018-04-11 ソニー株式会社 記憶素子および記憶装置
CN103078054B (zh) * 2013-01-04 2015-06-03 华中科技大学 一种模拟生物神经元和神经突触的单元、装置及方法
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
JP2017224688A (ja) * 2016-06-14 2017-12-21 ソニー株式会社 回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法
KR20180057763A (ko) * 2016-11-21 2018-05-31 포항공과대학교 산학협력단 가파른 기울기의 저항변화를 갖는 원자기반 스위칭 소자 및 이를 포함하는 원자기반 전계효과 트랜지스터
CN107732010B (zh) * 2017-09-29 2020-07-10 华中科技大学 一种选通管器件及其制备方法
KR102567759B1 (ko) 2021-07-12 2023-08-17 한양대학교 산학협력단 선택 소자 및 이를 이용한 메모리 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080083918A1 (en) * 2004-07-22 2008-04-10 Sony Corporation Storage Element
TW200915561A (en) * 2007-08-06 2009-04-01 Sony Corp Memory element and memory device
US20090180314A1 (en) * 2008-01-16 2009-07-16 Micron Technolgy, Inc. Multi-level programmable pcram memory
US20090231912A1 (en) * 2008-03-14 2009-09-17 Micron Technology, Inc. Phase change memory adaptive programming
US20090231911A1 (en) * 2008-03-14 2009-09-17 Micron Technology, Inc. Phase change memory cell with constriction structure
US20090302293A1 (en) * 2005-11-21 2009-12-10 Takahiro Morikawa Semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4815804B2 (ja) 2005-01-11 2011-11-16 ソニー株式会社 記憶素子及び記憶装置
FR2895531B1 (fr) * 2005-12-23 2008-05-09 Commissariat Energie Atomique Procede ameliore de realisation de cellules memoires de type pmc
JP2008224711A (ja) 2007-03-08 2008-09-25 Canon Inc 画像形成装置
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
JP5397668B2 (ja) * 2008-09-02 2014-01-22 ソニー株式会社 記憶素子および記憶装置
US8809829B2 (en) * 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080083918A1 (en) * 2004-07-22 2008-04-10 Sony Corporation Storage Element
US20090302293A1 (en) * 2005-11-21 2009-12-10 Takahiro Morikawa Semiconductor device
TW200915561A (en) * 2007-08-06 2009-04-01 Sony Corp Memory element and memory device
US20090180314A1 (en) * 2008-01-16 2009-07-16 Micron Technolgy, Inc. Multi-level programmable pcram memory
US20090231912A1 (en) * 2008-03-14 2009-09-17 Micron Technology, Inc. Phase change memory adaptive programming
US20090231911A1 (en) * 2008-03-14 2009-09-17 Micron Technology, Inc. Phase change memory cell with constriction structure

Also Published As

Publication number Publication date
US8710482B2 (en) 2014-04-29
JP2011151085A (ja) 2011-08-04
CN102185101A (zh) 2011-09-14
CN102185101B (zh) 2014-11-26
US20140084235A1 (en) 2014-03-27
US8847194B2 (en) 2014-09-30
TW201140582A (en) 2011-11-16
US20110175049A1 (en) 2011-07-21
KR20110085885A (ko) 2011-07-27
JP5630021B2 (ja) 2014-11-26
KR101796790B1 (ko) 2017-11-10

Similar Documents

Publication Publication Date Title
TWI467571B (zh) 記憶體組件及記憶體裝置
US9356232B2 (en) Method of making memory element with ion source layer comprised of two or more unit IO source layers
TWI497491B (zh) 記憶體元件及記憶體裝置
KR101519696B1 (ko) 기억 소자 및 기억 장치
JP5708930B2 (ja) 記憶素子およびその製造方法ならびに記憶装置
TWI451532B (zh) 記憶體元件及記憶體裝置
JP2012182172A (ja) 記憶素子および記憶装置
JP2012142543A (ja) 記憶素子およびその製造方法、並びに記憶装置
TW201347253A (zh) 儲存裝置及儲存單元

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees