TWI451532B - 記憶體元件及記憶體裝置 - Google Patents

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TWI451532B
TWI451532B TW101118065A TW101118065A TWI451532B TW I451532 B TWI451532 B TW I451532B TW 101118065 A TW101118065 A TW 101118065A TW 101118065 A TW101118065 A TW 101118065A TW I451532 B TWI451532 B TW I451532B
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Shuichiro Yasuda
Masayuki Shimuta
Kazuhiro Ohba
Katsuhisa Aratani
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Description

記憶體元件及記憶體裝置
本發明係關於一種基於包含一離子源層及一電阻改變層之一記憶體層中之電特性之一改變來儲存資訊之記憶體元件，且係關於一種記憶體裝置。
先前已提議一快閃記憶體、一FeRAM(鐵電式隨機存取記憶體)、一MRAM(磁性隨機存取記憶體)及其他記憶體作為即使在關斷電力時仍不抹除資訊之一非揮發性記憶體。允許此等類型之記憶體在無電力供應之情況下保留所寫入資訊達一長時間。然而，此等記憶體各自具有優勢及劣勢。亦即，快閃記憶體事實上係高整合的，但就操作速度而言係不利的。FeRAM對於用以達成一較高整合之微加工而言具有限制，且亦在一製造製程方面具有一劣勢。MRAM在電力消耗方面具有一劣勢。
鑒於此，提議一種新類型的記憶體元件，其有利地考量如上文所述之現有記憶體元件之微加工之限制。此記憶體元件係在其中兩個電極之間夾有含有特定金屬之一離子導體之組態中。藉助此一記憶體元件，兩個電極中之一者經組態以含有與離子導體中所含有之金屬相同的金屬。此允許在兩個電極之間的電壓施加時電極中之金屬作為離子分散至離子導體中，藉此改變電特性，諸如離子導體之電阻值或電容。作為一實例，日本未經審查專利申請公開案第2002-536840號闡述利用此等特性之一記憶體裝置之組 態。日本未經審查專利申請公開案第2002-536840號尤其提議藉由硫族元素與金屬之一固溶體來組態一離子導體。特定而言，離子導體係由作為AsS、GeS或GeSe與Ag、Cu或Zn之一固溶體之一材料製成，且兩個電極中之一者含有Ag、Cu或Zn。
然而，藉助如上文所述來組態之記憶體元件，在使離子導體處於儲存狀態中(其中其一電阻值係低的，舉例而言，「1」)或抹除狀態中(其中其一電阻值係高的，舉例而言，「0」)達一長時間時，或在使離子導體處於仿佛其係以高於室溫之溫度在大氣中時，存在由於電阻值展示一改變而使資訊留存失敗之一劣勢。若資訊留存之效能(電阻值留存之特性)係如此低，則不認為此等元件特性足夠好以用於一非揮發性記憶體中。
舉例而言，針對在任何所記錄資訊之抹除之後儲存電阻值之一改變作為一記憶體元件中之資料，提議具有「下部電極/GdOx/CuZrTeAlGe/上部電極」結構之記憶體元件(舉例而言，見日本未經審查專利申請公開案第2009-43757號)。然而，藉助使用GdOx作為致使一電阻改變之層之此一記憶體元件，期望用以抹除所記錄資訊之操作以使用一相對高位準之電壓。此外，由於(舉例而言)在所記錄資訊之抹除之後的電阻值展示一大的變化而期望就留存特性(資料留存特性)而言更多地改良記憶體元件。
另一方面，在日本未經審查專利申請公開案第2010-62247號中，舉例而言，用於成功處理上文所述劣勢之提 議係一種記憶體元件，該記憶體元件在致使一電阻改變之一層中包含含有一硫族元素之一層，且做出嘗試以減小操作電壓。然而，此一記憶體元件尚未充分改良留存特性及重複操作特性，且因此期望此等特性之進一步改良。
因此期望提供一種具有令人滿意的留存特性及改良的重複操作特性之記憶體元件及裝置。
根據本發明之一實施例之一記憶體元件包含：一記憶體層，其安置於一第一電極與一第二電極之間。該記憶體層包含：一離子源層，其含有一或多種金屬元素，以及碲(Te)、硫(S)及硒(Se)之一或多種硫族元素；及一電阻改變層，其安置於該離子源層與該第一電極之間，該電阻改變層包含一層，該層包含碲及氮(N)且與離子源層接觸。
根據本發明之一實施例之一記憶體裝置包含：複數個記憶體元件，其各自包含安置於一第一電極與一第二電極之間的一記憶體層；及一脈衝施加單元，其將一電壓或電流脈衝選擇性地施加至該複數個記憶體元件。該記憶體層包含：一離子源層，其含有一或多種金屬元素，以及碲(Te)、硫(S)及硒(Se)之一或多種硫族元素；及一電阻改變層，其安置於該離子源層與該第一電極之間，該電阻改變層包含一層，該層包含碲及氮(N)且與該離子源層接觸。
藉助根據本發明之實施例之記憶體元件(記憶體裝置)，在相對於在初始狀態(高電阻狀態)下之元素施加「正向」 電壓或電流脈衝(舉例而言，第一電極側係在一負電位處，且第二電極側係在一正電位處)時，離子源層中所含有之金屬元素離子化並在電阻改變層中擴散，且然後藉由在第一電極處與電子接合而沈積，或仍在電阻改變層中且形成一雜質能階。結果，在記憶體層中形成含有金屬元素之一低電阻區段(導電路徑)，藉此減小電阻改變層之電阻(記錄狀態)。在相對於在如此低電阻狀態下之元素施加「逆向」電壓脈衝(舉例而言，第一電極側係在一正電位處，且第二電極側係在一負電位處)時，已沈積於第一電極上之金屬元素經離子化且然後溶解至離子源層中。結果，包含金屬元素之導電路徑消失，且電阻改變層電阻增加(初始狀態或抹除狀態)。
於此處，電阻改變層除硫族元素碲外亦含有氮。此相應地允許留存特性仍令人滿意，且抑制由重複電壓施加所致的降級。
藉助根據本發明之實施例之記憶體元件及記憶體裝置，電阻改變層除硫族元素碲外亦含有氮。此使得將留存特性相應地改良為令人滿意的，且改良重複操作特性。
應瞭解，前述大體說明及下列詳細說明兩者均為實例性，且意欲提供對所主張技術之進一步闡釋。
包含附圖以提供對本發明之進一步理解，且該等附圖併入本說明書中並構成本說明書之一部分。該等圖式圖解說明若干實施例且與說明書一起用於闡釋該技術之原理。
在下文中，藉由參照附圖來詳細闡述本發明之一實施例。該說明係以如下次序給出。
[實施例]
1.記憶體元件：其中一電阻改變層係呈單層結構之記憶體元件
2.記憶體裝置
[修改]
(其中一電阻改變層係呈多層結構之記憶體元件)
[實例] [實施例] [記憶體元件]
圖1係展示根據本發明之一實施例之一記憶體元件1之組態之一剖面圖。此記憶體元件1經組態以包含安置於一下部電極10(第一電極)與一上部電極30(第二電極)之間的一記憶體層20。
如稍後(圖2)將闡述，下部電極10係提供於(舉例而言)其上形成有一CMOS(互補金屬氧化物半導體)電路之一基板41上，藉此用作與CMOS電路之部分之一連接區段。此下部電極10係由用於在半導體製程中使用之佈線之一材料製成，諸如W(鎢)、WN(氮化鎢)、TiN(氮化鈦)、Cu(銅)、Al(鋁)、Mo(鉬)、Ta(鉭)及矽化物。在下部電極10係由可能致使一電場中之離子傳導之一材料(諸如銅)製成時，由銅或其他材料製程之下部電極10之表面可覆蓋有很難致使離子傳導或熱擴散之一材料，諸如鎢、氮化鎢、氮化鈦 及氮化鉭(TaN)。在稍後將闡述之一離子源層21含有鋁時，較佳地使用含有鉻(Cr)、鎢、鈷(Co)、矽(Si)、金(Au)、鈀(Pd)、鉬(Mo)、銥(Ir)、鈦(Ti)及比鋁更耐離子化之其他金屬中之一或多者之一金屬膜或其氧化膜或氮化膜。
記憶體層20係由上部電極30側上之離子源層21及下部電極10側上之一電阻改變層22組態。離子源層21與上部電極30接觸。離子源層21含有將成為擴散至電阻改變層22之可移動離子(陽離子及陰離子)之一元素。允許陽離子化之元素包含諸如銀(Ag)、銅(Cu)及鋅(Zn)之金屬元素中之一或兩者或多者。舉例而言，將被陰離子化之一離子傳導材料包含硫族元素(包含碲(Te)、硫(S)及硒(Se))中之一或多者。該(等)金屬元素及該(等)硫族元素接合在一起，藉此形成一金屬硫族化物層。此金屬硫族化物主要具有非晶結構，且用作一離子供給源。
就允許被陽離子化之金屬元素而言，由於其在寫入操作期間在陰極電極上減少且以金屬形式形成一傳導路徑(纖絲)，因此較佳地使用係化學穩定的且允許在含有上文所述硫族元素之離子源層21中呈金屬形式之一元素。除上文所述之彼等金屬元素外，此一金屬元素亦包含週期表中之4A族、5A族及6A族之過渡金屬，亦即(舉例而言)Ti、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、Ta、Cr、Mo及W。在此等元素當中，允許使用一或兩者或多者。另外，可使用鋁(Al)、鍺(Ge)、Si或其他元素作為對離子源層21之添加劑 元素。
如此離子源層21之特定組合物之實例包含ZrTeAl、TiTeAl、CrTeAl、WTeAl及TaTeAl。此等特定材料亦可包含藉由將Cu添加至ZrTeAl而獲得之CuZrTeAl，且較佳地使用藉由進一步將Ge添加至CuZrTeAl而獲得之TeAlZrCuGe。亦可使用藉由進一步添加添加劑元素Si而獲得之TeAlZrCuSiGe。
離子源層21中之金屬元素當然不限於上文所述之彼等，且可係包含Mg作為對Al之一替代之ZrTeMg。就離子化金屬元素而言，即使選擇使用之一過渡金屬元素並非Zr而是Ti或Ta亦可允許使用一類似添加劑元素，且可使用(舉例而言)TaTeAlGe。此外，離子傳導材料不限於Te，而可係硫(S)、硒(Se)或碘(I)，且具體而言可係ZrSAl、ZrSeAl、ZrIAl、CuGeTeAl或其他。應注意，Al並非必須含有的，且亦可使用CuGeTeZr或其他。
注意，離子源層21可出於防止在記憶體層20之一高溫熱處理期間之膜剝離之目的而額外地包含其他元素。矽(Si)係一實例性添加劑元素，期望其亦提供留存特性之改良，且較佳地與Zr一起添加至離子源層21。於此處，若Si之添加劑量不足夠，則不足以產生防止膜剝離之效應，且若Si之添加劑量過多，則所得記憶體操作特性不足以令人滿意。鑒於此，離子源層21中之Si之含量較佳地係在約10原子%至45原子%之範圍中，以產生防止膜剝離之效應且具有令人滿意的記憶體操作特性。
此外，藉由使用更有可能與稍後將闡述之電阻改變層22中之Te反應之一金屬元素(M)，形成[Te/離子源層](含有金屬元素M)之多層結構。若結構如此，則藉助膜形成之後的一熱處理，將所得結構穩定化為[MTe/離子源層21]。舉例而言，更有可能與Te反應之元素可係Al、鎂(Mg)及其他。
電阻改變層22係安置於下部電極10側上，亦即係提供於下部電極10與離子源層21之間。於此處，電阻改變層22係呈單層結構，且與下部電極10及離子源層21兩者接觸。此電阻改變層22用作抵擋電傳導之一障壁，且當在下部電極10與上部電極30之間施加一預定位準之電壓時展示一電阻值改變。於此實施例中，此電阻改變層22除一硫族元素Te外亦含有氮。因此，令人滿意地維持記憶體元件1之留存特性，且允許改良重複操作特性。電阻改變層22係藉由在(舉例而言)AlTe、MgTe或ZnTe之化合物中以50%或更小之一濃度含有氮而獲得。特定而言，此電阻改變層22含有Al、Mg或Zn之元素物質，或諸如(舉例而言)AlN、Mg2N3或Zn2N3之一化合物。於此處，舉例而言，在AlN中Al與N之間的比率係Al：N=50：50，且在將Te添加至其之情況下，整個電阻改變層22中之氮之含量減小至小於50%。換言之，50%之氮含量等於電阻改變層22中之氮之最大量。如稍後將闡述，即使藉助接近於量測限值(一估計值係約0.1%)之極小量的氮，將藉以產生之效應亦係充分的。藉由包含Al，在留存特性及重複操作特性方面進一步改良電 阻改變層22。
電阻改變層22較佳地具有1 MΩ或更大之初始電阻值，且在低電阻狀態下之電阻值較佳地係數百kΩ或更小。對於以一高速度讀取一經微加工之電阻改變記憶體之電阻狀態而言，在低電阻狀態下之電阻值較佳地係盡可能低。然而，由於當在20 μA至50 μA及2 V之條件下執行寫入時電阻值係40 kΩ至100 kΩ，因此假設該記憶體具有高於彼值之初始電阻值。考量到在高電阻狀態下的電阻值與在低電阻狀態下的電阻值之間做出一個數位以上之差，上述電阻值被視為係適當的。
類似於下部電極10，上部電極30可係由用於半導體佈線之一眾所周知材料製成，且較佳地係由甚至在後退火之後仍不與離子源層21反應之一穩定材料製成。
在該實施例之記憶體元件1中，在由一電力供應電路(脈衝施加單元；未圖解說明)經由下部電極10及上部電極30施加一電壓或電流脈衝時，記憶體層20展示其電特性(電阻值)之一改變，藉此執行資訊寫入、抹除及讀取。在下文中，具體闡述此一操作。
首先，舉例而言，將一正電壓施加至記憶體元件1以使得上部電極30係在一正電位處，且下部電極10側係在一負電位處。回應於此，離子源層21中之一金屬元素經離子化且擴散至電阻改變層22，且然後藉由與電子接合而沈積於下部電極10側上。結果，在下部電極10與記憶體層20之界面上形成一纖絲。此纖絲係由還原為金屬形式之一低電阻 金屬元素製成。另一選擇係，該經離子化金屬元素仍在電阻改變層22中，且形成一雜質能階。結果，在電阻改變層22中形成一纖絲，其相應地減小記憶體層20之電阻值以使得電阻值改變至低於(將在低電阻狀態下)在初始狀態下(在高電阻狀態下)之彼電阻值。
其後，即使藉由停止將正電壓施加至記憶體元件1而使記憶體元件1變得無電壓，亦仍為低電阻狀態。此意指資訊寫入已完成。針對在一可一次寫入記憶體裝置(亦即，一所謂的PROM(可程式化唯讀記憶體))中之使用，僅藉由上文所述之讀取過程來完成記錄。另一方面，針對一可抹除記憶體裝置(亦即RAM(隨機存取記憶體)、EEPROM(電可抹除及可程式化唯讀記憶體)或其他裝置)中之應用使用，期望一抹除過程。舉例而言，在抹除過程期間，將一負電壓施加至記憶體元件1以使得上部電極30係在一負電位處，且下部電極10側係在一正電位處。回應於此，在形成於記憶體層20內側之纖絲中，金屬元素經離子化且然後溶解至離子源層21中或與Te或其他元素接合，藉此形成諸如Cu2 Te或CuTe之一化合物。結果，由該金屬元素製成之纖絲消失或減小，且電阻值增加。
其後，即使藉由停止將負電壓施加至記憶體元件1而使記憶體元件1變得無電壓，其中的電阻值仍為高的。此允許寫入至其之資訊之抹除。藉由重複此一程序，允許在記憶體元件1中重複地執行資訊之寫入及所寫入資訊之抹除。
舉例而言，若電阻值之狀態高係與資訊「0」相關且電阻值之狀態低係與資訊「1」相關，則允許在藉由一正電壓之施加來進行資訊記錄之過程中將資訊「0」改變至資訊「1」，且允許在藉由一負電壓之施加來進行資訊抹除之過程中將資訊「1」改變至資訊「0」。應注意，於此實例中，儘管減小記憶體元件之電阻之操作係與寫入操作相關且增加其電阻之操作係與抹除操作相關，但該相關可係相反的。
於此實施例中，電阻改變層22除硫族元素Te外亦含有氮，以便令人滿意地維持其留存特性，並改良重複操作特性。
即使電阻改變層22不含有氮，含有一硫族元素亦改良記憶體元件之留存特性。然而，於此情形中，由於離子源層及電阻改變層含有類似組分，因此藉由施加一電壓而容易地擴散此等組分。結果，即使係在相同狀態下(在低電阻狀態或高電阻狀態下)，電阻改變層仍展示藉由複數次地執行之寫入及抹除而在電阻值中之一改變。換言之，所得記憶體元件容易降低耐壓性，且其重複操作特性亦被損害。鑒於此，先前已提議藉由在包含含有一硫族元素之一層及(舉例而言)氧化釓(GdOx)或氧化鋁(AlOx)之一個氧化物層之多層結構中使用電阻改變層來改良重複操作特性。然而，此結構致使留存特性之一減少，且因此在改良留存特性及重複操作特性兩者方面具有困難。
相應地，在實施例中，電阻改變層22除硫族元素Te外亦 包含氮，以藉由抑制電阻改變層22與離子源層21之間的組分之擴散來改良耐壓性。由於離子源層22無需包含一個氧化物層，因此不損害留存特性。此外，期望電阻改變層22具有高達某種程度之電阻值以用於寫入或其他操作時之充分偏壓。舉例而言，在電阻改變層含有氧時，此過多地增加電阻值及耐壓性，藉此增加在操作時使用的電壓。另一方面，藉助含有氮之電阻改變層22，將電壓保持為低，電阻值及耐壓性兩者皆仍良好，且大致維持此等之平衡。
此外，在該實施例中，離子源層21較佳地含有Zr、Al、Ge或如上文所述之其他元素。下文闡述原因。
在離子源層21含有Zr時，此Zr充當將與金屬元素(諸如上文所述之Cu)一起離子化以使得所得纖絲係Zr與上述金屬元素(諸如Cu)之一混合物。於此處，假設在寫入操作期間Zr在陰極電極上減少，且假設在寫入之後Zr在低電阻狀態下以金屬形式形成一纖絲。由於Zr減少之結果而形成之纖絲相對難以溶解於含有諸如S、Se及Te之硫族元素之離子源層21中。因此，一旦使狀態處於寫入狀態(亦即處於低電阻狀態)下，則與其中僅含有上述金屬元素(諸如Cu)之一纖絲之情形中相比較容易地留存所得低電阻狀態。舉例而言，藉由寫入操作將Cu形成為一纖絲。然而，呈金屬形式之Cu容易地溶解於含有硫族元素之離子源層21中，且在不施加一電壓脈衝用於寫入之狀態下(在資料留存狀態下)，將Cu再次離子化且將狀態改變至高電阻。因此，資料留存之所得特性並不令人滿意。另一方面，組合Zr與適 當含量之Cu會促進非晶化，且使離子源層21之微結構保持均勻，藉此有助於改良電阻值留存之特性。
亦針對在抹除期間之高電阻狀態之留存，在離子源層21含有Zr時，將產生下列效應。亦即，舉例而言，在形成Zr之一纖絲且Zr再次作為離子溶解於離子源層21中時，由於Zr至少比Cu低的離子遷移率，因此即使溫度增加或即使將Zr離子保持原狀達一長時間，該等Zr離子仍不易移動。因此，呈金屬形式之Zr不易於沈積於陰極電極上(舉例而言，在離子源層21與電阻改變層22之間的界面上)，且因此即使將其保持於比室溫高的溫度下或即使將其保持原狀達一長時間，呈金屬形式之Zr仍為高電阻。
此外，在離子源層21含有Al時，若由於抹除操作之一結果而將上部電極30加偏壓至一負電位，則形成在表現如一固態電解質層之離子源層21與陽極電極之間的界面上穩定之氧化膜。此使得高電阻狀態(抹除狀態)保持穩定。此亦有助於考量電阻改變層22之自再製而增加重複頻率。於此處，Al當然並非唯一選項，且亦可使用Ge或類似地對其起作用之其他元素。
因此，在離子源層21含有Zr、Al、Ge及其他元素時，與相關技術領域之記憶體元件相比，所得記憶體元件具有大範圍電阻值留存之改良特性、寫入及抹除之高速操作之改良特性及低電流操作之改良特性及增加的重複頻率。此外，若透過在電阻自低至高之一改變期間調整一抹除電壓而形成介於高與低之間的一電阻狀態，則舉例而言，允許 穩定地留存所得中間狀態。相應地，所得記憶體不僅能夠進行二進制儲存，且亦能夠進行多位階儲存。於此處，允許亦透過藉由改變在電阻自高至低之一改變期間之一寫入電流而調整用於沈積之原子量來形成此一中間狀態。
包含藉助電壓施加之寫入及抹除操作之特性、電阻值留存及操作之重複頻率之特性的此等各種特性(其係對記憶體之操作重要的)相依於Zr、Cu及Al以及Ge在離子源層21中之添加含量變化。
在Al之含量過多時，Al離子變得易於移動，藉此由於Al離子之減少而形成寫入狀態。由於Al在硫族化物固態電解質中以金屬形式並不足夠穩定，因此低電阻寫入狀態留存之特性降級。另一方面，在Al之含量過少時，會損害改良抹除操作之效應本身或高電阻區留存之特性，藉此減少重複頻率。
若Zr之含量過多，則離子源層21之電阻值過多地減小，藉此難以實現對離子源層21之有效電壓施加，或導致難以將Zr溶解於硫族化物層中。此尤其致使抹除困難，且用於抹除之臨限電壓根據Zr之添加含量而增加。若Zr之含量實在過多，則此亦導致寫入(亦即，電阻減小)困難。另一方面，若Zr之添加含量過少，則損害如上文所述之改良大範圍電阻值留存特性之效應。
儘管將一適當含量之Cu添加至離子源層21實際上促進非晶化，但若其含量過多，則呈金屬形式之Cu會使寫入留存之特性降級，或不利地影響寫入操作之速度，此乃因呈金 屬形式之Cu在含有硫族元素之離子源層21中並不足夠穩定。而Zr與Cu之一組合產生使得離子源層21易於非晶化且使得離子源層21之微結構保持均勻之效應。此相應地防止離子源層21中之材料組分由於重複操作而變得不均勻，藉此增加重複頻率並改良留存特性。在Zr在離子源層21中之含量適當時，假設即使由Cu製成之纖絲再次溶解至離子源層21中但金屬鋯(Zr)之纖絲仍在電阻改變層22中，且因此仍為低電阻之狀態。因此，不影響寫入留存之特性。
此外，亦可額外地包含Ge。
此處注意，事實上，記憶體元件1之特性亦相依於離子源層21中之Zr與Te之間的組合物比率。此未必係顯而易見的，但似乎係由於Cu之解離程度低於Zr之解離程度之事實，且離子源層21之電阻值係由Zr與Te之間的組合物比率判定。
在下文中，闡述在該實施例中之記憶體元件1之製造方法。
首先，在其上形成有諸如選擇電晶體之一CMOS電路之一基板上，形成由(舉例而言)TiN製成之下部電極10。其後，若需要，則藉由(舉例而言)反向濺鍍來移除下部電極10之表面上之氧化物或其他。接下來，透過在用於濺鍍之一裝置中交換目標物而接連地執行電阻改變層22、離子源層21及上部電極30之形成。此處的目標物係各自具有針對對應層之材料而調適之組合物之彼等目標物。舉例而言，藉由反應性濺鍍來執行氮至電阻改變層22之引入。反應性 濺鍍係一種用於在濺鍍期間引入氮氣之技術。電極之直徑係50至300 nmφ。同時使用一組合物元素之一目標物來形成一合金膜。
在形成上部電極30上的層之後，形成將與上部電極30連接之一佈線層(未圖解說明)，且連接一連接區段以在所有記憶體元件1當中達成一共同電位。其後該分層膜經受一後退火製程。因此，完成圖1之記憶體元件1。
在此實施例中之記憶體元件1中，如上文所述，電阻改變層22除硫族元素Te外亦含有氮。此相應地允許留存特性仍令人滿意，且改良重複操作特性。此外，藉由在所得電阻改變層22中含有Al，進一步改良留存特性及重複操作特性。
此外，由於離子源層21含有Cu、Zr及Ge，可進一步改良資料留存之特性。
[記憶體裝置]
藉由將上文所述之大量記憶體元件1配置成列或配置成一矩陣，舉例而言，可組態一記憶體裝置(記憶體)。此時，酌情地，記憶體元件1可各自與一MOS(金屬氧化物半導體)電晶體連接用於元件選擇使用，或與一個二極體連接以組態一記憶體胞。所得記憶體胞然後可藉由佈線而各自連接至一感測放大器、一位址解碼器、用於寫入、抹除及讀取之電路及其他。
圖2及圖3各自展示包含配置成一矩陣之大量記憶體元件1之一實例性記憶體裝置(記憶體胞陣列)。圖2展示記憶體 胞陣列之剖面組態，且圖3以一平面圖展示其組態。於此記憶體胞陣列中，對於記憶體元件1中之每一者，提供用於連接至其下部電極10側之佈線以橫穿用於連接至其上部電極30側之佈線，且在各別交叉點附近安置記憶體元件1。
記憶體元件1應共用包含電阻改變層22、離子源層21及上部電極30之層。亦即，包含電阻改變層22、離子源層21及上部電極30之此等層各自由所有記憶體元件1共用(各自係用於由所有記憶體元件1使用之一個特定層)。上部電極30係由毗鄰胞共用之一板狀電極PL。
另一方面，將下部電極10個別地提供至記憶體胞中之每一者以使得毗鄰記憶體胞彼此電分離。因此，將記憶體胞中之記憶體元件1各自界定於對應於每一下部電極10之一位置中。將下部電極10各自連接至其對應MOS電晶體Tr用於胞選擇使用，且將記憶體元件1各自安置於其對應MOS電晶體Tr上面。
MOS電晶體Tr係由源極/汲極區43及一閘極電極44組態，源極/汲極區43及一閘極電極44係形成於由基板41中之一元件分離層42分離之一區中。在具有一側壁絕緣層之閘極電極44之壁表面上形成一側壁絕緣層。閘極電極44亦用作一字線WL，該字線WL係記憶體元件1之位址佈線中之一者。MOS電晶體Tr之源極/汲極區43中之一者經由一插塞層45、一金屬佈線層46及一插塞層47電連接至記憶體元件1之下部電極10。MOS電晶體Tr之源極/汲極區43中之 另一者經由插塞層45連接至金屬佈線層46。金屬佈線層46連接至一位元線BL(參照圖3)，該位元線BL係記憶體元件1之位址佈線之剩餘片段。應注意，在圖3中，MOS電晶體Tr之一作用區48係由交替的長虛線及短虛線指示，且每一接觸區段51連接至記憶體元件1之下部電極10，且每一接觸區段52連接至位元線BL。
於此一記憶體胞陣列中，當在藉由字線WL將MOS電晶體Tr之閘極接通之情況下將一電壓施加至位元線BL時，該電壓經由MOS電晶體Tr之源極/汲極指向選定記憶體胞之下部電極10。於此實例中，在施加至下部電極10之電壓與上部電極30(板狀電極PL)之電位相比具有在一負電位處之一極性時，將記憶體元件1之電阻值改變至如上文所述之低電阻狀態，藉以將資訊寫入至該選定記憶體胞。接下來，在施加與上部電極30(板狀電極PL)之電位相比具有一正電位之一電壓時，將記憶體元件1之電阻值再次改變至高電阻狀態，藉以抹除寫入至該選定記憶體胞之資訊。對於所寫入資訊之讀取，舉例而言，由MOS電晶體Tr做出一記憶體胞之一選擇，且相對於選定記憶體胞施加一預定位準之電壓或電流。經由連接至位元線BL或板狀電極PL之端部之一感測放大器或其他裝置偵測此時基於記憶體元件1之電阻狀態而發生位準變化之電流或電壓。本文中，將用於施加至選定記憶體胞之電壓或電流設定為小於記憶體元件1展示一電阻值改變所處的電壓或其他之臨限值。
此實施例之記憶體裝置適用於如上文所述之各種類型的 記憶體裝置。舉例而言，該記憶體裝置適用於與各種類型之記憶體一起使用，諸如可一次寫入PROM、電可抹除EEPROM或可用於高速寫入、抹除及再製之所謂RAM。
[修改]
接下來闡述在上文所述實施例之一修改中之一記憶體元件2。圖4係記憶體元件2之一剖面圖，展示其組態。儘管現在將闡述記憶體元件2，但類似於上述實施例中之結構組件之一結構組件係以相同元件符號提供，且不再次闡述。此記憶體元件2經組態以按此次序包含下部電極10(第一電極)、一記憶體層60及上部電極30(第二電極)。
記憶體層60包含一離子源層61及一電阻改變層62。離子源層61具有類似於上文所述之離子源層21之組合物的組合物，且電阻改變層62具有包含按此次序自下部電極10側安置之一第一電阻改變層62A及一第二電阻改變層62B之一積層結構。換言之，記憶體層60經結構化以包含由複數個層形成之一電阻改變層。於此實例中，第一電阻改變層62A及第二電阻改變層62B分別與下部電極10及離子源層61接觸。
第一電阻改變層62A及第二電阻改變層62B各自用作抵擋電傳導之一障壁，類似於上文所述實施例中之電阻改變層22，且具有彼此不同的組合物。因此，所得記憶體元件2在初始狀態下或在抹除狀態下之電阻值變化不大，且即使複數次地執行寫入及抹除之操作亦能夠保持在寫入及抹除處之電阻值。
此一第一電阻改變層62A較佳地由含有包含釔(Y)、鑭(La)、釹(Nd)、釤(Sm)、釓(Gd)、鋱(Tb)及鏑(Dy)之一群組中之稀土元素中之一或多者之氧化物或氮化物組態，或由含有包含矽(Si)、鋁(Al)、鈦(Ti)、鋯(Zr)及鉿(Hf)之一群組中之一或多種元素之氧化物或氮化物組態。此乃因所得膜將在一奈米級上係相對平整的。
類似於上文所述實施例中之電阻改變層22，第二電阻改變層62B係由除硫族元素Te外亦含有氮之一組合物製成。
另一選擇係，第一電阻改變層62A及第二電阻改變層62B可係由含有諸如原子重量或原子直徑之物理性質不同之元素的氧化物或氮化物組態，或由性質不同的氧化物或氮化物(諸如具有不同於離子源層61之可濕性之氧化物或氮化物)組態。若結構如此，則允許所得互補效應係大的。
特定而言，第一電阻改變層62A可含有氧化釓(GdOx)，且第二電阻改變層62B可含有鋁(Al)或矽(Si)之氮化物或其氧化物(氧化鋁(AlOx)或氧化矽(SiOx))。
若情形如此，則由於含有氧化釓(GdOx)之第一電阻改變層62A有助於一纖絲之形成，因此較佳地將第一電阻改變層62A安置為與下部電極10接觸。由鋁(Al)或矽(Si)之氮化物或氧化物製成之第二電阻改變層62B係安置於第一電阻改變層62A與離子源層61之間。此藉由具有比釓(Gd)之原子直徑小的一原子直徑之鋁(Al)或矽(Si)而對氧化釓膜(GdOx)之一缺陷相應地產生一互補效應。
另一選擇係，第一電阻改變層62A未必係由氧化釓(GdOx)製成，而是可亦由允許藉由藉助電壓偏壓形成具有離子源層61所提供之一金屬元素之離子(例如，鋁(Al)或矽(Si)之氧化物或氮化物)之一雜質能階而產生低電阻狀態之一材料組態。若情形如此，則將藉助經組態以具有不同於第一電阻改變層62A之物理性質(諸如原子重量或原子直徑)之彼等物理性質或具有不同於離子源層61之彼等性質(諸如可濕性)之性質的第二電阻改變層62B來產生類似於上文所述效應之效應。
在該修改中之記憶體元件2中，電阻改變層62具有包含在組合物上彼此不同的第一電阻改變層62A及第二電阻改變層62B之多層結構。相應地，除上文所述實施例中達成之效應外，亦產生以下效應。亦即，在下部電極10上提供由氧化物製成之第一電阻改變層62A進一步抑制由於寫入及抹除之重複操作所致的元件特性降級。此外，此使得在抹除時易於形成氧化物或氮化物膜，藉此抑制由在抹除時的過量電壓施加所致的絕緣降級。因此，期望藉此改良重複操作特性。更有甚者，此允許加寬可使用之碲複合膜之電阻範圍以使得用於使用之材料之選擇範圍增加。
在下文中，闡述根據本發明之實施例之一特定實例。
[實例]
已針對記憶體元件1及記憶體元件2及上文所述實施例中之記憶體胞陣列而如下文製造各種樣本，並檢驗其特性。
(實驗1) (樣本1-1至1-3)
首先，如圖2及圖3中所展示，在半導體基板41上形成一MOS電晶體Tr。接下來，形成一絕緣層以覆蓋基板41之表面，且在此絕緣層中形成一導通孔。其後，藉由CVD(化學汽相沈積)，用由W(鎢)製成之一電極材料填充該導通孔，且藉由CMP(化學機械拋光)使得所得導通孔之表面變平整。其後，藉由重複此等過程，形成插塞層45、金屬佈線層46、插塞層47及下部電極10，且然後基於記憶體胞地使下部電極10經受圖案化。
接下來，使用用於濺鍍之一裝置在下部電極10上形成記憶體層20或60及上部電極30。電極之直徑係50至300 nmφ。同時使用一組成元素之目標物形成一合金膜。其後，使上部電極30經受表面上之蝕刻，藉此形成具有200 nm之厚度之一佈線層(Al層)用於至一接觸部分之一連接，其中連接一外部電路用於提供一中間電位(Vdd/2)。其後，作為一後退火製程，在用於一真空熱處理之一爐中，使所得結構在200℃之溫度處經受一熱處理達兩個小時。以此方式，製造圖2及圖3中展示之記憶體胞陣列，且將其用作樣本1-1至1-3。
在樣本1-1至1-3中，「下部電極/電阻改變層/離子源層/上部電極」之組合物及膜厚度係「TiN/Al4Te6(5 nm)/TeAlZrCuGe(50 nm)/W(50 nm)」。離子源層21及上部電極30之組合物及膜厚度係固定的，且下部電極10之狀態及電阻改變層之狀態係變化的。表1係下部電極10之氧 化狀態及樣本1-1至1-3中之電阻改變層之組合物之一列表。在樣本1-2中，由於下部電極10經受電漿氧化，因此組合物及膜厚度係「TiN/TiOx/AlOx/Al4Te6(5 nm)/TeAlZrCuGe(50 nm)/W(50 nm)」，此乃因下部電極10之表面被氧化，且電阻改變層被部分氧化。樣本1-3係上文所述實施例之一實例，且組合物及膜厚度係「TiN/[Al4Te6]-N4.4%(5 nm)/TeAlZrCuGe(50 nm)/W(50 nm)」，其中電阻改變層22中之氮含量為4.4%。於此處，表1中之電阻改變層之組合物係在製造時使用的組合物。由於離子源層21中之諸如Cu、Zr或Al之可移動離子藉由在製造製程中執行之一熱處理而在電阻改變層22中擴散，因此電阻改變層22之實際組合物可被改變。
首先，基於樣本1-1至1-3之耐壓性而就重複操作特性而言各自評估樣本1-1至1-3。在樣本中，較高的耐壓性導致較改良之重複操作特性。耐壓性係使用壓力阻力之一指標獲得。此壓力阻力指標係指示相對於一電壓施加前電阻值之一電壓施加後電阻值之指標。此時的電壓施加係沿抹除偏壓方向將2至3 V之一電壓施加至樣本1-1至1-3達1 sec (秒)。在電阻值展示電壓施加之前及之後無改變時，壓力阻力指標指示1。舉例而言，若在電壓施加之後電阻改變層22由於損害而變得有缺陷，則此致使電阻值之減小，且因此壓力阻力指標指示小於1之一值。
圖5展示透過每0.2 V(2.0、2.2、2.4、2.6、2.8及3.0 V)之壓力阻力指標之量測而相對於樣本1-1至1-3執行之平均值計算之結果。在樣本1-2中，下部電極10經氧化，且因此耐壓性高於在樣本1-1中之耐壓性。在樣本1-3中，電阻改變層22包含氮，且因此耐壓性類似於樣本1-2之耐壓性。
接下來，就留存特性而言各自評估樣本1-1至1-3如下。首先，藉助1至30 μA之在記錄期間之一電流及3.5 V之用於記錄之一電壓來執行一寫入操作。其後，藉助60 μA之在抹除期間之一電流及2 V之用於抹除之一電壓來執行一抹除操作。藉助此等操作，針對樣本1-1至1-3在寫入及抹除之每一狀態下量測電阻值。其後，類似地，在於130℃處執行一高溫加速留存測試達一小時之後針對樣本1-1至1-3再次量測該電阻值。針對此量測，一脈衝持續時間係2 ns至100 ms，且在抹除期間之一脈衝持續時間係1 ms。
圖6A及圖6B、圖7A及圖7B、及圖8A及圖8B分別展示樣本1-1、1-2及1-3之留存特性。在圖6A至圖8B中，水平軸指示在高溫加速留存測試之前的電阻值(在資料記錄時的電阻值)，且垂直軸指示在高溫加速留存測試之後的電阻值(在加熱之後的電阻值)。圖6A、圖7A及圖8A分別展示 在寫入狀態下樣本1-1至1-3之留存特性，且圖6B、圖7B及圖8B分別展示在抹除狀態下樣本1-1至1-3之留存特性。
在寫入狀態下，樣本1-1至1-3皆具有令人滿意的留存特性，但在抹除狀態下，樣本1-2與樣本1-1及1-3相比具有不良的留存特性。
圖9係展示使用一留存效能指標之上文所述樣本1-1至1-3之留存特性之一圖式。此留存效能指標指示電阻值相對於在高溫加速留存測試之前及之後無改變之一參考值的變化，且該值越小，則留存特性越好。特定而言，藉由以下方程式(1)及(2)來計算留存效能指標(IR )。在方程式(1)及(2)中，Rb 標識在高溫加速留存測試之前的一電阻值，Ra 標識在高溫加速留存測試之後的一電阻值，且m標識量測點之數目。圖9展示樣本1-1及1-3相對於樣本1-2之留存效能指標(係1)之留存特性。在下文中，留存效能指標之使用係相同的。在其中下部電極10經氧化之樣本1-2中，重複操作特性係高的，但留存特性係低的。在其中電阻改變層22包含氮之樣本1-3中，留存特性係與樣本1-1中之留存特性一樣地令人滿意。
[實驗2] [樣本2-1至2-10]
使用樣本2-1至2-10，實施一實驗以研究電阻改變層22中之氮含量對重複操作特性及留存特性之影響。圖10A及圖11A展示針對樣本2-1至2-10計算類似於實驗1之壓力阻力指標之結果，且圖10B及圖11B展示針對其計算留存效能指標之結果。圖10A及圖10B各自主要展示其中氮含量大於1%之樣本之結果，且圖11A及圖11B各自主要展示其中氮含量係1%或更小之樣本之結果。在樣本2-1至2-10中，「下部電極/電阻改變層/離子源層/上部電極」之組合物及膜厚度係「TiN/[Al2Te8]-N/TeAlZrCuGe(50 nm)/W(50 nm)」。表2展示電阻改變層22之組合物及膜厚度。
與其中電阻改變層不包含氮之樣本2-1相比，包含氮之樣本2-2至2-10皆具有一高壓力阻力，且較高的氮含量可能增加耐壓性。在樣本2-2至2-10中，留存特性幾乎與樣本2-1之留存特性相同，且充分地高於樣本1-2之彼等留存特性(留存效能指標充分地小於1)。於此處，氮含量係使用X射 線光電子能譜儀(XPS)來量測。樣本2-8至2-10中之值(氮含量為0.12%至1%)接近於此量測技術之量測限值，但亦經確認以具有類似於樣本2-2至2-7(圖11A及圖11B)中之效應的效應。
[實驗3] (樣本3-1至3-18)
圖12A至圖13B展示以類似於實驗2之一方式實施以研究氮含量對重複操作特性及留存特性之影響之一實驗的結果。在實驗3之電阻改變層22中，將Al與Te之間的比率設定為Al/Te=4/6。圖12A及圖13A各自展示壓力阻力指標，且圖12B及圖13B各自展示留存效能指標。圖12A及圖12B各自主要展示其中氮含量大於1%之樣本之結果，且圖13A及圖13B各自主要展示其中氮含量係1%或更小之樣本之結果。在樣本3-1至3-18中，「下部電極/電阻改變層/離子源層/上部電極」之組合物及膜厚度係「TiN/[Al4Te6]-N/TeAlZrCuGe(50 nm)/W(50 nm)」。表3展示電阻改變層22之組合物及膜厚度。
類似於圖10A至圖11B，與不包含氮之樣本3-1相比，包含氮之樣本3-2至3-18具有一高壓力阻力，且較高氮含量可能增加耐壓性。在樣本3-2至3-18中，留存特性幾乎與樣本3-1之留存特性相同，且充分地高於樣本1-2之留存特性(充分地小於留存效能指標1)。類似於上文所述實驗2，樣本3-16至3-18中之值(氮含量為0.16%至1%)接近於XPS之量測限值，但亦經確認以具有類似於樣本3-2至3-15中之效應的效應(圖13A及13B)。
[實驗4] [樣本4-1至4-3]
藉由在自2 nm至4 nm之一範圍中使電阻改變層22之膜厚度變化而就重複操作特性及留存特性而言各自評估樣本4-1至4-3。圖14A及圖14B展示評估之結果，且具體而言，圖14A展示壓力阻力指標，且圖14B展示留存效能指標。在樣本4-1至4-3中，「下部電極/電阻改變層/離子源層/上部電極之組合物及膜厚度係「TiN/[AlTe]-N/TeAlZrCuGe(50 nm)/W(50 nm)」。表4展示電阻改變層22之組合物及膜厚度。
圖14A及圖14B展示壓力阻力指標及留存效能指標兩者皆具有膜厚度相依性。重複操作特性及留存特性係藉助膜厚度之增加來改良，但甚至在膜厚度係量測範圍中的最小值2 nm時，亦獲得令人滿意的重複操作特性及留存特性。
[實驗5] [樣本5-1至5-10]
藉由使電阻改變層22中之Al含量變化(具體而言，藉由 使Al/Te之一比率變化)而就重複操作特性及留存特性而言各自評估樣本5-1至5-10。圖15A及圖15B展示評估之結果，且具體而言，圖15A展示壓力阻力指標，且圖15B展示留存效能指標。在樣本5-1至5-10中，「下部電極/電阻改變層/離子源層/上部電極」之組合物及膜厚度係「TiN/[AlTe]-N/TeAlZrCuGe(50 nm)/W(50 nm)」。表5展示電阻改變層22之組合物及膜厚度。
儘管不包含Al之樣本5-1具有令人滿意的重複操作特性及留存特性，但評估結果確認藉助Al含量之增加會改良重複操作特性及留存特性。然而，在Al含量為60%(Al/Te比率=6/4)或更多之情況下，在壓力阻力指標及留存效能指標中未觀察到大的改變。
[實驗6] [樣本6-1及6-2]
圖16A及圖16B展示經實施以研究由於下部電極10之氧 化而在重複操作特性及留存特性中之一改變之一實驗的結果。圖16A展示壓力阻力指標，且圖16B展示留存效能指標。在樣本6-1中，「下部電極/電阻改變層/離子源層/上部電極」之組合物及膜厚度係「TiN/[Al2Te8]-N4.4%(4 nm)/TeAlZrCuGe(50 nm)/W(50 nm)」。如表6中展示，藉由使樣本6-1之下部電極10接受電漿氧化而獲得樣本6-2。在樣本6-2中，由於下部電極10之表面(電阻改變層22側上之表面)之氧化及電阻改變層22之一部分之氧化之一結果，組合物及膜厚度係「TiN/TiOx/AlOx/[Al2Te8]-N4.4%(4 nm)/TeAlZrCuGe(50 nm)/W(50 nm)」。
藉由圖16A及圖16B，即使下部電極10被氧化，重複操作特性及留存特性亦被確認為不降低。
[實驗7] [樣本7-1及7-2]
圖17A及圖17B展示經實施以研究在其中電阻改變層具有多層結構之情形中重複操作特性及留存特性之一改變之一實驗的結果。圖17A展示壓力阻力指標，且圖17B展示留存效能指標。在樣本7-1中，「下部電極/電阻改變層/離子源層/上部電極」之組合物及膜厚度係「TiN/[Al4Te6]- N5.4%(4 nm)/TeAlZrCuGe(50 nm)/W(50 nm)」。如圖7中展示，在樣本7-2中，作為電阻改變層22(第一電阻改變層62A)，在下部電極10側上形成一個氧化鋁層(AlOx)。在樣本7-2中，組合物及膜厚度係「TiN/AlOx(0.3 nm)/[Al4Te6]-N5.4%(4 nm)/TeAlZrCuGe(50 nm)/W(50 nm)」。
藉由圖17A及圖17B，即使電阻改變層具有包含一個氧化物層之多層結構，重複操作特性及留存特性亦被確認為不降低。
儘管已藉由參照實施例、修改及實例來詳細闡述本發明技術，但本發明技術不限於上文所述之該等實施例及其他，且可能設想大量其他修改。
舉例而言，在上文所述之實施例及其他中，具體地闡述記憶體元件1、2之組態及記憶體胞陣列之組態。然而，未必提供所有該等層，或亦可提供任何其他層。
進一步地，舉例而言，在實施例及其他中闡述之層之材料、膜形成方法及條件以及其他當然並非約束性的，且可使用任何其他材料或任何其他膜形成方法。舉例而言，可將諸如Ti、Hf、V、Nb、Ta、Cr、Mo或W之任何其他類型的過渡金屬元素添加至離子源層21及61，只要上文所述之 組合物比率仍相同即可。除Cu、Ag及Zn外，亦可將鎳(Ni)添加至離子源層21及61。
此外，在上文所述之修改中例證具有兩層結構之電阻改變層。另一選擇係，電阻改變層可具有三層或三層以上的多層結構。
本發明技術在以下結構中亦係可能的。
(1)一種記憶體元件，其包含：一記憶體層，其安置於一第一電極與一第二電極之間，其中該記憶體層包含一離子源層，其含有一或多種金屬元素，以及碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，及一電阻改變層，其安置於該離子源層與該第一電極之間，該電阻改變層包含一層，該層包含碲及氮(N)且與該離子源層接觸。
(2)如(1)之記憶體元件，其中該電阻改變層中之與該離子源層接觸之該層含有鋁(Al)。
(3)如(1)或(2)之記憶體元素，其中該電阻改變層中之與該離子源層接觸之該層含有0.1%或更多與50%或更少之間的氮。
(4)如(1)至(3)中任一項之記憶體元件，其中該金屬元素包含銀(Ag)、銅(Cu)及鋅(Zn)中之一或多者。
(5)如(1)至(4)中任一項之記憶體元件，其中該金屬元素包含銅(Cu)、鋁(Al)及鋯(Zr)。
(6)如(1)至(5)中任一項之記憶體元件，其中較接近於該電阻改變層之該第一電極之一表面係經氧化的。
(7)如(1)至(6)中任一項之記憶體元件，其中該電阻改變層包含較接近於該第一電極之一第一電阻改變層，及較接近於該離子源層之一第二電阻改變層，且該第一電阻改變層係一個氧化物層。
(8)如(1)至(7)中任一項之記憶體元件，其中該離子源層中之該一或多種金屬元素回應於對該第一電極及該第二電極之電壓施加而移動，藉此允許改變該電阻改變層之一電阻狀態以儲存資訊。
(9)一種記憶體裝置，其包含：複數個記憶體元件，其各自包含安置於一第一電極與一第二電極之間的一記憶體層；及一脈衝施加單元，其將一電壓或電流脈衝選擇性地施加至該複數個記憶體元件，其中該記憶體層包含一離子源層，其含有一或多種金屬元素，以及碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，及一電阻改變層，其安置於該離子源層與該第一電極之間，該電阻改變層包含一層，該層包含碲及氮(N)且與該離子源層接觸。
(10)如(9)之記憶體裝置，其中該電阻改變層中之與該離子源層接觸之該層含有鋁(Al)。
(11)如(9)或(10)之記憶體裝置，其中該電阻改變層中之與該離子源層接觸之該層含有0.1%或更多與50%或更少之間的氮。
(12)如(9)至(11)中任一項之記憶體裝置，其中該金屬元素包含銀(Ag)、銅(Cu)及鋅(Zn)中之一或多者。
(13)如(9)至(12)中任一項之記憶體裝置，其中該金屬元素包含銅(Cu)、鋁(Al)及鋯(Zr)。
(14)如(9)至(13)中任一項之記憶體裝置，其中較接近於該電阻改變層之該第一電極之一表面係經氧化的。
(15)如(9)至(14)中任一項之記憶體裝置，其中該電阻改變層包含較接近於該第一電極之一第一電阻改變層，及較接近於該離子源層之一第二電阻改變層，且該第一電阻改變層係一個氧化物層。
(16)如(9)至(14)中任一項之記憶體裝置，其中該離子源層中之該一或多個金屬元素回應於對該第一電極及該第二電極之電壓施加而移動，藉此允許改變該電阻改變層之一電阻狀態以儲存資訊。
本揭示內容含有與在2011年6月10日在日本專利局提出申請之日本優先專利申請案JP 2011-129769中所揭示之標 的物相關之標的物，該日本優先專利申請案之整體內容以引用方式併入本文中。
熟習此項技術者應理解，可相依於設計要求及其他因素而出現各種修改、組合、子組合及變更，只要其歸屬於隨附申請專利範圍或其等效物之範疇內即可。
1‧‧‧記憶體元件
2‧‧‧記憶體元件
10‧‧‧下部電極/第一電極
20‧‧‧記憶體層
21‧‧‧離子源層
22‧‧‧電阻改變層
30‧‧‧上部電極/第二電極
41‧‧‧基板
42‧‧‧元件分離層
43‧‧‧源極/汲極區
44‧‧‧閘極電極/字線
45‧‧‧插塞層
46‧‧‧金屬佈線層
47‧‧‧插塞層
48‧‧‧作用區
51‧‧‧接觸區段
52‧‧‧接觸區段
60‧‧‧記憶體層
61‧‧‧離子源層
62A‧‧‧第一電阻改變層
62B‧‧‧第二電阻改變層
BL‧‧‧位元線
WL‧‧‧字線
圖1係展示根據本發明之一實施例之一記憶體元件之組態之一剖面圖。
圖2係展示使用圖1之記憶體元件之一記憶體胞陣列之組態之一剖面圖。
圖3係圖2之記憶體胞陣列之一平面圖。
圖4係展示根據本發明之一修改之一記憶體元件之組態之一剖面圖。
圖5係展示根據實驗1之一記憶體元件之重複操作特性之一圖式。
圖6A及圖6B各自係展示根據圖5之樣本1-1之一記憶體元件之留存特性之一圖式。
圖7A及圖7B各自係展示根據圖5之樣本1-2之一記憶體元件之留存特性之一圖式。
圖8A及圖8B各自係展示根據圖5之樣本1-3之一記憶體元件之留存特性之一圖式。
圖9係展示使用一留存效能指標之圖6A至圖8B之留存特性之一圖式。
圖10A及圖10B各自係展示根據實驗2之一記憶體元件(一 下部電極中之氮含量>1%)之重複操作特性及留存特性之一圖式。
圖11A及圖11B各自係展示根據實驗2之一記憶體元件(下部電極中之氮含量1%)之重複操作特性及留存特性之一圖式。
圖12A及圖12B各自係展示根據實驗3之一記憶體元件(下部電極中之氮含量>1%)之重複操作特性及留存特性之一圖式。
圖13A及圖13B各自係展示根據實驗3之一記憶體元件(下部電極中之氮含量1%)之重複操作特性及留存特性之一圖式。
圖14A及圖14B各自係展示根據實驗4之一記憶體元件之重複操作特性及留存特性之一圖式。
圖15A及圖15B各自係展示根據實驗5之一記憶體元件之重複操作特性及留存特性之一圖式。
圖16A及圖16B各自係展示根據實驗6之一記憶體元件之重複操作特性及留存特性之一圖式。
圖17A及圖17B各自係展示根據實驗7之一記憶體元件之重複操作特性及留存特性之一圖式。
1‧‧‧記憶體元件
10‧‧‧下部電極/第一電極
20‧‧‧記憶體層
21‧‧‧離子源層
22‧‧‧電阻改變層
30‧‧‧上部電極/第二電極
41‧‧‧基板
42‧‧‧元件分離層
43‧‧‧源極/汲極區
44‧‧‧閘極電極/字線
45‧‧‧插塞層
46‧‧‧金屬佈線層
47‧‧‧插塞層

Claims (16)

  1. 一種記憶體元件，其包括：一記憶體層，其安置於一第一電極與一第二電極之間，其中該記憶體層包含一離子源層，其含有一或多種金屬元素，以及碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，及一電阻改變層，其安置於該離子源層與該第一電極之間，該電阻改變層包含一層，該層包含碲及氮(N)且與該離子源層接觸。
  2. 如請求項1之記憶體元件，其中該電阻改變層中之與該離子源層接觸之該層含有鋁(Al)。
  3. 如請求項1之記憶體元素，其中該電阻改變層中之與該離子源層接觸之該層含有0.1%或更多與50%或更少之間的氮。
  4. 如請求項1之記憶體元件，其中該金屬元素包含銀(Ag)、銅(Cu)及鋅(Zn)中之一或多者。
  5. 如請求項1之記憶體元件，其中該金屬元素包含銅(Cu)、鋁(Al)及鋯(Zr)。
  6. 如請求項1之記憶體元件，其中較接近於該電阻改變層之該第一電極之一表面係經氧化的。
  7. 如請求項1之記憶體元件，其中該電阻改變層包含較接近於該第一電極之一第一電阻改變層，及較接近於該離子源層之一第二電阻改變層，且該第一電阻改變層係一個氧化物層。
  8. 如請求項1之記憶體元件，其中該離子源層中之該一或多種金屬元素回應於對該第一電極及該第二電極之電壓施加而移動，藉此允許改變該電阻改變層之一電阻狀態以儲存資訊。
  9. 一種記憶體裝置，其包含：複數個記憶體元件，其各自包含安置於一第一電極與一第二電極之間的一記憶體層；及一脈衝施加單元，其將一電壓或電流脈衝選擇性地施加至該複數個記憶體元件，其中該記憶體層包含一離子源層，其含有一或多種金屬元素，以及碲(Te)、硫(S)及硒(Se)之一或多種硫族元素，及一電阻改變層，其安置於該離子源層與該第一電極之間，該電阻改變層包含一層，該層包含碲及氮(N)且與該離子源層接觸。
  10. 如請求項9之記憶體裝置，其中該電阻改變層中之與該離子源層接觸之該層含有鋁(Al)。
  11. 如請求項9之記憶體裝置，其中該電阻改變層中之與該離子源層接觸之該層含有0.1% 或更多與50%或更少之間的氮。
  12. 如請求項9之記憶體裝置，其中該金屬元素包含銀(Ag)、銅(Cu)及鋅(Zn)中之一或多者。
  13. 如請求項9之記憶體裝置，其中該金屬元素包含銅(Cu)、鋁(Al)及鋯(Zr)。
  14. 如請求項9之記憶體裝置，其中較接近於該電阻改變層之該第一電極之一表面係經氧化的。
  15. 如請求項9之記憶體裝置，其中該電阻改變層包含較接近於該第一電極之一第一電阻改變層，及較接近於該離子源層之一第二電阻改變層，且該第一電阻改變層係一個氧化物層。
  16. 如請求項9之記憶體裝置，其中該離子源層中之該一或多種金屬元素回應於對該第一電極及該第二電極之電壓施加而移動，藉此允許改變該電阻改變層之一電阻狀態以儲存資訊。
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